【課題】ＯＰＣ補正後の検証でエラーが検出されたレイアウトパターンの修正を効率的に行うことのできるＯＰＣ自動修正システムを提供する。
【解決手段】ＯＰＣ自動修正システムのＯＰＣ補正・検証・修正サーバ１は、ＯＰＣ補正部１１が、入力された設計レイアウトパターンに対するＯＰＣ補正処理を行ない、検証部１２が、ＯＰＣ補正部１１によりＯＰＣ補正されたレイアウトパターンに対する検証処理を行い、修正部１３が、検証部１２によりエラーが検出されたときに、そのエラー検出箇所の設計レイアウトパターンの修正処理を行う。ＯＰＣ補正・検証・修正サーバ１に対する処理の実行要求は、利用者端末２から通信回線４を介して送信される。 （もっと読む）

【課題】集積回路を設計するための集積回路設計装置に関し、集積回路の設計を効率よく行える集積回路設計装置を提供することを目的とする。
【解決手段】本発明は、チップ領域を分割した領域である複数の実装ブロック毎に、実装ブロックを分割した仮想配置領域であるコートを入力手段により設計者から設定し、配置することにより集積回路の設計を行う集積回路設計装置であって、コートをいずれかの実装ブロックに配置するブロック配置処理部と、論理回路を機能毎にまとめたブロックである機能ブロックを、実装ブロック上に配置されたコート上に配置する領域割付処理部と、実装ブロックにおけるコートの配置状態を評価するブロック評価処理部とを有し、評価処理部は、機能ブロックの面積が実装ブロックに配置されたコートの面積に占める割合を算出し、算出された機能ブロックとコートとの面積の割合をコート毎に図形により表示する。 （もっと読む）

【課題】配線後の配線密度およびエッジ長の均一化を図ること。
【解決手段】配線のレイアウトを決定するときに、各部分領域の配線の配線密度およびエッジ長の最大値を制限する。さらに、配線のレイアウト後において、配線の配線密度が小さい部分領域にダミー配線を挿入することにより、各部分領域の配線の配線密度およびエッジ長の最小値を制限する。これにより、各部分領域の配線の配線密度およびエッジ長を一定の範囲内に抑え、研磨後の基板表面の凹凸差を低減させる。 （もっと読む）

【課題】アナログ機能ブロックの設計過程において、アナログレイアウトの観点からアナログ設計の効率改善を図ること。
【解決手段】設計対象回路のネットリスト情報に基づいて設計対象回路は配線リスト形式３０１で表わされる。配列リスト形式３０１では各ＭＯＳトランジスタのレイアウトを、トランジスタタイプ名Ａ、Ｂの左側にソースを示す記号「ｓ」またはドレインを示す記号「ｄ」を付加して表現したもので、各トランジスタはソースｓ、ドレインｄによって相互に連結可能に構成される。配線リスト形式３０１はモデルライブラリ３０４を用いて対応するシンボル図形形式レイアウト３０２に変換される。シンボル図形形式レイアウト３０２ではデバイス配置用のメッシュと配線配置用メッシュに整列してトランジスタや配線が配置される。シンボル図形形式レイアウト３０２の状態で編集された後、ＧＤＳ形式等のレイアウト３０３に変換して出力される。 （もっと読む）

【課題】絶縁層表面の平坦化処理用ダミーパターンの自動発生箇所の相違によるマクロセルの特性変動を低減する集積回路装置の設計方法等を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、集積回路装置の回路接続情報に基づいて、少なくとも１つの配線層において前記表面平坦化処理用のダミーパターンが形成されたレイアウト情報を含むマクロセルを配置配線するステップ（ステップＳ１０）と、配置配線後の集積回路装置のレイアウト情報に基づいて、表面平坦化処理用の所定のダミーパターンを配置可能な領域を検出し（ステップＳ１４）、当該領域にダミーパターンを発生させるステップ（ステップＳ１６）と、を含む。 （もっと読む）

【課題】設計データ領域での検査データに位置を決めるための様々な方法と装置を提供する。
【解決手段】一つのコンピューター実施の方法はウエハーの画像化により得られる位置合わせ標的の画像を用いてウエハー上に形成される位置合わせ標的の図心を決める工程を含む。その方法はまたその図心をその位置合わせ標的を表わす幾何学的形状の図心と位置合わせすることを含む。さらに、その方法は位置合わせ標的の図心の設計データ領域での位置を設計データ領域での幾何学的形状の図心の位置として割り当てる工程を含む。その方法はさらに位置合わせ標的の図心の設計データ領域での位置に基づいて設計データ領域でのウエハーについて得られる設計データの位置を決める工程を含む。 （もっと読む）

【課題】ラッツネストが表示されたときに、階層モジュール、ハードマクロの端子がチップに配置される適切な位置を検討することができる半導体集積回路のフロアプラン編集装置を提供すること。
【解決手段】本発明では、最短経路検索処理を実行することにより、Ｍ個の経路の中から、フリップフロップ数Ｎが最も小さい経路を選択経路として検索する。その結果、ラッツネスト（第１端子、第２端子及び選択経路）と、文字列（論理ゲート素子数ｍ、最小フリップフロップ数Ｎ）とを表示装置に表示する。このときに、設計者は、最も小さいフリップフロップ数Ｎにより、端子間の遅延とクロックサイクルとを考慮することができる。このため、階層モジュール、ハードマクロがチップに配置される適切な位置を検討することができる。 （もっと読む）

【課題】 半導体デバイスの不良の解析を確実かつ効率良く行うことが可能な半導体不良解析装置、解析方法、及び解析プログラムを提供する。
【解決手段】 半導体デバイスの不良観察画像Ｐ２を取得する検査情報取得部１１と、レイアウト情報を取得するレイアウト情報取得部１２と、半導体デバイスの不良についての解析を行う不良解析部１３と、解析結果の情報を表示装置４０に表示させる解析画面表示制御部１４とによって不良解析装置１０を構成する。不良解析部１３は、不良観察画像Ｐ２を参照して解析領域を設定するとともに、半導体デバイスのレイアウトに含まれる複数のネットについて解析領域を通過するネットを抽出する。 （もっと読む）

【課題】ダミーメタルを含めた配置配線の設計の完了後に信号配線の修正を行う場合でも、ダミーメタルの変更によるタイミングへの影響を最小限に抑える。
【解決手段】半導体集積回路のレイアウト修正方法は、少なくとも信号配線とダミー配線（ダミーメタル）とが配置配線された半導体集積回路のレイアウト修正方法である。（ａ）前記ダミー配線を無視して前記信号配線の修正を行い、（ｂ）前記ダミー配線を無視して修正された前記信号配線と前記ダミー配線との配線エラーをチェックし、（ｃ）前記配線エラーが存在した場合、前記配線エラーが生じたダミー配線を削除し、（ｄ）前記ダミー配線を削除した後、別なダミー配線で埋める。 （もっと読む）

【課題】レイアウトパターンにおける実回路パターンとダミーパターンとの混在に起因したデザインルール・チェック時の擬似エラーの発生を解消して、実回路パターンに対する正確で信頼性の高いデザインルール・チェックを行うことを可能とした半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部４１と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部４２と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部７０と、ＤＲＣ実行部７０によるチェック結果を出力するデータ出力部２００とを備えている。 （もっと読む）

【課題】マニュアルによる方法に比べて、汎用性に優れていること。
【解決手段】コンピュータ１は、レイアウトデータ７にダミー配線５０−Ｊを追加する処理（Ｓ２）と、レイアウトデータ７中でタイミング違反であるセル３０−１とセル３０−２間の対象配線４０にダミー配線５０−Ｊを接続する処理（Ｓ４）とを実行する。処理（Ｓ４）において、コンピュータ１は、ダミー配線５０−Ｊを、ダミー配線５０−Ｊの両端部に対応するピン６１、６２を有するダミー配線セル６０に置き換え（Ｓ１２）、対象配線４０を切断して、対象配線４１、４２を生成し（Ｓ１３）、対象配線４１、４２をピン６１、６２にそれぞれ接続し（Ｓ１４〜Ｓ１６）、ダミー配線セル６０をダミー配線５０−Ｊに置き換えて、対象配線４０の切断部分にダミー配線５０−Ｊが接続された配線とする（Ｓ１７）。 （もっと読む）

【課題】回路動作のシミュレーション結果に問題がある場合、その原因となっている配線の特定が容易となるように情報を提示できる回路設計情報表示装置を提供する。
【解決手段】回路設計情報表示装置１１は、回路のレイアウトデータ１より、同一の配線層内，又は異なる配線層間で隣接する２つの配線ノード間に属する寄生素子の情報を抽出し、それら２つの配線ノード並びに寄生容量素子の情報を含む寄生容量リスト１７を生成し、ディスプレイ１５に寄生容量リスト１７を表示する。 （もっと読む）

【課題】 位置検出用のマークを設計する際の担当者の人為的なパラメータの設定ミスを防止し、人為的ミスによる歩留まり低下や稼動率の低下を防止する。
【解決手段】 基板上に形成され且つ位置検出装置によって検出されるマークを設計するマーク設計装置において、マークの種類やマークを構成する線の幅や本数を含むパラメータを編集する手段と、それらパラメータにより決まるマークのイメージを形成する手段と、前記パラメータを編集するための要素と前記形成されたマークのイメージとを1つの画面でＧＵＩ表示する表示手段とを設ける。 （もっと読む）

【課題】複数の層を有するプリント基板又は半導体部品の配線設計にあたり、貫通孔を容易に配置することがきる配線設計装置の提供を目的
【解決手段】
配線設計装置は、位置情報を獲得したと判断すると、ビア配置処理を開始する前に作業対象となっていたウィンドウとは異なる新たなウィンドウをオープンし、オープンしたウィンドウに、取得した層属性ＤＢを用いて、多層プリント基板に属する配線層と当該配線層の属性とを関連付けて表示する。新たにオープンしたウィンドウＷ３には、多層プリント基板に属する配線層と当該配線層の属性とが関連付けて表示される。また、ユーザは、ウィンドウＷ３において、マウス２１５を用いてビアを配置する配線層をドラッグ操作によって選択する。ユーザは、マウス２１５を用いて、第１配線層から第６配線層までのビアを配置するために、点Ａから点Ｂまでドラッグ操作を行って領域指定をする。
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【課題】配線層レイアウトデータの改版を行なうとき、改版層数を削減して改版コストを低減し、かつ改版による回路特性の劣化を防止し得るレイアウトデータの改版方法を提供する。
【解決手段】修正された新ネットリストを読み込む工程と、レイアウトデータと新ネットリストを比較する工程と、比較結果に基づいてエラーネットを確認する工程と、エラーネットの配線要素に基づいて改版対象層と非改版対象層を設定する工程と、エラーネットの配線要素を浮き配線として設定する工程と、浮き配線を改版ネットの配線要素として割り当てる工程と、改版前ネットと浮き配線に基づいて改版ネットを生成する工程と、改版ネットの枝きり処理を行う工程とを備えた。 （もっと読む）

【課題】配線図形を使用せずに配線設計と配線評価が可能であり、従来よりも設計の自由度が増す基板の配線位置決定方法およびこれを用いて製造した基板を提供する。
【解決手段】ピンａ〜ｈを接続する配線パターン１０を基板に形成するための方法であり、配線パターン１０を形成する領域に、点Ｐ１〜Ｐ９とこれを接続する枝Ｂ１〜Ｂ１２で構成される仮想領域１１を形成する配線領域形成工程と、選択した２つの点Ｐ１からＰ９へかけて形成される経路Ｌ１〜Ｌ３上に各点Ｐ２〜Ｐ８を位置させる経路形成工程と、各経路Ｌ１〜Ｌ３が通過する点Ｐ２〜Ｐ８に順次増大する番号を付し、更に各枝Ｂ１〜Ｂ１２に方向を付する番号および方向付与工程と、付した方向が各点Ｐ１〜Ｐ９の入側から出側へかけて順方向となる領域へ向け予備配線を形成する予備配線付与工程と、予備配線同士を交差させずにピンａ〜ｈまで延ばして配線Ｌａ〜Ｌｈとする配線位置決定工程を有する。 （もっと読む）

【課題】
本発明の解決しようとする課題は、半導体集積回路のＲＴＬ設計段階での波形データから所定クロック単位で消費電力を評価する解析ツールによる方法は波形データのシミュレーションによる取得、波形データからの消費電力算出に時間が掛かり、比較的短時間で精度良い消費電力推移、ピーク電力、平均消費電力等の電力解析ができない問題である。
【解決手段】
シミュレーション期間を分割して選択設定した波形データ取得区間の波形データをシミュレーションにより出力した波形データよりその区間の消費電力の算出を行なう。また、全ての区間についてＬＳＩ内のメモリへの単位時間当たりのアクセス時間を動作率として算出し、波形データ取得区間以外の区間の消費電力は波形データ取得区間の消費電力と動作率より換算して算出する。 （もっと読む）

【課題】レイアウトデータの検証処理において、レイヤ毎及びレイヤ間で形成される素子の図形と領域について方向毎に異なる設計基準を適用してレイアウト検証処理を可能にする半導体集積回路のレイアウト検証装置を提供する。
【解決手段】半導体集積回路のレイアウト検証装置は、半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、を具備する。 （もっと読む）

【課題】本発明は、多ビットセルを使用した半導体集積回路の設計方法及び半導体集積回路の設計プログラム並びに半導体集積回路の設計支援装置に関し、ユニットセルを多ビット化しても配線の混雑を防止でき、小型化を図ることができる半導体集積回路の設計方法及び半導体集積回路の設計プログラム並びに半導体集積回路の設計支援装置を提供することを目的とする。
【解決手段】論理合成時に、複数のユニットセルを仮想配線すると共に仮想配線された当該複数のユニットセルの一部を組み合わせて複数の多ビットセルを生成し（ステップＳ１）、当該複数のユニットセルと当該複数の多ビットセルとを配置し（ステップＳ２）、当該複数のユニットセルと当該複数の多ビットセルとの仮想配線の混雑が解消するように仮想配線の繋ぎ換えを制御し（ステップＳ３）、当該複数のユニットセルと当該複数の多ビットセルとを本配線する（ステップＳ４）。 （もっと読む）

【課題】レイアウト設計において、電源強化を図りつつ、半導体チップのサイズの最適化、および設計時間の短縮化が図れるようにした半導体集積回路の設計方法の提供。
【解決手段】この発明は、半導体集積回路のレイアウト設計に係るものである。まず、半導体チップ上にセルを配置したのち、そのセルに対する電源配線を行う（Ｓ１、Ｓ２）。次に、電源配線上に生じる電圧降下を測定し、その測定結果に基づいてＩＲドロップ解析を行う（Ｓ３）。さらに、そのＩＲドロップの解析結果に基づき、半導体チップ上にすでに配置されているセルの配置位置を変更する（Ｓ４、Ｓ５）。その終了後に、半導体チップ上のセル間の信号配線を行う（Ｓ６）。 （もっと読む）