【課題】半導体集積回路の短絡および断線の検出を容易とし、短期間で半導体製造プロセスを評価して歩留まりを向上すること。
【解決手段】評価用半導体集積回路１４＿１の評価用冗長配線設計情報１１による長い配線パターンの断線評価用冗長配線セルＲＷＬＤｃ１１と隣接した配線パターンの短絡評価用冗長配線セルＲＷＬＳｔ１とにより、配線の断線と短絡の感度を向上して半導体製造プロセス評価を容易とする。配線セルＲＷＬＤｃ１１が断線されると機能回路Ｃｅｌｌ１１、２１に信号が供給されなくなり、配線セルＲＷＬＳｔ１が短絡されると機能回路Ｃｅｌｌ１１、１２の互いに独立の回路ノードＮ＿１１、Ｎ１２の信号レベルは略同一レベルとなる。配線セルＲＷＬＤｃ１１は蛇行形状を、配線セルＲＷＬＳｔ１は櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ。冗長配線セルを削除すれば、量産のための設計情報１０＿１が得られる。 （もっと読む）

【課題】 大容量化された半導体メモリの電源電圧変動を計算する場合には、膨大なデータ量となり、ＣＰＵ時間、メモリ容量、ディスク容量等の計算機資源が膨大になるという問題がある。
【解決手段】 本発明のレイアウト検証方法では、メモリアレイを選択された行デコーダ、列デコーダ、マットのみの簡略モデルとする。簡略モデルから縮小ネットリストを作成し、電流波形を算出し電源電圧変動をシミュレーションする。メモリアレイを簡略モデル化することで、ＣＰＵ時間、メモリ容量、ディスク容量等の計算機資源が大幅に削減できる。 （もっと読む）

【課題】集積回路設計においてセルの配置や調整を行う場合に、実装対象の選択ミスの発生を抑制し、集積回路設計作業の効率性を向上させる。
【解決手段】本発明の集積回路設計支援プログラム、集積回路設計支援装置及び集積回路設計支援方法は、論理ページから範囲を指定して選択された論理グループの同一性及び類似性を判定して論理グループを分類し、各論理グループ対応する実装パターンを予め生成しておき、部類された論理グループから選択された一の論理グループに対応する実装パターンを実装図面上に配置することによって実装設計を可能とし、さらに追加配置する実装パターンが既配置の実装パターンと領域が重複する場合に、動的に実装パターンを変形させることによって、作業負担を軽減し、正確かつ効率的に集積回路設計を行うことを可能とした。 （もっと読む）

【課題】配線格子上に無い配線を容易に修正することのできるパターン修正装置を提供すること。
【解決手段】集積回路のパターンを修正するパターン修正装置は、集積回路のパターンを構成する配線の内、配線格子上に存在しない配線を前記配線格子上に移動させる配線移動部と、パターンを修正するパターン修正部と、パターン修正部によって修正されたパターンを構成する配線の配線間隔を最適化する配線間隔最適化部と、を備える。 （もっと読む）

【課題】 所与の条件に応じて半導体リソースを適切に配置したフロアプランを、迅速かつ容易に作成することを可能にする技術を提供する。
【解決手段】 半導体集積回路のフロアプランを生成するフロアプラン生成装置は、前記半導体集積回路の接続情報を入力する入力手段と、前記接続情報に基づいてフロアプランの編集領域を決定する決定手段と、前記決定手段において決定された前記編集領域を、リソース数に基づいて正規化された正規化領域に変換する変換手段と、前記正規化領域において、前記接続情報に基づきフロアプランシード情報を形成する形成手段と、前記フロアプランシード情報が形成された前記正規化領域を逆変換して編集済み領域を取得し、当該編集済み領域に基づいてフロアプランを生成する生成手段と、を備える。 （もっと読む）

【課題】回路図とレイアウトの一致検証において、寄生成分を適切に取り扱う。
【解決手段】半導体装置の設計方法は、電気素子を含む回路図を作成するステップと、電気素子の構造を表す実レイアウトパターンを含むレイアウトデータを作成するステップと、レイアウトパターンにより実現される電気素子の所定の電気特性値を、シミュレーション若しくは実測の少なくとも一方により求めるステップと、求められた電気特性値を表す擬似レイアウトパターンをレイアウトデータに追加するステップと、レイアウトデータが回路図を実現しているか否かを、ＬＶＳ（Ｌａｙｏｕｔ ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）ツールで検証するステップとを有し、ＬＶＳツールが、擬似レイアウトパターンを用いて電気特性値を算出することを特徴とする。 （もっと読む）

ＡＳＩＣを開発するためのシステムおよび方法である。機能を実行するプログラム命令を含むソフトウェアプログラムを格納することができる。ソフトウェアプログラムは、所望のシステム速度にて処理システム上で実行することができ、また、その実行に基づいて検証することができる。処理システムの少なくとも一部分の第１のハードウェア記述を格納することができ、処理システムの少なくとも一部分の実装を特定することができる。第１のハードウェア記述の第１の部分に対応する、第２のハードウェア記述を生成することができる。第２のハードウェア記述は、処理システム上で実行するソフトウェアプログラムの第１の部分の専用のハードウェアによる実装を特定することができる。第２のハードウェア記述の生成は、ＡＳＩＣを完全に特定するために１回以上実行することができる。ソフトウェアプログラムの機能を実装する、ＡＳＩＣを作成することができる。
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【課題】半導体集積回路のレイアウト作成工程において、自動配置・配線設計の各々のフェイズで最適なアルゴリズムが適用されたレイアウト結果を得ることができる設計システムおよび設計方法を提供する。
【解決手段】本発明の設計システムは、半導体集積回路の配置・配線設計を複数のフェイズに分割して実施するもので、配置・配線設計の複数のフェイズの少なくとも１つを、複数のアルゴリズムを適用して実施する配置・配線処理部と、複数のアルゴリズムのそれぞれを適用して実施した中間状態を示す中間ファイルを保存する記憶手段と、記憶手段に記憶された中間ファイルに示された中間状態を表示する表示部とによって構成されている。 （もっと読む）

【課題】実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数を評価して、適正な冗長線設計が容易に可能な技術を提供する。
【解決手段】半導体メモリ製品のテスト結果を蓄えるデータベースと、テスト結果を解析する計算機とからなる冗長線所要量算出システムにおいて、計算機は、データベースからデータを検索するデータ検索機能部１１１と、チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算機能部１１４とを有し、冗長線所要量計算機能部１１４の処理結果を表示する。 （もっと読む）

【課題】本発明は、集積回路の設計における精度及び効率を向上させることができる集積回路設計装置を提供する。
【解決手段】第１の回路図データのうち所望の配線及び素子に関する物理的な形状の情報を、配線及び素子の物理形状情報として入力するための入力部２０と、入力部において入力された物理形状情報に基づいて、物理形状情報を有する配線シンボル及び素子シンボルを生成することにより、マスクパターンに対応するようにして、配線シンボル及び素子シンボルを有する第２の回路図データを生成する回路図データ生成部３０と、第２の回路図データを用いて回路シミュレーションを実行する回路シミュレーション部４０とを備える。 （もっと読む）

【課題】効率的に危険パターンを抽出する。
【解決手段】設計パターンＳＰにおいて抽出された危険パターン候補ＤＫを含むように設定した密度計算エリアＤＡにおいて、パターンが存在する密度を第１のパターン密度ＰＤ１として計算する。危険パターン候補ＤＫの中心座標位置ＣＰの周囲へ密度計算エリアＤＡを移動し、その移動した密度計算エリアＤＡにおいてパターンが存在する密度を第２のパターン密度ＰＤ２として計算する。そして、その第１のパターン密度ＰＤ１と第２のパターン密度ＰＤ２とのパターン密度比ＰＤＲに基づいて、その危険パターン候補ＤＫが危険パターンＤＰであるか否かを判断する。 （もっと読む）

【課題】ダミー配線を用いることなく、少ないマスクの改版により回路修正を短時間で行なうことができる半導体集積回路装置の修正方法を提供すること。
【解決手段】修正されたネットリストを読み込み（ステップ２１）、レイアウトデータとネットリストとを比較する（ステップ２３）。比較結果に基づいてエラーが発生しているエラーネットを確認し（ステップ２４）、エラーネットの配線要素に基づいて改版対象層を設定する（ステップ２５）。そして、設定した改版対象層においてエラーネットの配線を修正する（ステップ２８）。 （もっと読む）

【課題】利用可能性が高いブリッジ配線を作成することができる半導体集積回路装置の設計方法を提供すること。
【解決手段】改版対象層であるＬＢ層において配線が作成されていない空き領域を抽出し、空き領域間を接続するブリッジ配線ＢＤを作成するようにした。改版対象層であるＬＢ層において、配線が作成されていない空き領域に論理変更のための配線が作成され、その配線がブリッジ配線ＢＤと接続される。 （もっと読む）

【課題】半導体集積回路の設計方法及び装置において、実際のパス遅延のワースト値に近い値を少ない計算時間の増加のみで算出する。
【解決手段】パス遅延情報生成部１は、セルの遅延情報１４と設計回路情報１５とに基づいて静的タイミング解析を行ってパス遅延情報１７を生成する。補正テーブル生成部２は、素子のばらつき情報２１に基づいて、回路パラメータの値の組み合わせ毎に回路依存遅延ばらつきを算出して、遅延補正テーブル２３に格納する。統計パス遅延生成部３は、前記設計回路情報１５と前記パス遅延情報１７とに基づいてパスの回路パラメータを計算し、これに対応する回路依存遅延ばらつきを前記回路依存遅延ばらつき補正テーブル２３から求め、この回路依存遅延ばらつきと、対応するパスの遅延情報とに基づいて、統計パス遅延情報３１を計算して出力する。 （もっと読む）

【課題】 設備効率のよいＯＰＣ検査システムを提供する。
【解決手段】 ＯＰＣ補正・検証サーバ１は、通信回線４で接続されたＦＴＰサーバ３１およびメールサーバ３２とを介して複数の利用者端末２と接続されている。ライブラリ１３に格納されている複数のＯＰＣ補正用のパラメータ、リソグラフィ・モデル、およびＯＰＣ検証用のレシピ、ルールの中から１つをＯＰＣ補正・検証実行指示部２１で指示して、ＯＰＣ補正・検証制御部１２へ読み出し、実行開始を指示すると、ＯＰＣ補正・検証実行部１１は、ＯＰＣ補正済みレイアウトパターンに対してＯＰＣ検証を実行し、実行結果を実行結果格納部１６へ格納する。実行監視部１５は、実行終了を実行状況表示部２２へ通知する。エラーがある場合は、実行結果をＯＰＣ検証結果格納部２３へ転送し、ＯＰＣ検証結果表示部２４にＯＰＣ処理前パターンと重ね合わせて表示する。 （もっと読む）

【課題】
解析処理のなされたＬＳＩに対し、ＥＭＩ発生個所の特定を可能にし、効率的な対策を行う。
【解決手段】高さ方向の長さの等しい複数のセルが配置されたセルラインであって、前記セルラインはグランド配線および電源配線により挟まれるセルライン構造において、互いに隣接する２つのセルライン間にグランド配線または電源配線のみが存在する領域と互いに隣接する２つのセルライン間にグランド配線および電源配線がともに存在する領域が存在することを特徴とする。
する工程とを含むことを特徴とする。 （もっと読む）

【課題】設計者が論理を把握しやすいように、クロック回路を画面に表示する。
【解決手段】クロック回路を画面に表示するときには、クロック回路から論理を変更することなくバッファおよびインバータを除去した回路を表示する。この表示用回路は、クロック回路から、論理を変更しないバッファと、クロック経路を配線の分岐点で分割した場合に、各区間のクロック経路上に存在するインバータの組とを除去する第１の方法、あるいは、クロック回路に対して複数のクロック経路上に存在する論理素子を複写して追加し、論理を変更しないバッファと、論理を変更しないバッファ以外の論理素子間に存在するインバータの組とを除去し、複数のクロック経路上に同じ論理を実現する部分回路が存在する場合に重複した部分回路を除去する第２の方法により求められる。 （もっと読む）

【課題】半導体装置における配線パターンデータ作成において、配線幅および配線間隔の変更の刻みを最小寸法単位とすると、ＯＰＣ（Optical Proximity Correction）のデータ量が膨大なものとなり、その設定および検証に工数が多大なものとなり、また、ＯＰＣ処理時間を増大すると共に処理システムの肥大化を招くことにもなる。
【解決手段】配線パターンの作成における、配線幅および配線間隔の変更刻みを最小寸法単位よりも大きな値にし、許容できる変更値を離散化させている。すなわち、最小寸法単位を１nmとした場合、配線幅および配線間隔を１００nm、１０１nm、１０２nm、１０３nm、・・・というふうに１nm単位で変更することを許可しないで、配線幅の変更刻みを例えば１００nmとすることにより、配線幅の変更を１００nm、２００nm、３００nm、・・・に制限している。配線間隔に関しても同様に、１００nmを基準として最小寸法単位よりも大きな５０nm刻みでの変更に制限している。 （もっと読む）

【課題】設計レイアウトパターンの良否判定が可能で修正指針の明確な半導体装置の製造方法を提供する。
【解決手段】リソグラフィとプロセスによる半導体装置の設計レイアウトパターンでの配線不良の発生しやすさをスコアとして定量化し、このスコアに基づいて設計レイアウトパターンの良否を判定し、この良否の判定が良であれば設計レイアウトパターンを転写した転写レイアウトパターンを半導体基板上に形成する。 （もっと読む）

【課題】 半導体集積回路のフロアプラン設計において、利用する配線チャネルを計画する際に、混雑度の予測や配線チャネル数の利用状況に関するフロアプランの設定意図の導出が困難である。
【解決手段】 半導体集積回路における積層構造を表現したフロアプランの情報を用いて、フロアプランにおいて利用可能な配線チャネル数の縦横比を示す変換パラメータを導出する導出手段と、前記変換パラメータとフロアプランの情報から仮想的なフロアプランの画像を構成して表示装置に出力する表示出力手段とを有し、実際のフロアプランと仮想的なフロアプランの双方を用いてフロアプランを実施する。 （もっと読む）