【課題】工程上十分な余裕を有するコンタクトプラグを備える半導体素子の製造方法及びＤＲＡＭの製造方法を提供する。
【解決手段】半導体基板５０上に下部絶縁膜６９を形成する段階と、下部絶縁膜上と互いに平行な複数の配線パターン７１，７２を形成する段階と、配線パターン間を埋め込むように上部絶縁膜７９’’を形成する段階と、上部絶縁膜を有する半導体基板上に配線パターン７１、７２を横切って互いに平行な複数の第１マスクパターン８１，８２を形成する段階と、第１マスクパターン間に第１マスクパターンと自己整合される第２マスクパターン８９’を形成する段階と、第１及び第２マスクパターン、及び配線パターンをエッチングマスクとして用いて上部絶縁膜７９’’及び下部絶縁膜６９をエッチングして半導体基板を露出させる複数のコンタクトホール９１を形成する段階と、コンタクトホール９１それぞれにコンタクトプラグを形成する段階とを有する。 （もっと読む）

【課題】 製造コストが節減され、セルサイズが減少し、リフレッシュ特性が改善されるフローティングボディーセル構造を有する半導体素子及びその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板、前記半導体基板上に垂直に積層されたソース領域、チャンネル領域及びドレーン領域、並びに前記積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜の介在下に形成されたゲートを含む。 （もっと読む）

【課題】６Ｆ^２レイアウトの半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板１１０と、基板１１０内に第１方向に延長され形成された単位アクティブ領域１１４と、基板１１０上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域１１４を横切るように形成された第１および第２ゲートライン１３０と、第１および第２ゲートライン１３０の間の基板１１０内に形成された第１ジャンクション領域１１６と、第１および第２ゲートライン１３０の反対側に形成された第２ジャンクション領域１１７を含む第１および第２アクセストランジスタＴＲ１，ＴＲ２と、基板１１０上に第１方向と鋭角を成す第３方向に延長され形成されたビットライン１７０と、第１ジャンクション領域１１６とビットライン１７０とを直接連結するビットラインコンタクト１６０と、ストレージ電極と連結されたストレージロードコンタクト１８０とを含む。 （もっと読む）

【課題】リフレッシュ動作に要する電力を低減する。
【解決手段】半導体メモリデバイスは、トランジスタを有する複数のメモリセルに結合された回路を備えている。当該回路は、当該トランジスタのボディの電位を、当該ボディの荷電状態に応じた程度だけ変化させるように構成されている。当該トランジスタのゲート電極は、非アドレス状態に維持される。 （もっと読む）

【課題】自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供する。
【解決手段】本発明による方法で製作されたＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。 （もっと読む）

【課題】リーク電流が抑えられ情報保持特性の高い半導体装置を作製でき、素子の微細化に適した製造方法を提供する。
【解決手段】互いに隣接する第１のゲート配線層および第２のゲート配線層と、これらの配線層間側に設けられた第１の拡散層と、前記配線層間の外側の一方に設けられた第２の拡散層と、前記配線層間の外側の他方に設けられた第３の拡散層を有する半導体装置の製造方法であって、半導体基板上に開口をもつ第１のマスクを形成する工程と、第１のマスクを用いて閾値電圧制御用の不純物を注入する工程と、第１のマスクを用いて第１の不純物を注入して第１の拡散層を形成する工程と、第１のマスクを除去した後、第１のゲート配線層および第２のゲート配線層を形成する工程と、第１のゲート配線層および第２のゲート配線層を第２のマスクに、第２の不純物を注入して第２の拡散層および第３の拡散層を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置を提供すること。
【解決手段】半導体シリコン基板の一部の表面上に成長された選択エピタキシャルシリコン層と、ゲート電極に対応したソース領域およびドレイン領域とを少なくとも有し、
前記ソース領域は、前記半導体シリコン基板の表面領域に形成され、
前記ドレイン領域は、前記選択エピタキシャルシリコン層および前記選択エピタキシャルシリコン層下部の前記半導体シリコン基板の表面領域に形成されているリセスチャネル構造を有する非対称型トランジスタ、を含むことを特徴とする半導体装置。 （もっと読む）

【課題】ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制する。
【解決手段】セルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。ワード線ドライバ１５は、アドレスデコーダ１６でデコードされたアドレスのワード線１０を選択し、Ｖ_ｋｋ電圧供給部１７から供給される正の電圧Ｖ_ｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖ_ｐｐ電圧供給部１８から供給される正の電圧Ｖ_ｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖ_ｋｋ及び電圧Ｖ_ｐｐは共に正の電圧であり、電圧Ｖ_ｐｐの方が電圧Ｖ_ｋｋより大きい。 （もっと読む）

【課題】データ読み出し時の閾値電圧差が大きく、かつ、データ保持時間の長い半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】バックゲート絶縁膜ＢＧＩを挟んで対向する第１半導体層及び第２半導体層と、前記第１半導体層内に設けられた第１導電型のプレートＰＬと、前記第２半導体層の表面であって、前記バックゲート絶縁膜ＢＧＩと接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜ＧＩと、前記ゲート絶縁膜ＧＩに接するように設けられたゲート電極Ｇと、前記第２半導体層内であって、第１導電型のボディ領域Ｂと、前記ボディ領域Ｂを挟むように設けられた第２導電型のソース層Ｓ及びドレイン層Ｄと、前記第１半導体層の表面に設けられた第２導電型の拡散層１１と、を有し、前記ボディ領域Ｂは、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置。 （もっと読む）

【課題】ゲート構造の小型化に対応しやすく、製造が容易な３次元構造のゲート絶縁膜を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に３次元構造のゲート絶縁膜が形成され、ゲート絶縁膜に接するゲート電極が半導体基板上に突出形成され、ゲート絶縁膜の周囲の半導体基板に該半導体基板の拡散層領域を介してソース電極およびドレイン電極が形成され、ゲート電極周囲の半導体基板上面が、半導体基板上に突出形成されたゲート電極の側面を覆う保護絶縁膜で覆われ、この保護絶縁膜の上に層間絶縁膜が積層されてなる。 （もっと読む）

【課題】フィン型トランジスタを有する半導体装置において、セルコンタクトとゲート電極とのショートを防止する。
【解決手段】素子分離領域１３に囲まれた活性領域１１と、活性領域を横切るゲート電極１２とを備える。素子分離領域１３と活性領域１１との境界部分にはスリット２０が設けられており、スリット２０のうち、ゲート電極１２に覆われている第１の領域２１にはゲート電極１２と同じ導電材料が埋め込まれており、ゲート電極１２に覆われていない第２の領域２２の少なくとも上部には絶縁材料が埋め込まれている。このように、スリット２０の一部がゲート電極１２で覆われておらず、この領域２２が絶縁材料によって埋め込まれていることから、ゲート電極１２とその後形成するセルコンタクトとのショート不良を防止することができる。 （もっと読む）

【課題】集積化トランジスタ素子を提供する。
【解決手段】集積化トランジスタ素子は半導体基板１と；前記半導体基板に形成されるピラー１ａと；前記ピラー１ａを取り囲むゲートトレンチと；前記ピラー１ａの上部領域に形成される第１ソース／ドレイン領域Ｄ１、Ｓと；前記ゲートトレンチの底面の上に形成され、かつ前記ピラーＩａの下部領域を取り囲むゲート誘電体４０と；前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート５０と；そして前記ゲートトレンチに隣接する前記半導体基板１の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域と、を備える。 （もっと読む）

【課題】ポリメタル構造のゲート電極を有するＤＲＡＭ装置について、リフレッシュ特性を改善すると共に、配線抵抗の低減を実現する。
【解決手段】ポリメタルゲート電極の製造に際して、まず、ポリシリコンのゲート下部電極６を、その上に形成したマスク窒化膜でパターニングする。次いで、ゲート下部電極６についてリフレッシュ特性改善のための側壁酸化を行う。ゲート下部電極６及びマスク窒化膜の側壁に側壁酸化膜７を形成した後に、マスク窒化膜を除去してゲート下部電極６の表面を露出させ、その露出した表面上にタングステン層を含むゲート上部電極１３を形成する。 （もっと読む）

【課題】電流駆動能力とショートチャンネル效果(Short channel effect)の改善でトランジスタの制御能力を向上させ高速の低電圧半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、特にゲート電極でサラウンディングチャンネル構造を取り囲むよう素子を設計することにより、電流駆動能力とショートチャンネル效果の改善によってトランジスタの制御能力を向上させ、高速の低電圧半導体素子を形成することができる技術である。 （もっと読む）

【課題】短チャネル効果を抑制するとともに、オン電流を向上させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に形成されたＳＴＩ領域１０３と、ＳＴＩ領域１０３に囲まれた活性領域と、活性領域を横切るように一方向に形成されたゲート電極１２とを備え、半導体基板１００は、活性領域とゲート電極１２とが重なる領域において、活性領域の半導体基板１００に活性領域の長軸方向と平行に形成された二つのゲートトレンチ１０８及び二つのゲートトレンチ１０８の間に位置し半導体基板１００の一部であるフィン状部１００ｆを有し、ゲート電極１２は二つのゲートトレンチ１０８内に埋め込まれ且つフィン状部１００ｆ上にも形成され、フィン状部１００ｆがチャネル領域となっているフィントランジスタを備える。これにより、チャネル領域の幅がゲート長よりも短いフィントランジスタが得られる。 （もっと読む）

フォトリソグラフィーの解像限界以下のケイ素フィーチャを成形するための新たなエッチング技術が提供される。Fin-FETデバイスは、少なくともチャネル領域において、酸化物（102）を埋め込み、ケイ素の突起（124）を等方性エッチングに晒すことによって画定される。一実施例では、突起（124）は、ダウンストリームマイクロ波プラズマエッチングを用いて、優れた選択性を持つ乾式等方性エッチングによって輪郭形成される。
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【課題】簡略化されたプロセスで製造することのできる、溝型ゲート電極を有するＭＩＳＦＥＴ及び溝型キャパシタを有する半導体装置、及びその製造方法を提供する。
【解決手段】ＭＩＳＦＥＴのゲート電極を埋め込む為のゲート溝と、前記キャパシタを形成する為のキャパシタ形成溝と、を同時に形成する溝形成工程、を具備する。 （もっと読む）

本発明は、Ｕ型半導体材料スライスを含むフローティングボディトランジスタ構造を含む。Ｕ形状は中心部分に連結した一対の突起を有する。突起の各々は一対のゲート制御可能に接続された（gatedly-coupled）ソース／ドレイン領域のソース／ドレイン領域を含み、トランジスタのフローティングボディは中心部分内にある。半導体材料スライスはフロントゲートとバックゲートの間となり得る。フローティングボディトランジスタ構造は、順に電子システムに組み込まれ得るメモリアレイの中に組み込むことができる。本発明は、フローティングボディトランジスタ構造を形成する方法と、フローティングボディトランジスタ構造をメモリアレイの中に組み込む方法も含む。 （もっと読む）

【課題】 データ保持時間を長くしつつセル電流を向上した半導体装置を提供することを目的とする。
【解決手段】 埋め込み絶縁膜１０１を有する半導体基板１００の埋め込み絶縁膜１０１上に、フローティングウェル領域１０２とフローティングウェル領域１０２を挟むソース／ドレイン領域１０３と、フローティングウェル領域１０２内に設けられたトレンチ１０６ａ内部にゲート絶縁膜１０５を介して形成されたゲート電極１０６とを備えることにより、ソース／ドレイン領域１０３の不純物イオン濃度を低濃度に保ちリーク電流を抑えてデータ保持時間を長くしつつセル電流を向上する。 （もっと読む）

【課題】本発明は半導体素子及びその製造方法に関し、特にゲート領域の長手方向で素子分離構造の両側壁に形成される垂直型ＳＯＩ(Silicon-on-Insulator)チャンネル構造を含むリセスチャンネル領域を形成するよう半導体素子を設計することにより、チャンネル面積の効率を増加させ、ショートチャンネル効果（Short channel effect）を改善し、漏洩電流を低減させリフレッシュ特性を改善することができる技術である。
【解決手段】半導体基板内に形成され、活性領域を画成する素子分離構造と活性領域内に形成され、ゲート領域の長手方向で両側の素子分離構造の側壁に位置した垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域と、ゲート領域のリセスチャンネル領域の上部に形成されるゲート構造物を含む半導体素子及びその製造方法。 （もっと読む）