半導体装置及びその製造方法
【課題】短チャネル効果を抑制するとともに、オン電流を向上させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に形成されたＳＴＩ領域１０３と、ＳＴＩ領域１０３に囲まれた活性領域と、活性領域を横切るように一方向に形成されたゲート電極１２とを備え、半導体基板１００は、活性領域とゲート電極１２とが重なる領域において、活性領域の半導体基板１００に活性領域の長軸方向と平行に形成された二つのゲートトレンチ１０８及び二つのゲートトレンチ１０８の間に位置し半導体基板１００の一部であるフィン状部１００ｆを有し、ゲート電極１２は二つのゲートトレンチ１０８内に埋め込まれ且つフィン状部１００ｆ上にも形成され、フィン状部１００ｆがチャネル領域となっているフィントランジスタを備える。これにより、チャネル領域の幅がゲート長よりも短いフィントランジスタが得られる。
【解決手段】半導体基板１００に形成されたＳＴＩ領域１０３と、ＳＴＩ領域１０３に囲まれた活性領域と、活性領域を横切るように一方向に形成されたゲート電極１２とを備え、半導体基板１００は、活性領域とゲート電極１２とが重なる領域において、活性領域の半導体基板１００に活性領域の長軸方向と平行に形成された二つのゲートトレンチ１０８及び二つのゲートトレンチ１０８の間に位置し半導体基板１００の一部であるフィン状部１００ｆを有し、ゲート電極１２は二つのゲートトレンチ１０８内に埋め込まれ且つフィン状部１００ｆ上にも形成され、フィン状部１００ｆがチャネル領域となっているフィントランジスタを備える。これにより、チャネル領域の幅がゲート長よりも短いフィントランジスタが得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ（Fin Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避する技術として、半導体基板に垂直にチャネル領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ（Fin Field Effect Transistor）が注目されている。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる（特許文献１及び２参照）。
【特許文献１】特表２００６−５０１６７２号公報
【特許文献２】特開２００５−３１０９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、フィントランジスタにおいて、短チャネル効果を改善するためには、ゲート長よりもチャネル幅を短くする必要がある。
【０００５】
図１４（ａ）及び（ｂ）に、従来のフィントランジスタの略平面図を示す。図１４（ａ）は、標準的なフィントランジスタにおける活性領域２００ａ、ゲート領域２０１ａ及びコンタクト領域２０２ａを示し、図１４（ｂ）は、チャネル領域を細線化するものであり、活性領域２００ｂ、ゲート領域２０１ｂ及びコンタクト領域２０２ｂを示している。なお、図１４（ｂ）には、図１４（ａ）との比較のため、活性領域２００ｂの周りに図１４（ａ）の活性領域２００ａを波線で示している。
【０００６】
図１４（ａ）では、コンタクト領域を十分に確保できるため、オン電流を向上できるが、チャネル幅Ｗａが広くゲート長Ｌｇａよりも長いため、短チャネル効果の抑制は十分ではない。
【０００７】
図１４（ａ）の問題を解決するには、図１４（ｂ）に示すように、活性領域２００ｂを細くすることにより、チャネル幅Ｗｂを狭くする方法が考えられる。これにより、ゲート長Ｌｇｂがチャネル幅Ｗｂよりも長くなるため、短チャネル効果を改善することができる。しかしながら、図１４（ｂ）では、チャネル幅Ｗｂだけでなく、コンタクト領域２０２ｂも狭くなってしまう。このため、コンタクト抵抗の増大によりオン電流が低下してしまうという問題が生じる。
【０００８】
したがって、本発明の目的は、短チャネル効果を抑制するとともに、オン電流を向上させることの可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、ゲート電極下のチャネル領域の幅がゲート長よりも短いフィントランジスタを備えることを特徴とする。
【００１０】
また、本発明による半導体装置は、半導体基板に形成されたＳＴＩ領域と、前記ＳＴＩ領域に囲まれた活性領域と、前記活性領域を横切るように一方向に形成されたゲート電極とを備え、前記半導体基板は、前記活性領域と前記ゲート電極とが重なる領域において、前記活性領域の半導体基板に前記活性領域の長軸方向と平行に形成された二つのゲートトレンチ及び前記二つのゲートトレンチの間に位置し半導体基板の一部であるフィン状部を有し、前記ゲート電極は前記二つのゲートトレンチ内に埋め込まれ且つ前記フィン状部上にも形成され、前記フィン状部がチャネル領域となっているフィントランジスタを備えることを特徴とする。このような構成により、上述のようにゲート電極下のチャネル領域の幅をゲート長より短くすることが可能である。
【００１１】
さらに、本発明による半導体装置の製造方法は、半導体基板上に活性領域となる領域を覆いＳＴＩ領域となる領域を露出する開口を有するマスク層を形成する工程と、前記マスク層を用いて前記ＳＴＩ用のトレンチを形成する工程と、前記マスク層を除去することなく前記トレンチ及び前記マスク層の前記開口に第１絶縁膜を形成する工程と、前記マスク層を選択的に除去することにより、前記第１絶縁膜に前記マスク層に対応した第２の開口を形成する工程と、前記第２の開口の内壁にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜が形成された前記第２の開口に第２絶縁膜を形成する工程と、ゲート電極が形成される領域の前記サイドウォール絶縁膜を選択的に除去する工程と、前記第１及び第２絶縁膜をマスクとして前記半導体基板の前記ゲート電極が形成される領域に二つのゲートトレンチを形成するとともに、前記二つのゲートトレンチに挟まれた前記半導体基板の一部でありチャネル領域となるフィン状部を形成する工程と、少なくとも前記フィン状部の上面及び側面にゲート絶縁膜を形成する工程と、前記二つのゲートトレンチを埋め込み且つ前記フィン状部の上を覆うゲート電極を形成する工程とを備えることを特徴とする。このような方法により、ゲート電極下のチャネル領域の幅をゲート長より短くすることが可能となる。
【発明の効果】
【００１２】
このように、本発明では、ゲート電極下のチャネル領域の幅をゲート長より短くしていることにより、フィントランジスタの短チャネル効果の改善とオン電流の向上を両立することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１４】
なお、以下に示す実施形態は、本発明をＤＲＡＭのメモリセルトランジスタに適用した例である。
【００１５】
まず、本発明の好ましい実施の形態により形成されるＤＲＡＭのメモリセルトランジスタの構成につき詳細に説明する。
【００１６】
図１（ａ）は、本実施形態のメモリセル領域におけるＳＴＩ領域（素子分離領域）１０と、ＳＴＩ領域１０によって分離された複数の活性領域１１を示す平面図である。図１（ａ）に示すとおり、メモリセル領域においては、複数の活性領域が略均等に並べられるのが一般的であり、本例も同様である。
【００１７】
図１（ｂ）は、図１（ａ）に示された複数の活性領域１１のうちの一つとその周辺のＳＴＩ領域１０を示す平面図である。活性領域１１を横切るように一方向にゲート電極１２が形成されており、活性領域１１の両端及び２つのゲート電極１２の間に、ソース領域１４及びドレイン領域１５（いずれも「コンタクト領域」とも呼ぶ）が設けられている。なお、本例はＤＲＡＭであるため、読み込み動作か読み出し動作かによってソース及びドレイン領域が逆になることになるが、ここでは、中央の領域をソース領域１４、両側の領域をドレイン領域１５とし、また本メモリセルトランジスタはＮチャネルトランジスタであるものとする。
【００１８】
また、図１（ｂ）に示されるように、ゲート電極１２の下には、幅Ｗがゲート長Ｌｇよりも狭いチャネル領域１６が形成されている。
【００１９】
このように、チャネル領域１６の幅Ｗをゲート長Ｌｇより短くすることにより短チャネル効果を改善するとともに、コンタクト領域１４，１５は十分な大きさを確保することができ、オン電流の低下も防止することができる。
【００２０】
次に、図２乃至図１４を用いて、本発明の好ましい実施の形態による半導体装置の製造方法につき、詳細に説明する。図２乃至図６及び図８乃至１４は、本実施形態による半導体装置の製造工程を概略的に示す工程図であり、図の左から順に、図１（ｂ）におけるＡ−Ａ'断面、Ｂ−Ｂ'断面及びＣ−Ｃ'断面に対応している。
【００２１】
まず、図２に示すように、半導体基板１００上に厚さ約９ｎｍのパッド酸化膜１０１及び厚さ約１２０ｎｍのシリコン窒化膜１０２を形成し、周知のフォトリソグラフィー技術を用いて、これらパッド酸化膜１０１及びシリコン窒化膜１０２をドライエッチングにより図１に示す活性領域１１に対応する形状にパターニングする。これにより、シリコン酸化膜１０１及びシリコン窒化膜１０２は、活性領域となる領域を覆いＳＴＩ形成領域を露出する開口を有するマスク層となる。なお、このときオーバーエッチングが行われるため、Ａ−Ａ'断面及びＢ−Ｂ'断面に示すように半導体基板１００の表面も少しエッチングされる。
【００２２】
次に、図３に示すように、シリコン窒化膜１０２をマスクとして、半導体基板１００に深さ約２００ｎｍのＳＴＩ用のトレンチ１０ｔを形成する。なお、このときシリコン窒化膜１０２も上面が５０ｎｍ程度削られる。
【００２３】
続いて、図４に示すように、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、トレンチ１０ｔ内を含む全面に厚さ約４００ｎｍのシリコン酸化膜１０３を形成する。その後、シリコン窒化膜１０２をストッパとして、シリコン酸化膜１０３をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去する。
【００２４】
ＣＭＰ終了後、ウェットエッチングにより自然酸化膜を除去し、続いて、図５に示すように、シリコン窒化膜１０２を約１６０℃の熱リン酸によるウェットエッチングにより除去する。これにより、パッド酸化膜１０１上に、活性領域１１に対応する開口１０４が形成される。このとき、半導体基板１００の表面からシリコン酸化膜１０３の表面までの高さは、７０ｎｍ以下とするのが好ましい。
【００２５】
次に、図６に示すように、シリコン窒化膜１０５を全面に約２０〜３５ｎｍ形成後、エッチバックを行うことにより、開口１０４の内側面に窒化膜サイドウォール１０５を形成する。
【００２６】
図７は、図６の状態を上から見た平面図である。図７に示すように、活性領域１１の内周に沿って窒化膜サイドウォール１０５が形成され、その内側が開口１０４となっている。
【００２７】
続いて、図８に示すように、窒化膜サイドウォール１０５に囲まれた開口１０４（図６参照）を含む全面にシリコン酸化膜１０６を約１００ｎｍ形成した後、窒化膜サイドウォール１０５をストッパとしてＣＭＰを行うことにより、開口１０４にシリコン酸化膜１０６を埋め込む。
【００２８】
次に、図９に示すように、ゲート電極１２（図１（ｂ）参照）が形成される領域を露出する開口を有するフォトレジスト（すなわち、ゲート電極１２が形成される領域を開口するようにパターニングされたフォトレジスト）１０７を形成し、シリコン窒化膜１０５をドライエッチングにより選択的に除去する。このとき、シリコン酸化膜１０３及び１０６の表面もエッチングされる。特に、Ａ−Ａ'断面においては、シリコン酸化膜１０６及びシリコン酸化膜１０３の角部はエッチングされやすいため、図示のように角が削れた形状となる。
【００２９】
フォトレジスト１０７を除去した後、シリコン酸化膜１０３とシリコン酸化膜１０６との間に露出しているパッド酸化膜１０１を除去すべく、シリコン酸化膜に対するエッチングを行う。
【００３０】
次に、図１０に示すように、シリコン酸化膜１０６及びシリコン酸化膜１０３をマスクとして、等方性ドライエッチングにより半導体基板１００に深さ約１００ｎｍのゲートトレンチ１０８を形成する。このとき、シリコン酸化膜に対する半導体基板１００のエッチング速度が約１．５倍となるエッチングが好ましい。これにより、シリコン酸化膜１０３及び１０６もエッチングされる。
【００３１】
このようにして、半導体基板１００に、二つのゲートトレンチ１０８と、これらに挟まれた半導体基板の一部であるフィン状部１００ｆが形成される。
【００３２】
次に、図１１に示すように、犠牲酸化を行い、犠牲酸化膜１０９を形成する。
【００３３】
その後、シリコン窒化膜１０５をウェットエッチングにより除去し、続いてシリコン酸化膜のウェットエッチングを行うことにより、シリコン酸化膜１０３の表面、シリコン酸化膜１０６、パッド酸化膜１０１及び犠牲酸化膜１０９を除去する。
【００３４】
続いて、図１２に示すように、ゲート絶縁膜として熱酸化により厚さ約６ｎｍのシリコン酸化膜（ゲート酸化膜）１１０を形成する。ゲート酸化膜１１０は、半導体基板１００のフィン状部１００ｆの側面及び上面を覆うように形成される。
【００３５】
次に、二つのゲートトレンチ１０８内を含む全面に厚さ約１００ｎｍのドープドポリシリコン（ＤＯＰＯＳ）膜１１１を形成し、さらにその上に金属層として、タングステンシリサイド膜、窒化タングステン（ＷＮ）膜及び厚さ約７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ／ＷＳｉ膜１１２及び厚さ約１４０ｎｍのシリコン窒化膜１１３をこの順で形成する。次に、これらＤＯＰＯＳ膜１１１、Ｗ／ＷＮ／ＷＳｉ膜１１２及びシリコン窒化膜１１３の積層膜をパターニングする。これにより、ゲートトレンチ１０８に電極材料の一部が埋め込まれたゲート電極１２が完成する。
【００３６】
次に、ゲート電極１２をマスクとして半導体基板１００に不純物をイオン注入し、ＬＤＤ（Lightly Doped Drain）層を形成した後、ゲート電極１２の側面に厚さ２５〜３０ｎｍのサイドウォール絶縁膜１１４を形成する。
【００３７】
続いて、ゲート電極１２及びサイドウォール絶縁膜１１４をマスクとして半導体基板１００に不純物をイオン注入して、ソース領域１４及びドレイン領域１５を形成する。
【００３８】
その後、図１３に示すように、ソース及びドレイン領域１４，１５上のゲート酸化膜１１０を除去し、コンタクト領域１１５を露出させた後、層間絶縁膜１１６を形成する。次に、層間絶縁膜１１６にコンタクトホール１１７を開口し、コンタクトホール１１７内にコンタクトプラグ１１８を形成する。
【００３９】
その後は図示を省略するが、通常の方法により、メモリセルキャパシタや配線等を形成し、ＤＲＡＭが完成する。
【００４０】
以上説明したように、本実施形態によれば、フィントランジスタにおいて、チャネル領域の幅をゲート長より短くしていることにより、短チャネル効果を抑制できる。また、コンタクト領域（ソース及びドレイン領域）の大きさがチャネル領域の幅に左右されないため、必要な面積を確保でき、オン電流の低下を防止することができる。
【００４１】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４２】
例えば、上記実施形態は、ＤＲＡＭのメモリセルトランジスタに本発明を適用した例を示したが、本発明は、特にメモリに限らず、ロジック系のデバイスに適用することも可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態による半導体装置を説明するための平面図である。
【図２】本発明の実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及びシリコン窒化膜１０２のパターニング）を示す断面図である。
【図３】本発明の実施形態による半導体装置の製造方法の一工程（ＳＴＩ用トレンチ１０ｔの形成）を示す断面図である。
【図４】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３の形成）を示す断面図である。
【図５】本発明の実施形態による半導体装置の製造方法の一工程（開口１０４の形成）を示す断面図である。
【図６】本発明の実施形態による半導体装置の製造方法の一工程（窒化膜サイドウォール１０５の形成）を示す断面図である。
【図７】本発明の実施形態による半導体装置の製造方法における図６の状態を上から見た平面図である。
【図８】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０６の形成）を示す断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の選択エッチング）を示す断面図である。
【図１０】本発明の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１０８の形成）を示す断面図である。
【図１１】本発明の実施形態による半導体装置の製造方法の一工程（犠牲酸化膜１０９の形成）を示す断面図である。
【図１２】本発明の実施形態による半導体装置の製造方法の一工程（ゲート酸化膜１１０の形成、ゲート電極１２の形成及びソース及びドレイン領域の形成）を示す断面図である。
【図１３】本発明の実施形態による半導体装置の製造方法の一工程（ゲート酸化膜１１０の選択除去及びコンタクトプラグ１１８の形成）を示す断面図である。
【図１４】従来技術における問題点を説明するための平面図である。
【符号の説明】
【００４４】
１０ｔ トレンチ
１１ 活性領域
１２ ゲート電極
１４ ソース領域（コンタクト領域）
１５ ドレイン領域（コンタクト領域）
１６ チャネル領域
１００ 半導体基板
１００ｆ フィン状部
１０１ パッド酸化膜
１０２，１１３ シリコン窒化膜
１０３，１０６ シリコン酸化膜
１０４ 開口
１０５ 窒化膜サイドウォール
１０７ フォトレジスト
１０８ ゲートトレンチ
１０９ 犠牲酸化膜
１１０ ゲート酸化膜
１１１ ＤＯＰＯＳ膜
１１２ Ｗ／ＷＮ／ＷＳｉ膜
１１４ サイドウォール絶縁膜
１１５ コンタクト領域
１１６ 層間絶縁膜
１１７ コンタクトホール
１１８ コンタクトプラグ
２００ａ，２００ｂ 活性領域
２０１ａ，２０１ｂ ゲート領域
２０２ａ，２０２ｂ コンタクト領域
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ（Fin Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避する技術として、半導体基板に垂直にチャネル領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ（Fin Field Effect Transistor）が注目されている。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる（特許文献１及び２参照）。
【特許文献１】特表２００６−５０１６７２号公報
【特許文献２】特開２００５−３１０９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、フィントランジスタにおいて、短チャネル効果を改善するためには、ゲート長よりもチャネル幅を短くする必要がある。
【０００５】
図１４（ａ）及び（ｂ）に、従来のフィントランジスタの略平面図を示す。図１４（ａ）は、標準的なフィントランジスタにおける活性領域２００ａ、ゲート領域２０１ａ及びコンタクト領域２０２ａを示し、図１４（ｂ）は、チャネル領域を細線化するものであり、活性領域２００ｂ、ゲート領域２０１ｂ及びコンタクト領域２０２ｂを示している。なお、図１４（ｂ）には、図１４（ａ）との比較のため、活性領域２００ｂの周りに図１４（ａ）の活性領域２００ａを波線で示している。
【０００６】
図１４（ａ）では、コンタクト領域を十分に確保できるため、オン電流を向上できるが、チャネル幅Ｗａが広くゲート長Ｌｇａよりも長いため、短チャネル効果の抑制は十分ではない。
【０００７】
図１４（ａ）の問題を解決するには、図１４（ｂ）に示すように、活性領域２００ｂを細くすることにより、チャネル幅Ｗｂを狭くする方法が考えられる。これにより、ゲート長Ｌｇｂがチャネル幅Ｗｂよりも長くなるため、短チャネル効果を改善することができる。しかしながら、図１４（ｂ）では、チャネル幅Ｗｂだけでなく、コンタクト領域２０２ｂも狭くなってしまう。このため、コンタクト抵抗の増大によりオン電流が低下してしまうという問題が生じる。
【０００８】
したがって、本発明の目的は、短チャネル効果を抑制するとともに、オン電流を向上させることの可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、ゲート電極下のチャネル領域の幅がゲート長よりも短いフィントランジスタを備えることを特徴とする。
【００１０】
また、本発明による半導体装置は、半導体基板に形成されたＳＴＩ領域と、前記ＳＴＩ領域に囲まれた活性領域と、前記活性領域を横切るように一方向に形成されたゲート電極とを備え、前記半導体基板は、前記活性領域と前記ゲート電極とが重なる領域において、前記活性領域の半導体基板に前記活性領域の長軸方向と平行に形成された二つのゲートトレンチ及び前記二つのゲートトレンチの間に位置し半導体基板の一部であるフィン状部を有し、前記ゲート電極は前記二つのゲートトレンチ内に埋め込まれ且つ前記フィン状部上にも形成され、前記フィン状部がチャネル領域となっているフィントランジスタを備えることを特徴とする。このような構成により、上述のようにゲート電極下のチャネル領域の幅をゲート長より短くすることが可能である。
【００１１】
さらに、本発明による半導体装置の製造方法は、半導体基板上に活性領域となる領域を覆いＳＴＩ領域となる領域を露出する開口を有するマスク層を形成する工程と、前記マスク層を用いて前記ＳＴＩ用のトレンチを形成する工程と、前記マスク層を除去することなく前記トレンチ及び前記マスク層の前記開口に第１絶縁膜を形成する工程と、前記マスク層を選択的に除去することにより、前記第１絶縁膜に前記マスク層に対応した第２の開口を形成する工程と、前記第２の開口の内壁にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜が形成された前記第２の開口に第２絶縁膜を形成する工程と、ゲート電極が形成される領域の前記サイドウォール絶縁膜を選択的に除去する工程と、前記第１及び第２絶縁膜をマスクとして前記半導体基板の前記ゲート電極が形成される領域に二つのゲートトレンチを形成するとともに、前記二つのゲートトレンチに挟まれた前記半導体基板の一部でありチャネル領域となるフィン状部を形成する工程と、少なくとも前記フィン状部の上面及び側面にゲート絶縁膜を形成する工程と、前記二つのゲートトレンチを埋め込み且つ前記フィン状部の上を覆うゲート電極を形成する工程とを備えることを特徴とする。このような方法により、ゲート電極下のチャネル領域の幅をゲート長より短くすることが可能となる。
【発明の効果】
【００１２】
このように、本発明では、ゲート電極下のチャネル領域の幅をゲート長より短くしていることにより、フィントランジスタの短チャネル効果の改善とオン電流の向上を両立することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１４】
なお、以下に示す実施形態は、本発明をＤＲＡＭのメモリセルトランジスタに適用した例である。
【００１５】
まず、本発明の好ましい実施の形態により形成されるＤＲＡＭのメモリセルトランジスタの構成につき詳細に説明する。
【００１６】
図１（ａ）は、本実施形態のメモリセル領域におけるＳＴＩ領域（素子分離領域）１０と、ＳＴＩ領域１０によって分離された複数の活性領域１１を示す平面図である。図１（ａ）に示すとおり、メモリセル領域においては、複数の活性領域が略均等に並べられるのが一般的であり、本例も同様である。
【００１７】
図１（ｂ）は、図１（ａ）に示された複数の活性領域１１のうちの一つとその周辺のＳＴＩ領域１０を示す平面図である。活性領域１１を横切るように一方向にゲート電極１２が形成されており、活性領域１１の両端及び２つのゲート電極１２の間に、ソース領域１４及びドレイン領域１５（いずれも「コンタクト領域」とも呼ぶ）が設けられている。なお、本例はＤＲＡＭであるため、読み込み動作か読み出し動作かによってソース及びドレイン領域が逆になることになるが、ここでは、中央の領域をソース領域１４、両側の領域をドレイン領域１５とし、また本メモリセルトランジスタはＮチャネルトランジスタであるものとする。
【００１８】
また、図１（ｂ）に示されるように、ゲート電極１２の下には、幅Ｗがゲート長Ｌｇよりも狭いチャネル領域１６が形成されている。
【００１９】
このように、チャネル領域１６の幅Ｗをゲート長Ｌｇより短くすることにより短チャネル効果を改善するとともに、コンタクト領域１４，１５は十分な大きさを確保することができ、オン電流の低下も防止することができる。
【００２０】
次に、図２乃至図１４を用いて、本発明の好ましい実施の形態による半導体装置の製造方法につき、詳細に説明する。図２乃至図６及び図８乃至１４は、本実施形態による半導体装置の製造工程を概略的に示す工程図であり、図の左から順に、図１（ｂ）におけるＡ−Ａ'断面、Ｂ−Ｂ'断面及びＣ−Ｃ'断面に対応している。
【００２１】
まず、図２に示すように、半導体基板１００上に厚さ約９ｎｍのパッド酸化膜１０１及び厚さ約１２０ｎｍのシリコン窒化膜１０２を形成し、周知のフォトリソグラフィー技術を用いて、これらパッド酸化膜１０１及びシリコン窒化膜１０２をドライエッチングにより図１に示す活性領域１１に対応する形状にパターニングする。これにより、シリコン酸化膜１０１及びシリコン窒化膜１０２は、活性領域となる領域を覆いＳＴＩ形成領域を露出する開口を有するマスク層となる。なお、このときオーバーエッチングが行われるため、Ａ−Ａ'断面及びＢ−Ｂ'断面に示すように半導体基板１００の表面も少しエッチングされる。
【００２２】
次に、図３に示すように、シリコン窒化膜１０２をマスクとして、半導体基板１００に深さ約２００ｎｍのＳＴＩ用のトレンチ１０ｔを形成する。なお、このときシリコン窒化膜１０２も上面が５０ｎｍ程度削られる。
【００２３】
続いて、図４に示すように、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、トレンチ１０ｔ内を含む全面に厚さ約４００ｎｍのシリコン酸化膜１０３を形成する。その後、シリコン窒化膜１０２をストッパとして、シリコン酸化膜１０３をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去する。
【００２４】
ＣＭＰ終了後、ウェットエッチングにより自然酸化膜を除去し、続いて、図５に示すように、シリコン窒化膜１０２を約１６０℃の熱リン酸によるウェットエッチングにより除去する。これにより、パッド酸化膜１０１上に、活性領域１１に対応する開口１０４が形成される。このとき、半導体基板１００の表面からシリコン酸化膜１０３の表面までの高さは、７０ｎｍ以下とするのが好ましい。
【００２５】
次に、図６に示すように、シリコン窒化膜１０５を全面に約２０〜３５ｎｍ形成後、エッチバックを行うことにより、開口１０４の内側面に窒化膜サイドウォール１０５を形成する。
【００２６】
図７は、図６の状態を上から見た平面図である。図７に示すように、活性領域１１の内周に沿って窒化膜サイドウォール１０５が形成され、その内側が開口１０４となっている。
【００２７】
続いて、図８に示すように、窒化膜サイドウォール１０５に囲まれた開口１０４（図６参照）を含む全面にシリコン酸化膜１０６を約１００ｎｍ形成した後、窒化膜サイドウォール１０５をストッパとしてＣＭＰを行うことにより、開口１０４にシリコン酸化膜１０６を埋め込む。
【００２８】
次に、図９に示すように、ゲート電極１２（図１（ｂ）参照）が形成される領域を露出する開口を有するフォトレジスト（すなわち、ゲート電極１２が形成される領域を開口するようにパターニングされたフォトレジスト）１０７を形成し、シリコン窒化膜１０５をドライエッチングにより選択的に除去する。このとき、シリコン酸化膜１０３及び１０６の表面もエッチングされる。特に、Ａ−Ａ'断面においては、シリコン酸化膜１０６及びシリコン酸化膜１０３の角部はエッチングされやすいため、図示のように角が削れた形状となる。
【００２９】
フォトレジスト１０７を除去した後、シリコン酸化膜１０３とシリコン酸化膜１０６との間に露出しているパッド酸化膜１０１を除去すべく、シリコン酸化膜に対するエッチングを行う。
【００３０】
次に、図１０に示すように、シリコン酸化膜１０６及びシリコン酸化膜１０３をマスクとして、等方性ドライエッチングにより半導体基板１００に深さ約１００ｎｍのゲートトレンチ１０８を形成する。このとき、シリコン酸化膜に対する半導体基板１００のエッチング速度が約１．５倍となるエッチングが好ましい。これにより、シリコン酸化膜１０３及び１０６もエッチングされる。
【００３１】
このようにして、半導体基板１００に、二つのゲートトレンチ１０８と、これらに挟まれた半導体基板の一部であるフィン状部１００ｆが形成される。
【００３２】
次に、図１１に示すように、犠牲酸化を行い、犠牲酸化膜１０９を形成する。
【００３３】
その後、シリコン窒化膜１０５をウェットエッチングにより除去し、続いてシリコン酸化膜のウェットエッチングを行うことにより、シリコン酸化膜１０３の表面、シリコン酸化膜１０６、パッド酸化膜１０１及び犠牲酸化膜１０９を除去する。
【００３４】
続いて、図１２に示すように、ゲート絶縁膜として熱酸化により厚さ約６ｎｍのシリコン酸化膜（ゲート酸化膜）１１０を形成する。ゲート酸化膜１１０は、半導体基板１００のフィン状部１００ｆの側面及び上面を覆うように形成される。
【００３５】
次に、二つのゲートトレンチ１０８内を含む全面に厚さ約１００ｎｍのドープドポリシリコン（ＤＯＰＯＳ）膜１１１を形成し、さらにその上に金属層として、タングステンシリサイド膜、窒化タングステン（ＷＮ）膜及び厚さ約７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ／ＷＳｉ膜１１２及び厚さ約１４０ｎｍのシリコン窒化膜１１３をこの順で形成する。次に、これらＤＯＰＯＳ膜１１１、Ｗ／ＷＮ／ＷＳｉ膜１１２及びシリコン窒化膜１１３の積層膜をパターニングする。これにより、ゲートトレンチ１０８に電極材料の一部が埋め込まれたゲート電極１２が完成する。
【００３６】
次に、ゲート電極１２をマスクとして半導体基板１００に不純物をイオン注入し、ＬＤＤ（Lightly Doped Drain）層を形成した後、ゲート電極１２の側面に厚さ２５〜３０ｎｍのサイドウォール絶縁膜１１４を形成する。
【００３７】
続いて、ゲート電極１２及びサイドウォール絶縁膜１１４をマスクとして半導体基板１００に不純物をイオン注入して、ソース領域１４及びドレイン領域１５を形成する。
【００３８】
その後、図１３に示すように、ソース及びドレイン領域１４，１５上のゲート酸化膜１１０を除去し、コンタクト領域１１５を露出させた後、層間絶縁膜１１６を形成する。次に、層間絶縁膜１１６にコンタクトホール１１７を開口し、コンタクトホール１１７内にコンタクトプラグ１１８を形成する。
【００３９】
その後は図示を省略するが、通常の方法により、メモリセルキャパシタや配線等を形成し、ＤＲＡＭが完成する。
【００４０】
以上説明したように、本実施形態によれば、フィントランジスタにおいて、チャネル領域の幅をゲート長より短くしていることにより、短チャネル効果を抑制できる。また、コンタクト領域（ソース及びドレイン領域）の大きさがチャネル領域の幅に左右されないため、必要な面積を確保でき、オン電流の低下を防止することができる。
【００４１】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４２】
例えば、上記実施形態は、ＤＲＡＭのメモリセルトランジスタに本発明を適用した例を示したが、本発明は、特にメモリに限らず、ロジック系のデバイスに適用することも可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態による半導体装置を説明するための平面図である。
【図２】本発明の実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及びシリコン窒化膜１０２のパターニング）を示す断面図である。
【図３】本発明の実施形態による半導体装置の製造方法の一工程（ＳＴＩ用トレンチ１０ｔの形成）を示す断面図である。
【図４】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３の形成）を示す断面図である。
【図５】本発明の実施形態による半導体装置の製造方法の一工程（開口１０４の形成）を示す断面図である。
【図６】本発明の実施形態による半導体装置の製造方法の一工程（窒化膜サイドウォール１０５の形成）を示す断面図である。
【図７】本発明の実施形態による半導体装置の製造方法における図６の状態を上から見た平面図である。
【図８】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０６の形成）を示す断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５の選択エッチング）を示す断面図である。
【図１０】本発明の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１０８の形成）を示す断面図である。
【図１１】本発明の実施形態による半導体装置の製造方法の一工程（犠牲酸化膜１０９の形成）を示す断面図である。
【図１２】本発明の実施形態による半導体装置の製造方法の一工程（ゲート酸化膜１１０の形成、ゲート電極１２の形成及びソース及びドレイン領域の形成）を示す断面図である。
【図１３】本発明の実施形態による半導体装置の製造方法の一工程（ゲート酸化膜１１０の選択除去及びコンタクトプラグ１１８の形成）を示す断面図である。
【図１４】従来技術における問題点を説明するための平面図である。
【符号の説明】
【００４４】
１０ｔ トレンチ
１１ 活性領域
１２ ゲート電極
１４ ソース領域（コンタクト領域）
１５ ドレイン領域（コンタクト領域）
１６ チャネル領域
１００ 半導体基板
１００ｆ フィン状部
１０１ パッド酸化膜
１０２，１１３ シリコン窒化膜
１０３，１０６ シリコン酸化膜
１０４ 開口
１０５ 窒化膜サイドウォール
１０７ フォトレジスト
１０８ ゲートトレンチ
１０９ 犠牲酸化膜
１１０ ゲート酸化膜
１１１ ＤＯＰＯＳ膜
１１２ Ｗ／ＷＮ／ＷＳｉ膜
１１４ サイドウォール絶縁膜
１１５ コンタクト領域
１１６ 層間絶縁膜
１１７ コンタクトホール
１１８ コンタクトプラグ
２００ａ，２００ｂ 活性領域
２０１ａ，２０１ｂ ゲート領域
２０２ａ，２０２ｂ コンタクト領域
【特許請求の範囲】
【請求項１】
ゲート電極下のチャネル領域の幅がゲート長よりも短いフィントランジスタを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、半導体基板に間隔を開けて形成された二つのゲートトレンチ内及び前記二つのゲートトレンチによって挟まれることによりフィン状に形成された半導体基板の一部の上に連続的に形成され、前記半導体基板の前記一部が前記チャネル領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域の両側にソース領域及びドレイン領域が形成され、前記ソース領域及びドレイン領域の幅が前記チャネル領域の幅より広いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）領域と、
前記ＳＴＩ領域に囲まれた活性領域と、
前記活性領域を横切るように一方向に形成されたゲート電極とを備え、
前記半導体基板は、前記活性領域と前記ゲート電極とが重なる領域において、前記活性領域の半導体基板に前記活性領域の長軸方向と平行に形成された二つのゲートトレンチ及び前記二つのゲートトレンチの間に位置し半導体基板の一部であるフィン状部を有し、
前記ゲート電極は前記二つのゲートトレンチ内に埋め込まれ且つ前記フィン状部上にも形成され、
前記フィン状部がチャネル領域となっているフィントランジスタを備えることを特徴とする半導体装置。
【請求項５】
前記チャネル領域の幅がゲート長よりも短いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
少なくとも前記フィン状部の上面及び側面にゲート絶縁膜が形成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板上に活性領域となる領域を覆いＳＴＩ領域となる領域を露出する開口を有するマスク層を形成する工程と、
前記マスク層を用いて前記ＳＴＩ用のトレンチを形成する工程と、
前記マスク層を除去することなく前記トレンチ及び前記マスク層の前記開口に第１絶縁膜を形成する工程と、
前記マスク層を選択的に除去することにより、前記第１絶縁膜に前記マスク層に対応した第２の開口を形成する工程と、
前記第２の開口の内壁にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜が形成された前記第２の開口に第２絶縁膜を形成する工程と、
ゲート電極が形成される領域の前記サイドウォール絶縁膜を選択的に除去する工程と、
前記第１及び第２絶縁膜をマスクとして前記半導体基板の前記ゲート電極が形成される領域に二つのゲートトレンチを形成するとともに、前記二つのゲートトレンチに挟まれた前記半導体基板の一部でありチャネル領域となるフィン状部を形成する工程と、
少なくとも前記フィン状部の上面及び側面にゲート絶縁膜を形成する工程と、
前記二つのゲートトレンチを埋め込み且つ前記フィン状部の上を覆うゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記チャネル領域の幅がゲート長よりも短いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、ソース領域及びドレイン領域を形成する工程と、前記ソース及びドレイン領域の表面に前記ゲート絶縁膜形成時に同時に形成されたゲート絶縁膜を除去し、前記ソース及びドレイン領域の表面にコンタクト領域を形成する工程をさらに含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクト領域の幅が前記チャネル領域の幅より広いことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
ゲート電極下のチャネル領域の幅がゲート長よりも短いフィントランジスタを備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、半導体基板に間隔を開けて形成された二つのゲートトレンチ内及び前記二つのゲートトレンチによって挟まれることによりフィン状に形成された半導体基板の一部の上に連続的に形成され、前記半導体基板の前記一部が前記チャネル領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域の両側にソース領域及びドレイン領域が形成され、前記ソース領域及びドレイン領域の幅が前記チャネル領域の幅より広いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）領域と、
前記ＳＴＩ領域に囲まれた活性領域と、
前記活性領域を横切るように一方向に形成されたゲート電極とを備え、
前記半導体基板は、前記活性領域と前記ゲート電極とが重なる領域において、前記活性領域の半導体基板に前記活性領域の長軸方向と平行に形成された二つのゲートトレンチ及び前記二つのゲートトレンチの間に位置し半導体基板の一部であるフィン状部を有し、
前記ゲート電極は前記二つのゲートトレンチ内に埋め込まれ且つ前記フィン状部上にも形成され、
前記フィン状部がチャネル領域となっているフィントランジスタを備えることを特徴とする半導体装置。
【請求項５】
前記チャネル領域の幅がゲート長よりも短いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
少なくとも前記フィン状部の上面及び側面にゲート絶縁膜が形成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板上に活性領域となる領域を覆いＳＴＩ領域となる領域を露出する開口を有するマスク層を形成する工程と、
前記マスク層を用いて前記ＳＴＩ用のトレンチを形成する工程と、
前記マスク層を除去することなく前記トレンチ及び前記マスク層の前記開口に第１絶縁膜を形成する工程と、
前記マスク層を選択的に除去することにより、前記第１絶縁膜に前記マスク層に対応した第２の開口を形成する工程と、
前記第２の開口の内壁にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜が形成された前記第２の開口に第２絶縁膜を形成する工程と、
ゲート電極が形成される領域の前記サイドウォール絶縁膜を選択的に除去する工程と、
前記第１及び第２絶縁膜をマスクとして前記半導体基板の前記ゲート電極が形成される領域に二つのゲートトレンチを形成するとともに、前記二つのゲートトレンチに挟まれた前記半導体基板の一部でありチャネル領域となるフィン状部を形成する工程と、
少なくとも前記フィン状部の上面及び側面にゲート絶縁膜を形成する工程と、
前記二つのゲートトレンチを埋め込み且つ前記フィン状部の上を覆うゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記チャネル領域の幅がゲート長よりも短いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、ソース領域及びドレイン領域を形成する工程と、前記ソース及びドレイン領域の表面に前記ゲート絶縁膜形成時に同時に形成されたゲート絶縁膜を除去し、前記ソース及びドレイン領域の表面にコンタクト領域を形成する工程をさらに含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクト領域の幅が前記チャネル領域の幅より広いことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−３４４２７（Ｐ２００８−３４４２７Ａ）
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願番号】特願２００６−２０２９３７（Ｐ２００６−２０２９３７）
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年２月１４日（２００８．２．１４）
【国際特許分類】
【出願日】平成１８年７月２６日（２００６．７．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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