【課題】本発明は、微細化された埋め込みビット線を容易に形成可能であると共に、埋め込みビット線の抵抗値を低くすることで高性能化を実現可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１３の主面１３ａに形成された第１の溝１５と、第１の溝１５の底面１５ａ、及び第１の溝１５の底部１５Ａに位置するピラー２６の側壁面２６ａ，２６ｂに設けられ、側壁面２６ａを露出する第１の開口部１６Ａ、及び側壁面２６ｂを露出する第２の開口部１６Ｂを有した絶縁膜１６と、第１の開口部１６Ａから露出された側壁面２６ａに形成された半導体基板と反対導電型の下部不純物拡散領域１８と、絶縁膜１６を介して、第１の溝１５の底部１５Ａに設けられ、第１及び第２の開口部１６Ａ，１６Ｂを埋め込むと共に、下部不純物拡散領域１８及び側壁面２６ｂと接触し、かつ金属膜よりなる埋め込みビット線２１と、を有する。 （もっと読む）

【課題】微細な配線を高アスペクト比かつ高密度で形成できる、半導体装置の製造方法を提供する。
【解決手段】層間絶縁膜に隣り合う第１配線溝と第２配線溝を形成し、第１配線溝内に第１配線とその上の空間および第２配線溝内に第２配線とその上の空間を設け、等方性エッチングを行って、第１配線溝の幅が拡大されてなる第１マスク溝と第２配線溝の幅が拡大されてなる第２マスク溝を形成し、第１マスク溝及び第２マスク溝にマスク用絶縁材料を充填して、第１マスク溝内の第１マスク絶縁膜と第２マスク溝内の第２マスク絶縁膜を形成し、第１マスク絶縁膜及び第２マスク絶縁膜をマスクとして利用する異方性エッチングを行って、第１配線と第２配線との間を通過し上記層間絶縁膜を貫通するホールを、第１マスク絶縁膜と第２マスク絶縁膜に対して自己整合的に形成し、このホールに導電材料を充填してプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】側壁接合領域を有した半導体装置の製造方法を提供する。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。 （もっと読む）

【課題】垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点（ohmic contact）を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供すること。
【解決手段】基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインとを備えることを特徴とする。 （もっと読む）

【課題】位置及び不純物濃度を精密に制御できるようにする垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法を提供すること。
【解決手段】半導体基板に対するイオン注入を行って半導体基板の下部に不純物イオン接合領域を形成するステップと、そして、半導体基板に対するエッチングによりトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップとを含むことを特徴とする。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】溝内の一部のみを覆うマスクパターンを、フォトレジスト膜を用いて形成する必要のない半導体装置の製造方法を提供する。
【解決手段】半導体基板１に、第１溝７を形成する工程と、第１溝７に第１絶縁膜８を形成する工程と、上面が第１絶縁膜の上端よりも下方になるように第１溝７内に第１導電膜９を充填する工程と、第１溝７の側面にカーボン膜１０を形成する工程と、第１溝７内を第２絶縁膜１１で充填する工程と、第１溝７内の側面の一方を覆うカーボン膜１０を除去し、第１絶縁膜８の一部を露出させる工程と、第２絶縁膜１１と露出された第１絶縁膜８を除去し、半導体基板１の一部を露出する工程と、を有することを特徴とする。 （もっと読む）

【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。 （もっと読む）

【課題】リーク電流が小さく、信頼性に優れたキャパシタを有する半導体装置を提供する。
【解決手段】半導体装置の製造方法は、下部電極上に、アモルファス状態の結晶核を形成した後、熱処理を行うことにより、結晶核を結晶化させる。下部電極上に、結晶核と同じ材料から構成されるアモルファス状態の容量絶縁膜を形成した後、熱処理を行うことにより、アモルファス状態の容量絶縁膜を結晶化させる。容量絶縁膜上に、上部電極を形成することによりキャパシタを得る。 （もっと読む）

【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板１に第１絶縁膜２を形成し、第１領域Ａに第１導電型の第１ウエル層３１を形成し、第１領域Ａ以外の第１絶縁膜２上に第１半導体膜３を形成し、第１ウエル層３１にトランジスタを形成し、第１半導体膜３及び第１領域Ａの第１絶縁膜２の上に、トランジスタのビットコンタクトを兼ねる第２半導体膜７を形成する工程、第２半導体膜７上に、第２領域用Ｂ１のマスク８を積層してから、第１または第２導電型ドーパントを注入して第２ウエル層３２を形成し、次いで、第２領域Ｂ１の少なくとも第２半導体膜７に、ドーパントを注入する工程、第２半導体膜７上に導電膜を積層してから、第１、第２半導体膜３，７及び導電膜を部分的にエッチングして、第１領域Ａにトランジスタのビット配線層を、第２領域Ｂ１，Ｂ２に別の配線層を形成する工程、を具備する。 （もっと読む）

【課題】製造途中における下部電極の倒壊が効果的に防止され、微細化可能であり、歩留まりよく製造できる半導体装置およびその製造方法を提供する。
【解決手段】下部電極１３と、下部電極１３と容量絶縁膜を挟んで対向配置された上部電極１５とを有するキャパシタ素子Ｃａを備える半導体装置の製造方法であって、キャパシタ素子Ｃａを形成する工程が、不純物を含有する酸化シリコンからなる層間絶縁膜１２に埋め込まれて基板１の厚み方向に延びる外壁１３Ｂを有する複数の下部電極１３の外壁１３Ｂと接触して、隣接する２以上の下部電極１３間を繋ぐように、下部電極１３と平面視で重ならない領域の一部に、不純物を含有しない酸化シリコンからなる支持部１４Ｓを形成する工程と、湿式エッチングにより層間絶縁膜１２を除去し、外壁１３Ｂを露出させる工程とを有する半導体装置の製造方法とする。 （もっと読む）

【課題】信号経路に挿入されたフローティングボディ型のトランジスタを用いて高速動作と低消費電力動作が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置において、フローティングボディ型のトランジスタＱ１０は、センスアンプの出力ノードＮＳ（第１の回路ノード）とローカル入出力線ＬＩＯ（第２の回路ノード）との間に挿入されている。トランジスタＱ１０のゲートにカラム選択信号ＹＳ（第１の信号）が供給され、カラム選択信号ＹＳがトランジスタＱ１０を非導通に保つ第１の論理レベルと導通方向に導く第２の論理レベルとの間で変化する。トランジスタＱ１０を利用しない回路状態時に、第２の論理レベルに近い第１及び第２の電圧レベルが出力ノードＮＳ及びローカル入出力線ＬＩＯに供給される。これにより、フローティングボディ型のトランジスタＱ１０のＣＶ特性を適切に制御し、ゲート容量を抑制することができる。 （もっと読む）

【課題】５００℃酸化処理でも導電性を失わず、仕事関数がＴｉＮ以上であって、しかも貴金属よりも安価な配線材料を提供する。
【解決手段】ＮｉＴｉ混合膜であって、Ｔｉ／（Ｎｉ＋Ｔｉ）で表されるＴｉ含有量が６０−８０ａｔ．％なる組成比である配線材料を用い、この配線材料を５００℃以上の高温酸化プロセスによりＮｉとＴｉＯ_２とを含む混合膜に変換する。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

バックゲート上に配置される浮遊ボディセルのアレイと、バックゲートから間隔の開いた浮遊ボディセルのソース領域およびドレイン領域と、を含む浮遊ボディセル構造。浮遊ボディセルは、ピラーの間に伸長するチャネル領域を有する大量の半導電性材料を各々含み、ピラーは、Ｕ形状トレンチなどの間隙によって分離されうる。アレイの浮遊ボディセルは、別のゲートに電気的に結合され、別のゲートは、大量の半導電性材料の側壁上に配置されてもよいし、大量の半導電性材料の間隙内に配置されてもよい。浮遊ボディセルデバイスを形成する方法も開示される。
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【課題】第１の溝を埋め込み特性に優れたＳＯＤ膜で埋め込むことで、ショートの発生を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】第１の溝１７に第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込み、第１のＳＯＤ膜を高温で改質させることで第１の絶縁膜４５を形成し、第１の絶縁膜４５上に位置する部分の第１の溝１７に、第１のＳＯＤ膜と同じ材料よりなる第２のＳＯＤ膜４６を埋め込み、第１のＳＯＤ膜を改質させる温度よりも低い温度で、第２のＳＯＤ膜４６を改質させることで、第２の絶縁膜２７を形成し、その後、ウエットエッチングにより第１の絶縁膜４５を除去する。 （もっと読む）

【課題】埋込みビットラインのビットラインコンタクトの形成方法を提供する。
【解決手段】半導体基板をエッチングして複数のピラー１１５を形成するステップと、ピラーの側壁に第1保護膜１２０を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜１２５を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜１３０及び第2絶縁膜１３５を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜１４０を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含む。 （もっと読む）

【課題】３次元レイアウトトランジスタにおいて、隣接するピラー間のビットラインを１本にして、微細化を図る。
【解決手段】隣接した第１および第２の半導体ピラー間に第１の絶縁膜７を介して形成されたビットライン８と、第１の半導体ピラーの側面および第１のビットライン上に形成され、第１のビットラインと第１の半導体ピラーとを電気的に接続する導電体１０と、を備える半導体装置の製造方法において、導電体１０を接続する第１の半導体ピラーの側面の第１の絶縁膜７を除去するため、第２の半導体ピラー側面に保護膜を残し、ビットライン８上の第１の絶縁膜７を選択的に除去する、あるいは第２の半導体ピラー側面に保護膜を残す際にビットライン８上の第１の絶縁膜７を除去する。 （もっと読む）

【課題】ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に、不純物をドープして形成したメモリセル拡散層７２を含むメモリセル領域７と、周辺回路拡散層８２とゲート電極４を含む周辺回路領域８を備え、メモリセル領域７ではメモリセル拡散層７２に接続されるビット配線１０Ａとして設けられ、周辺回路領域８では周辺回路拡散層８２あるいはゲート電極４２の何れかに接続する第１中間配線層１０Ｂとして設けられる第１配線と、メモリセル領域７ではメモリセル拡散層７２と接続されるキャパシタ用容量パッド２０Ａとして設けられ、周辺回路領域８では、コンタクトプラグの積層構造を介して周辺回路拡散層８２あるいはゲート電極４２の何れか一方に接続する第２中間配線層２０Ｂとして設けられる第２配線２０とを具備する。 （もっと読む）

【課題】ビット線が階層構造を有する半導体装置を改良する。
【解決手段】同時にアクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）に対するセンス動作を２つのセンスアンプＳＡ０，ＳＡ０Ａを用いて時分割で行い、その後、リストア動作を同時に行う。これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。また、センスアンプＳＡ０とセンスアンプＳＡ０Ａの寄生ＣＲモデルが互いに同じとなることから、高いセンス感度を確保することも可能となる。 （もっと読む）