半導体素子の製造方法
【課題】埋込みビットラインのビットラインコンタクトの形成方法を提供する。
【解決手段】半導体基板をエッチングして複数のピラー１１５を形成するステップと、ピラーの側壁に第1保護膜１２０を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜１２５を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜１３０及び第2絶縁膜１３５を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜１４０を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含む。
【解決手段】半導体基板をエッチングして複数のピラー１１５を形成するステップと、ピラーの側壁に第1保護膜１２０を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜１２５を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜１３０及び第2絶縁膜１３５を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜１４０を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に垂直チャンネルトランジスタ（vertical channel transistor）を備えた半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度が増加するに伴い、トランジスタのチャンネル長が次第に減少している。しかし、このようなトランジスタのチャンネル長の減少はDIBL（Drain Induced Barrier Lowering）現象、ホットキャリア効果（hot carrier effect）及びパンチスルー（punch through）のようなショートチャンネル効果（short channel effect）を齎す問題点がある。このような問題点を解決するため、接合領域の深さを減少させる方法、又はトランジスタのチャンネル領域にリセスを形成して相対的にチャンネル長を増加させる方法など多様な方法が提案されている。
しかし、半導体メモリ素子、特にディラム（DRAM）の集積密度がギガビット（giga bit）に迫るに従い、より小さいサイズのトランジスタの製造が求められる。即ち、ギガビット帯のDRAM素子のトランジスタは8F2（F: minimum feature size）以下の素子面積を求めており、ひいては4F2程度の素子面積を求めている。したがって、ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成される現在のプランナー（plannar）トランジスタ構造では、チャンネル長をスケーリング（scaling）するとしても、求められる素子面積を満足させるのが難しい。
【０００３】
このような問題を解決するため、垂直チャンネルトランジスタ構造が提案されており、垂直チャンネルトランジスタの製造方法を簡単に説明する。
先ず、フォト（Photo）工程を介して半導体基板のセル領域を所定深さほどエッチングして上部ピラー（Top pillar）を形成したあと、上部ピラーの側壁を囲むスペーサを形成する。次に、そのスペーサをエッチングマスクとして用い、露出した半導体基板をさらにエッチングしてトレンチを形成したあと、そのトレンチに対し等方性湿式エッチング工程を行うことにより、上部ピラーと一体でなり垂直方向へ延長される下部ピラー（Neck pillar）を形成する。このとき、下部ピラーは上部ピラーより狭い幅を有するように形成される。
次に、下部ピラーの外周側壁にゲート絶縁膜及びゲートバリア膜でなるサラウンディングゲートを形成したあと、サラウンディングゲートに隣接した半導体基板にイオン注入を行ってビットライン不純物領域を形成する。次いで、不純物領域が分離される深さまで半導体基板をエッチングし、不純物領域が分離された埋込みビットラインを形成する。このとき、埋込みビットライン間の短絡を防止するためには、半導体基板を相当深くエッチングしなければならない。
以後、公知の後続工程などを順次行い、従来の技術に係る垂直形トランジスタを有する半導体素子を完成する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、半導体基板をエッチングして埋込みビットラインを分離する方法は、半導体素子の集積度が増加して埋込みビットラインの線幅が小さくなるほど、当該工程を進めるために必要な寸法（dimension）を確保するのに困難がある。
さらに、このような埋込みビットラインのビットラインコンタクトを作るためには工程段階が追加されなければならないので、工程が複雑で難易度が増加するとの問題点がある。
【０００５】
本発明は、ピラーを形成したあと、コンタクトホール領域を予め画成して工程数を減少させ、コンタクトホール領域と周辺の酸化膜等との段差を減少させ、後続工程のステップカバレッジ特性の改良を図る。
【０００６】
本発明は、前記のような従来の問題点を解決するためのものであって、ピラーを形成したあと、コンタクトホール領域を予め画成して工程段階を減少させ、コンタクトホール領域と周辺の酸化膜等との段差を減少させ、後続工程のステップカバレッジ特性を改良する半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子の製造方法は、半導体基板をエッチングして複数のピラーを形成するステップと、ピラーの側壁に第1保護膜を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜及び第2絶縁膜を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含むことを特徴とする。
【０００８】
さらに、第1保護膜及び第2保護膜は酸化膜を含む物質で形成し、ピラーの上側にハードマスクパターンを含み、第1及び第2絶縁膜は窒化膜を含む物質で形成し、バリア膜はチタニウム窒化膜を含む物質で形成する。
【０００９】
ここで、ピラーの一側面のバリア膜の除去は、半導体基板の上部にピラーの上部面より低い高さまで犠牲酸化膜を形成し、犠牲酸化膜及びピラーの表面にポリシリコン層を蒸着する。なお、ピラーの一側面に蒸着されたポリシリコン層を除去して前記バリア膜の上側を露出させた後、露出したバリア膜を除去するステップを含む。
【００１０】
ここで、犠牲酸化膜はSOD酸化膜を含む物質で形成し、ピラーの一側面に蒸着されたポリシリコン層を除去するステップは、ピラーの他側面及び上部に蒸着されたポリシリコン層にイオンを注入するステップと、ピラーの一側面のアンドープドされたポリシリコン層を除去するステップと、を含む。このとき、ポリシリコン層及び犠牲酸化膜を除去するステップをさらに含むことができる。
【００１１】
なお、イオンを注入するステップは2次に亘って進め、半導体基板の表面に対し0°〜30°の傾斜で進めるのが好ましい。
【００１２】
さらに、ピラーの一側面のバリア膜の除去は、ピラーを含む全体上部に犠牲酸化膜を形成し、ピラーが露出するまで平坦化するステップと、犠牲酸化膜及びピラーの上部にピラーの一側面のバリア膜を露出させるマスクパターンを形成するステップと、マスクパターンにより露出したバリア膜を除去するステップと、を含む。ここで、マスクパターンは酸化膜を含む物質で形成し、前記バリア膜を除去するステップ以後、マスクパターン及び犠牲酸化膜を除去するステップをさらに含むことができる。
【００１３】
なお、第2絶縁膜は第2保護膜の表面を窒化させて形成し、2次エッチングの深さは最後に形成されるコンタクトホールCD（Critical Dimension）をエッチングターゲットにする。
【発明の効果】
【００１４】
本発明に係る半導体素子の製造方法は、コンタクトホールの形成時に工程の段階を短縮させ、コンタクトホールの位置及びCD（Critical Dimension）を均一に形成することができる。
さらに、コンタクトホールが形成された領域のシリコン層と周辺の酸化膜との段差を最小化し、後続してメタル層を蒸着するとき、ステップカバレッジ特性を向上させることができる効果を提供する。
【図面の簡単な説明】
【００１５】
【図１ａ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｂ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｃ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｄ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｅ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｆ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｇ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｈ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｉ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｊ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｋ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｌ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ａ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【図２ｂ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【図２ｃ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、図を参照しながら、本発明に係る半導体素子の製造方法の一実施例に対し詳しく説明する。
【００１７】
図1a〜図1lは、本発明に係る半導体素子の製造方法を示した断面図である。
図1aに示す通り、半導体基板100の上部にハードマスク層（図示省略）及び反射防止膜（図示省略）を形成する。ここで、ハードマスク層（図示省略）は非晶質炭素層（amorphous-carbon）、シリコン酸化窒化膜（SiON）、非晶質シリコン層（amorphous-Si）及びこれらの組合せのうち選択された何れか1つを利用して形成する。
次に、反射防止膜（図示省略）の上部に埋込みビットライン（buried bit line）領域を画成する感光膜パターン（図示省略）を形成する。このとき、感光膜パターン（図示省略）はライン（line）形態に形成するのが好ましい。
次に、感光膜パターン（図示省略）をマスクとして反射防止膜（図示省略）及びハードマスク層（図示省略）をエッチングする。なお、感光膜パターン（図示省略）及びエッチングされた反射防止膜（図示省略）を除去して埋込みビットライン領域を画成するハードマスクパターン105を形成する。
次に、ハードマスクパターン105をマスクとして半導体基板100をエッチングし複数のピラー115を形成する。ピラー115は、半導体基板100の一部がエッチングされ垂直方向に形成される。
以後、酸化工程を進めて露出した半導体基板100の表面に第1酸化膜120を形成する。このような工程は、シリコン材質である半導体基板100を保護するため進める。このとき、第1酸化膜120の一部は、半導体基板100の表面の内側に形成される。例えば、100Åの第1酸化膜120が形成されると、50Å程度の酸化膜は半導体基板100の表面に蒸着され、50Å程度の酸化膜は半導体基板100の内側に形成される。
【００１８】
次に、図1bに示す通り、エッチバック（Etch-Back）を進めて半導体基板100の底部に形成された第1酸化膜120を除去する。前記エッチバック工程時、ハードマスクパターン105がマスクの役割をして半導体基板100の表面に蒸着された第1酸化膜120がエッチングされる。即ち、ピラー115の側壁に残留する第1酸化膜120の厚さは、以前の工程で形成された第1酸化膜120の厚さより減少する。
【００１９】
図1cに示す通り、ハードマスクパターン105及びピラー115をマスクとして半導体基板100をさらにエッチングする。このとき、半導体基板100のエッチング深さ「D1」は、後続工程で形成されるコンタクトホールのCD（Critical Dimension）をエッチングターゲットにするのが好ましい。このように、予めコンタクトホールのCDを画成することにより工程変化率（variation）を減少させ、コンタクトホールのCD均一度を向上させることができる。
なお、ハードマスクパターン105及びピラー115の側壁にライナー窒化膜125を形成する。このとき、ライナー窒化膜125は、ハードマスクパターン105及びピラー115を含む半導体基板100の全体表面に窒化膜を形成したあと、エッチバックを進めて形成するのが好ましい。ここで、ライナー窒化膜125は、露出したコンタクトホール領域を保護するため形成する。
【００２０】
図1dに示す通り、ハードマスクパターン105及びライナー窒化膜125をマスクとして半導体基板100をさらにエッチングする。酸化工程を進めてさらにエッチングされた半導体基板100の表面に第2酸化膜130を形成する。ここで、図1aに示した第1酸化膜120と同様に、第2酸化膜130は半導体基板100の内側に一部蒸着され、半導体基板100の表面に一部蒸着される。
【００２１】
図1eに示す通り、プラズマ窒化工程を進めて先に形成された第2酸化膜130の表面を窒化膜135に変形させる。このような工程は、後続して進められる犠牲酸化膜ディップアウト（Dip-Out）工程時、犠牲酸化膜の除去と同時に第2酸化膜130が除去されるのを防止するためである。このとき、第2酸化膜130の表面に窒化工程を進めず、窒化膜135を蒸着することもできる。
次に、窒化膜が蒸着されたハードマスクパターン105及びピラー115の側壁にバリア膜140を形成する。ここで、バリア膜140は、窒化膜135とエッチング選択比の差を有する物質で形成するのが好ましく、より好ましくは、チタニウム窒化膜TiNで形成する。なお、バリア膜140はハードマスクパターン105及びピラー115を含む全体表面にチタニウム窒化膜を蒸着したあと、エッチバックを進めて形成する。
【００２２】
図1fに示す通り、バリア膜140が形成された半導体基板100の全体上部に犠牲酸化膜145を形成する。ここで、犠牲酸化膜145は、SOD（Spin On Dielectric）酸化膜を含む物質で形成するのが好ましい。
ハードマスクパターン105が露出するまでCMP工程を進めたあと、膜質の緻密化のためアニーリング（Annealing）工程とキュアリング（Curing）工程を進める。
犠牲酸化膜145をリセスさせ、ハードマスクパターン105が犠牲酸化膜145の上部に突出されるようにする。ここで、犠牲酸化膜145をリセスさせる工程は湿式（Wet）、乾式（Dry）又はエッチバック（Etch Back）で進めることができる。
【００２３】
図1gに示す通り、犠牲酸化膜145のリセスにより露出したバリア膜140を除去する。即ち、ハードマスクパターン105の側壁に形成されたバリア膜140が除去され、ライナー窒化膜125が露出する。次に、ハードマスクパターン105及び犠牲酸化膜145の表面にポリシリコン層150を蒸着する。
【００２４】
次に、図1hに示す通り、ポリシリコン層150の一部にBF2イオンを注入する。このとき、イオンの注入は2次に亘って進められ、半導体基板100の表面に対し0〜30°の角度の傾斜で進められる。ここで、イオンの注入はハードマスクパターン105の上部、犠牲酸化膜145の上部のポリシリコン層150a、及びハードマスクパターン105の他側面のポリシリコン層150aにイオンが注入されるようにする。ここで、前記イオンの注入は、一方向へのみ進めるのが好ましい。このように、一方向へのみイオンを注入すると、ハードマスクパターン105の一側面に形成されたポリシリコン層150にはイオンが注入されない。
【００２５】
図1iに示す通り、クリーニング工程を進めてイオンが注入されていないポリシリコン層150を除去する。このとき、イオンが注入されていないポリシリコン層150が除去され、ハードマスクパターン105の一側面及びピラー115の一側面に形成されたバリア膜140の上部が露出する。
【００２６】
図1jに示す通り、露出したバリア膜140を除去する。このとき、ピラー115の一側面に形成されたバリア膜140が全て除去されるようにするのが好ましい。
【００２７】
次に、図1kに示す通り、イオンが注入されたポリシリコン層150a及び犠牲酸化膜145を除去する。したがって、ピラー115の一側面にはライナー窒化膜125が露出し、ピラー115の他側面にはバリア膜140が露出する。
【００２８】
図1lに示す通り、ピラー115の他側面に残留するバリア膜140により露出した窒化膜135を除去する。次に、ピラー115の一側面に露出したライナー窒化膜125を除去し、第1酸化膜120及び第2酸化膜130等との間のピラー115を露出させる。なお、ピラー115の他側面に残留するバリア膜140を除去する。ここで、露出するピラー115がコンタクトホール155になる。
【００２９】
一方、前述の図1g〜図1iの工程の代わりに、次のような方法で進めることもできる。
図2a〜図2cを参照しながら、図1f以後の後続工程を説明する。先ず、図2aに示す通り、犠牲酸化膜145及びピラー115の上部に酸化膜（図示省略）及び感光膜パターン（図示省略）を形成する。次に、感光膜パターン（図示省略）で酸化膜（図示省略）をエッチングしてマスクパターン147を形成する。ここで、マスクパターン147は、ピラー115の一側面に形成されたバリア膜140が露出するように形成する。以後、感光膜パターン（図示省略）を除去する。
図2bに示す通り、マスクパターン147により露出したピラー115の一側面のバリア膜140を除去し、ライナー窒化膜125及び窒化膜135を露出させる。
図2cに示す通り、湿式エッチングを利用してマスクパターン147及び犠牲酸化膜145を除去する。以後、図1k及び図1lで説明した方法と同様に進めてコンタクトホールを形成する。
【００３０】
前述の通り、本発明は、コンタクトホールの形成時に工程段階を短縮させ、コンタクトホールの位置及びCD（Critical Dimension）を均一に形成することができる。さらに、コンタクトホールが形成された領域のシリコン層と周辺の酸化膜との段差を最小化し、後続してメタル層を蒸着するとき、ステップカバレッジ特性を向上させることができる効果を提供する。
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に垂直チャンネルトランジスタ（vertical channel transistor）を備えた半導体素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度が増加するに伴い、トランジスタのチャンネル長が次第に減少している。しかし、このようなトランジスタのチャンネル長の減少はDIBL（Drain Induced Barrier Lowering）現象、ホットキャリア効果（hot carrier effect）及びパンチスルー（punch through）のようなショートチャンネル効果（short channel effect）を齎す問題点がある。このような問題点を解決するため、接合領域の深さを減少させる方法、又はトランジスタのチャンネル領域にリセスを形成して相対的にチャンネル長を増加させる方法など多様な方法が提案されている。
しかし、半導体メモリ素子、特にディラム（DRAM）の集積密度がギガビット（giga bit）に迫るに従い、より小さいサイズのトランジスタの製造が求められる。即ち、ギガビット帯のDRAM素子のトランジスタは8F2（F: minimum feature size）以下の素子面積を求めており、ひいては4F2程度の素子面積を求めている。したがって、ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成される現在のプランナー（plannar）トランジスタ構造では、チャンネル長をスケーリング（scaling）するとしても、求められる素子面積を満足させるのが難しい。
【０００３】
このような問題を解決するため、垂直チャンネルトランジスタ構造が提案されており、垂直チャンネルトランジスタの製造方法を簡単に説明する。
先ず、フォト（Photo）工程を介して半導体基板のセル領域を所定深さほどエッチングして上部ピラー（Top pillar）を形成したあと、上部ピラーの側壁を囲むスペーサを形成する。次に、そのスペーサをエッチングマスクとして用い、露出した半導体基板をさらにエッチングしてトレンチを形成したあと、そのトレンチに対し等方性湿式エッチング工程を行うことにより、上部ピラーと一体でなり垂直方向へ延長される下部ピラー（Neck pillar）を形成する。このとき、下部ピラーは上部ピラーより狭い幅を有するように形成される。
次に、下部ピラーの外周側壁にゲート絶縁膜及びゲートバリア膜でなるサラウンディングゲートを形成したあと、サラウンディングゲートに隣接した半導体基板にイオン注入を行ってビットライン不純物領域を形成する。次いで、不純物領域が分離される深さまで半導体基板をエッチングし、不純物領域が分離された埋込みビットラインを形成する。このとき、埋込みビットライン間の短絡を防止するためには、半導体基板を相当深くエッチングしなければならない。
以後、公知の後続工程などを順次行い、従来の技術に係る垂直形トランジスタを有する半導体素子を完成する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、半導体基板をエッチングして埋込みビットラインを分離する方法は、半導体素子の集積度が増加して埋込みビットラインの線幅が小さくなるほど、当該工程を進めるために必要な寸法（dimension）を確保するのに困難がある。
さらに、このような埋込みビットラインのビットラインコンタクトを作るためには工程段階が追加されなければならないので、工程が複雑で難易度が増加するとの問題点がある。
【０００５】
本発明は、ピラーを形成したあと、コンタクトホール領域を予め画成して工程数を減少させ、コンタクトホール領域と周辺の酸化膜等との段差を減少させ、後続工程のステップカバレッジ特性の改良を図る。
【０００６】
本発明は、前記のような従来の問題点を解決するためのものであって、ピラーを形成したあと、コンタクトホール領域を予め画成して工程段階を減少させ、コンタクトホール領域と周辺の酸化膜等との段差を減少させ、後続工程のステップカバレッジ特性を改良する半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子の製造方法は、半導体基板をエッチングして複数のピラーを形成するステップと、ピラーの側壁に第1保護膜を蒸着するステップと、第1保護膜が蒸着されたピラーをマスクとして半導体基板を1次エッチングするステップと、1次エッチングされた半導体基板及びピラーの側壁に第1絶縁膜を形成するステップと、第1絶縁膜が形成されたピラーをマスクとして半導体基板を2次エッチングするステップと、2次エッチングされた半導体基板の表面に第2保護膜及び第2絶縁膜を形成するステップと、第2絶縁膜を含むピラーの側壁にバリア膜を蒸着するステップと、ピラーの一側面のバリア膜、第1及び第2絶縁膜を除去し、第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、を含むことを特徴とする。
【０００８】
さらに、第1保護膜及び第2保護膜は酸化膜を含む物質で形成し、ピラーの上側にハードマスクパターンを含み、第1及び第2絶縁膜は窒化膜を含む物質で形成し、バリア膜はチタニウム窒化膜を含む物質で形成する。
【０００９】
ここで、ピラーの一側面のバリア膜の除去は、半導体基板の上部にピラーの上部面より低い高さまで犠牲酸化膜を形成し、犠牲酸化膜及びピラーの表面にポリシリコン層を蒸着する。なお、ピラーの一側面に蒸着されたポリシリコン層を除去して前記バリア膜の上側を露出させた後、露出したバリア膜を除去するステップを含む。
【００１０】
ここで、犠牲酸化膜はSOD酸化膜を含む物質で形成し、ピラーの一側面に蒸着されたポリシリコン層を除去するステップは、ピラーの他側面及び上部に蒸着されたポリシリコン層にイオンを注入するステップと、ピラーの一側面のアンドープドされたポリシリコン層を除去するステップと、を含む。このとき、ポリシリコン層及び犠牲酸化膜を除去するステップをさらに含むことができる。
【００１１】
なお、イオンを注入するステップは2次に亘って進め、半導体基板の表面に対し0°〜30°の傾斜で進めるのが好ましい。
【００１２】
さらに、ピラーの一側面のバリア膜の除去は、ピラーを含む全体上部に犠牲酸化膜を形成し、ピラーが露出するまで平坦化するステップと、犠牲酸化膜及びピラーの上部にピラーの一側面のバリア膜を露出させるマスクパターンを形成するステップと、マスクパターンにより露出したバリア膜を除去するステップと、を含む。ここで、マスクパターンは酸化膜を含む物質で形成し、前記バリア膜を除去するステップ以後、マスクパターン及び犠牲酸化膜を除去するステップをさらに含むことができる。
【００１３】
なお、第2絶縁膜は第2保護膜の表面を窒化させて形成し、2次エッチングの深さは最後に形成されるコンタクトホールCD（Critical Dimension）をエッチングターゲットにする。
【発明の効果】
【００１４】
本発明に係る半導体素子の製造方法は、コンタクトホールの形成時に工程の段階を短縮させ、コンタクトホールの位置及びCD（Critical Dimension）を均一に形成することができる。
さらに、コンタクトホールが形成された領域のシリコン層と周辺の酸化膜との段差を最小化し、後続してメタル層を蒸着するとき、ステップカバレッジ特性を向上させることができる効果を提供する。
【図面の簡単な説明】
【００１５】
【図１ａ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｂ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｃ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｄ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｅ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｆ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｇ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｈ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｉ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｊ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｋ】本発明に係る半導体素子の製造方法を示した断面図である。
【図１ｌ】本発明に係る半導体素子の製造方法を示した断面図である。
【図２ａ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【図２ｂ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【図２ｃ】本発明の他の実施例に係る半導体素子の製造方法を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、図を参照しながら、本発明に係る半導体素子の製造方法の一実施例に対し詳しく説明する。
【００１７】
図1a〜図1lは、本発明に係る半導体素子の製造方法を示した断面図である。
図1aに示す通り、半導体基板100の上部にハードマスク層（図示省略）及び反射防止膜（図示省略）を形成する。ここで、ハードマスク層（図示省略）は非晶質炭素層（amorphous-carbon）、シリコン酸化窒化膜（SiON）、非晶質シリコン層（amorphous-Si）及びこれらの組合せのうち選択された何れか1つを利用して形成する。
次に、反射防止膜（図示省略）の上部に埋込みビットライン（buried bit line）領域を画成する感光膜パターン（図示省略）を形成する。このとき、感光膜パターン（図示省略）はライン（line）形態に形成するのが好ましい。
次に、感光膜パターン（図示省略）をマスクとして反射防止膜（図示省略）及びハードマスク層（図示省略）をエッチングする。なお、感光膜パターン（図示省略）及びエッチングされた反射防止膜（図示省略）を除去して埋込みビットライン領域を画成するハードマスクパターン105を形成する。
次に、ハードマスクパターン105をマスクとして半導体基板100をエッチングし複数のピラー115を形成する。ピラー115は、半導体基板100の一部がエッチングされ垂直方向に形成される。
以後、酸化工程を進めて露出した半導体基板100の表面に第1酸化膜120を形成する。このような工程は、シリコン材質である半導体基板100を保護するため進める。このとき、第1酸化膜120の一部は、半導体基板100の表面の内側に形成される。例えば、100Åの第1酸化膜120が形成されると、50Å程度の酸化膜は半導体基板100の表面に蒸着され、50Å程度の酸化膜は半導体基板100の内側に形成される。
【００１８】
次に、図1bに示す通り、エッチバック（Etch-Back）を進めて半導体基板100の底部に形成された第1酸化膜120を除去する。前記エッチバック工程時、ハードマスクパターン105がマスクの役割をして半導体基板100の表面に蒸着された第1酸化膜120がエッチングされる。即ち、ピラー115の側壁に残留する第1酸化膜120の厚さは、以前の工程で形成された第1酸化膜120の厚さより減少する。
【００１９】
図1cに示す通り、ハードマスクパターン105及びピラー115をマスクとして半導体基板100をさらにエッチングする。このとき、半導体基板100のエッチング深さ「D1」は、後続工程で形成されるコンタクトホールのCD（Critical Dimension）をエッチングターゲットにするのが好ましい。このように、予めコンタクトホールのCDを画成することにより工程変化率（variation）を減少させ、コンタクトホールのCD均一度を向上させることができる。
なお、ハードマスクパターン105及びピラー115の側壁にライナー窒化膜125を形成する。このとき、ライナー窒化膜125は、ハードマスクパターン105及びピラー115を含む半導体基板100の全体表面に窒化膜を形成したあと、エッチバックを進めて形成するのが好ましい。ここで、ライナー窒化膜125は、露出したコンタクトホール領域を保護するため形成する。
【００２０】
図1dに示す通り、ハードマスクパターン105及びライナー窒化膜125をマスクとして半導体基板100をさらにエッチングする。酸化工程を進めてさらにエッチングされた半導体基板100の表面に第2酸化膜130を形成する。ここで、図1aに示した第1酸化膜120と同様に、第2酸化膜130は半導体基板100の内側に一部蒸着され、半導体基板100の表面に一部蒸着される。
【００２１】
図1eに示す通り、プラズマ窒化工程を進めて先に形成された第2酸化膜130の表面を窒化膜135に変形させる。このような工程は、後続して進められる犠牲酸化膜ディップアウト（Dip-Out）工程時、犠牲酸化膜の除去と同時に第2酸化膜130が除去されるのを防止するためである。このとき、第2酸化膜130の表面に窒化工程を進めず、窒化膜135を蒸着することもできる。
次に、窒化膜が蒸着されたハードマスクパターン105及びピラー115の側壁にバリア膜140を形成する。ここで、バリア膜140は、窒化膜135とエッチング選択比の差を有する物質で形成するのが好ましく、より好ましくは、チタニウム窒化膜TiNで形成する。なお、バリア膜140はハードマスクパターン105及びピラー115を含む全体表面にチタニウム窒化膜を蒸着したあと、エッチバックを進めて形成する。
【００２２】
図1fに示す通り、バリア膜140が形成された半導体基板100の全体上部に犠牲酸化膜145を形成する。ここで、犠牲酸化膜145は、SOD（Spin On Dielectric）酸化膜を含む物質で形成するのが好ましい。
ハードマスクパターン105が露出するまでCMP工程を進めたあと、膜質の緻密化のためアニーリング（Annealing）工程とキュアリング（Curing）工程を進める。
犠牲酸化膜145をリセスさせ、ハードマスクパターン105が犠牲酸化膜145の上部に突出されるようにする。ここで、犠牲酸化膜145をリセスさせる工程は湿式（Wet）、乾式（Dry）又はエッチバック（Etch Back）で進めることができる。
【００２３】
図1gに示す通り、犠牲酸化膜145のリセスにより露出したバリア膜140を除去する。即ち、ハードマスクパターン105の側壁に形成されたバリア膜140が除去され、ライナー窒化膜125が露出する。次に、ハードマスクパターン105及び犠牲酸化膜145の表面にポリシリコン層150を蒸着する。
【００２４】
次に、図1hに示す通り、ポリシリコン層150の一部にBF2イオンを注入する。このとき、イオンの注入は2次に亘って進められ、半導体基板100の表面に対し0〜30°の角度の傾斜で進められる。ここで、イオンの注入はハードマスクパターン105の上部、犠牲酸化膜145の上部のポリシリコン層150a、及びハードマスクパターン105の他側面のポリシリコン層150aにイオンが注入されるようにする。ここで、前記イオンの注入は、一方向へのみ進めるのが好ましい。このように、一方向へのみイオンを注入すると、ハードマスクパターン105の一側面に形成されたポリシリコン層150にはイオンが注入されない。
【００２５】
図1iに示す通り、クリーニング工程を進めてイオンが注入されていないポリシリコン層150を除去する。このとき、イオンが注入されていないポリシリコン層150が除去され、ハードマスクパターン105の一側面及びピラー115の一側面に形成されたバリア膜140の上部が露出する。
【００２６】
図1jに示す通り、露出したバリア膜140を除去する。このとき、ピラー115の一側面に形成されたバリア膜140が全て除去されるようにするのが好ましい。
【００２７】
次に、図1kに示す通り、イオンが注入されたポリシリコン層150a及び犠牲酸化膜145を除去する。したがって、ピラー115の一側面にはライナー窒化膜125が露出し、ピラー115の他側面にはバリア膜140が露出する。
【００２８】
図1lに示す通り、ピラー115の他側面に残留するバリア膜140により露出した窒化膜135を除去する。次に、ピラー115の一側面に露出したライナー窒化膜125を除去し、第1酸化膜120及び第2酸化膜130等との間のピラー115を露出させる。なお、ピラー115の他側面に残留するバリア膜140を除去する。ここで、露出するピラー115がコンタクトホール155になる。
【００２９】
一方、前述の図1g〜図1iの工程の代わりに、次のような方法で進めることもできる。
図2a〜図2cを参照しながら、図1f以後の後続工程を説明する。先ず、図2aに示す通り、犠牲酸化膜145及びピラー115の上部に酸化膜（図示省略）及び感光膜パターン（図示省略）を形成する。次に、感光膜パターン（図示省略）で酸化膜（図示省略）をエッチングしてマスクパターン147を形成する。ここで、マスクパターン147は、ピラー115の一側面に形成されたバリア膜140が露出するように形成する。以後、感光膜パターン（図示省略）を除去する。
図2bに示す通り、マスクパターン147により露出したピラー115の一側面のバリア膜140を除去し、ライナー窒化膜125及び窒化膜135を露出させる。
図2cに示す通り、湿式エッチングを利用してマスクパターン147及び犠牲酸化膜145を除去する。以後、図1k及び図1lで説明した方法と同様に進めてコンタクトホールを形成する。
【００３０】
前述の通り、本発明は、コンタクトホールの形成時に工程段階を短縮させ、コンタクトホールの位置及びCD（Critical Dimension）を均一に形成することができる。さらに、コンタクトホールが形成された領域のシリコン層と周辺の酸化膜との段差を最小化し、後続してメタル層を蒸着するとき、ステップカバレッジ特性を向上させることができる効果を提供する。
【特許請求の範囲】
【請求項１】
半導体基板をエッチングして複数のピラーを形成するステップと、
前記ピラーの側壁に第1保護膜を蒸着するステップと、
前記第1保護膜が蒸着されたピラーをマスクとして前記半導体基板を1次エッチングするステップと、
前記1次エッチングされた半導体基板及び前記ピラーの側壁に第1絶縁膜を形成するステップと、
前記第1絶縁膜が形成された前記ピラーをマスクとして前記半導体基板を2次エッチングするステップと、
前記2次エッチングされた半導体基板の表面に第2保護膜及び第2絶縁膜を形成するステップと、
前記第2絶縁膜を含む前記ピラーの側壁にバリア膜を蒸着するステップと、
前記ピラーの一側面の前記バリア膜、第1及び第2絶縁膜を除去して前記第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第1保護膜及び第2保護膜は、酸化膜を含む物質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記ピラーの上側にハードマスクパターンを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項４】
前記第1及び第2絶縁膜は、窒化膜を含む物質であることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項５】
前記バリア膜は、チタニウム窒化膜を含む物質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項６】
前記ピラーの一側面のバリア膜の除去は、
前記半導体基板の上部に前記ピラーの上部面より低い高さまで犠牲酸化膜を形成するステップと、
前記犠牲酸化膜及びピラーの表面にポリシリコン層を蒸着するステップと、
前記ピラーの一側面に蒸着されたポリシリコン層を除去して前記バリア膜の上側を露出させるステップと、
前記露出したバリア膜を除去するステップと、
を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項７】
前記犠牲酸化膜は、SOD酸化膜を含む物質で形成することを特徴とする請求項6に記載の半導体素子の製造方法。
【請求項８】
前記ピラーの一側面に蒸着されたポリシリコン層を除去するステップは、
前記ピラーの他側面及び上部に蒸着されたポリシリコン層にイオンを注入するステップと、
前記ピラーの一側面のアンドープドされたポリシリコン層を除去するステップと、
を含むことを特徴とする請求項6に記載の半導体素子の製造方法。
【請求項９】
前記イオンを注入するステップは、2次に亘って進めることを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項１０】
前記イオンを注入するステップは、イオン注入の角度が、前記半導体基板の表面を基準に0°〜30°の傾斜を有することを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項１１】
前記露出したバリア膜を除去するステップ以後、前記ポリシリコン層及び前記犠牲酸化膜を除去するステップをさらに含むことを特徴とする、請求項6に記載の半導体素子の製造方法。
【請求項１２】
前記ピラーの一側面のバリア膜の除去は、
前記ピラーを含む全体上部に犠牲酸化膜を形成し、前記ピラーが露出するまで平坦化するステップと、
前記犠牲酸化膜及びピラーの上部に、前記ピラーの一側面の前記バリア膜を露出させるマスクパターンを形成するステップと、
前記マスクパターンにより露出した前記バリア膜を除去するステップと、
を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１３】
前記マスクパターンは、酸化膜を含む物質で形成することを特徴とする請求項12に記載の半導体素子の製造方法。
【請求項１４】
前記バリア膜を除去するステップ以後、前記マスクパターン及び前記犠牲酸化膜を除去するステップをさらに含むことを特徴とする、請求項12に記載の半導体素子の製造方法。
【請求項１５】
前記第2絶縁膜は、前記第2保護膜の表面を窒化させて形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１６】
前記1次エッチングの深さは、最終に形成されるコンタクトホールCD（Critical Dimension）をエッチングターゲットにすることを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項１】
半導体基板をエッチングして複数のピラーを形成するステップと、
前記ピラーの側壁に第1保護膜を蒸着するステップと、
前記第1保護膜が蒸着されたピラーをマスクとして前記半導体基板を1次エッチングするステップと、
前記1次エッチングされた半導体基板及び前記ピラーの側壁に第1絶縁膜を形成するステップと、
前記第1絶縁膜が形成された前記ピラーをマスクとして前記半導体基板を2次エッチングするステップと、
前記2次エッチングされた半導体基板の表面に第2保護膜及び第2絶縁膜を形成するステップと、
前記第2絶縁膜を含む前記ピラーの側壁にバリア膜を蒸着するステップと、
前記ピラーの一側面の前記バリア膜、第1及び第2絶縁膜を除去して前記第1保護膜及び第2保護膜により画成されるコンタクトホールを形成するステップと、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第1保護膜及び第2保護膜は、酸化膜を含む物質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項３】
前記ピラーの上側にハードマスクパターンを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項４】
前記第1及び第2絶縁膜は、窒化膜を含む物質であることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項５】
前記バリア膜は、チタニウム窒化膜を含む物質で形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項６】
前記ピラーの一側面のバリア膜の除去は、
前記半導体基板の上部に前記ピラーの上部面より低い高さまで犠牲酸化膜を形成するステップと、
前記犠牲酸化膜及びピラーの表面にポリシリコン層を蒸着するステップと、
前記ピラーの一側面に蒸着されたポリシリコン層を除去して前記バリア膜の上側を露出させるステップと、
前記露出したバリア膜を除去するステップと、
を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項７】
前記犠牲酸化膜は、SOD酸化膜を含む物質で形成することを特徴とする請求項6に記載の半導体素子の製造方法。
【請求項８】
前記ピラーの一側面に蒸着されたポリシリコン層を除去するステップは、
前記ピラーの他側面及び上部に蒸着されたポリシリコン層にイオンを注入するステップと、
前記ピラーの一側面のアンドープドされたポリシリコン層を除去するステップと、
を含むことを特徴とする請求項6に記載の半導体素子の製造方法。
【請求項９】
前記イオンを注入するステップは、2次に亘って進めることを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項１０】
前記イオンを注入するステップは、イオン注入の角度が、前記半導体基板の表面を基準に0°〜30°の傾斜を有することを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項１１】
前記露出したバリア膜を除去するステップ以後、前記ポリシリコン層及び前記犠牲酸化膜を除去するステップをさらに含むことを特徴とする、請求項6に記載の半導体素子の製造方法。
【請求項１２】
前記ピラーの一側面のバリア膜の除去は、
前記ピラーを含む全体上部に犠牲酸化膜を形成し、前記ピラーが露出するまで平坦化するステップと、
前記犠牲酸化膜及びピラーの上部に、前記ピラーの一側面の前記バリア膜を露出させるマスクパターンを形成するステップと、
前記マスクパターンにより露出した前記バリア膜を除去するステップと、
を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１３】
前記マスクパターンは、酸化膜を含む物質で形成することを特徴とする請求項12に記載の半導体素子の製造方法。
【請求項１４】
前記バリア膜を除去するステップ以後、前記マスクパターン及び前記犠牲酸化膜を除去するステップをさらに含むことを特徴とする、請求項12に記載の半導体素子の製造方法。
【請求項１５】
前記第2絶縁膜は、前記第2保護膜の表面を窒化させて形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項１６】
前記1次エッチングの深さは、最終に形成されるコンタクトホールCD（Critical Dimension）をエッチングターゲットにすることを特徴とする、請求項1に記載の半導体素子の製造方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｌ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図１ｋ】
【図１ｌ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【公開番号】特開２０１１−１５９９４６（Ｐ２０１１−１５９９４６Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１５９２８０（Ｐ２０１０−１５９２８０）
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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