垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子及びその製造方法
【課題】垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点（ohmic contact）を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供すること。
【解決手段】基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインとを備えることを特徴とする。
【解決手段】基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインとを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、モバイル機器の普及が拡大され、デジタル家電製品が次第に小型化するにつれて、モバイル機器やデジタル家電製品を構成する半導体素子の集積度も急激に増加している。特に、ＤＲＡＭ素子やフラッシュメモリ素子の場合、限定された空間内にさらに多量の情報を格納するために様々な試みがなされている。一般に、ＤＲＡＭ素子は、トランジスタとキャパシタとで構成されるが、トランジスタは、シリコン基板に形成され、その上にキャパシタが配置される積層型構造を有する。
【０００３】
トランジスタとキャパシタとの電気的接続のために、下部のトランジスタのソース領域と上部のキャパシタの下部電極との間にはストレージノードコンタクトが配置される。また、トランジスタのドレイン領域は、ビットラインコンタクトを介してビットラインと電気的に接続される。このように、平面（planar）構造のトランジスタと、その上にキャパシタを配置させる構造において、トランジスタとキャパシタとの間にはワードライン、ビットラインのような信号伝送のための膜が配置されるが、この膜が占める空間のため、キャパシタの容量を増大させるのに限界をみせている状況である。さらに、平面構造のトランジスタは、ゲート幅が４０ｎｍ以下に狭くなると、より多くの電力が消費され、ソース領域とドレイン領域との間での漏れ電流であるボディー電流（body current）の量が急激に増加するという問題がある。したがって、最近には垂直型トランジスタに対する研究が活発になされている。
【０００４】
図１は、垂直型トランジスタの基本概念を説明するために示した図である。同図に示すように、垂直型トランジスタ１００は、シリコン基板１１０の下部一側面にドレイン領域１１２が配置され、シリコン基板１１０の上部一側面にソース領域１１４が配置される構造を有する。ドレイン領域１１２とソース領域１１４との間にはチャネル領域１１６が形成され、チャネル領域１１６の上のシリコン基板１１０の側面上にはゲート絶縁膜１１８及びゲート電極１２０が順次配置される。このような垂直型トランジスタ１００をＤＲＡＭ素子に適用させる場合、ドレイン領域１１２にはビットライン（bit line）が接続され、ソース領域１１４にはストレージノード（storage node）が接続される。このとき、ビットラインは、シリコン基板１１０の下部側面に埋め込まれた形で配置されるので、上部のストレージノードが形成される空間を減少させず、これにより、高い集積度にもかかわらず、データ格納能力を向上させることができるようになる。
【０００５】
ところが、このような垂直型トランジスタを形成するためには、シリコン基板１１０の下部一側面にドレイン領域１１２を形成しなければならないが、この過程が容易ではないという問題がある。例えば、ドレイン領域１１２を形成する前に、ドレイン領域１１２が形成されるシリコン基板１１０の下部一側面上に高濃度でドーピングされた導電膜を形成し、この導電膜内にドーピングされているドーパントをシリコン基板１１０に拡散させることにより、ドレイン領域１１２を形成することができる。しかし、この場合、ドレイン領域１１２の大きさやドーパント濃度を適宜調整することは容易でなく、その工程も非常に複雑になり、量産性低下のような限界がある。
【０００６】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１から特許文献５が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開第２００４／００９４７８６ Ａ１号公報
【特許文献２】米国特許公開第２００７／００４０２００ Ａ１号公報
【特許文献３】米国特許公開第２００７／０１９０７２５ Ａ１号公報
【特許文献４】米国特許公開第２００７／０２９５９９５ Ａ１号公報
【特許文献５】米国特許公開第２０１０／０２３７４２３ Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点（ohmic contact）を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
そこで、上記の目的を達成するための本発明に係る半導体メモリ素子が、基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、を備えることを特徴とする。
【００１０】
また、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法が、基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、トレンチが形成された基板上に第１のライナー膜を形成するステップと、トレンチの下部の第１のライナー膜上に金属膜を形成するステップと、金属膜上の第１のライナー膜を選択的に除去してアクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、そして、金属膜上にアクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、を含むことを特徴とする。
【００１１】
一例として、前記金属膜を形成するステップが、トレンチが埋められるように第１のライナー膜上に金属膜を形成するステップと、金属膜に対する第１のエッチングを行って第１の厚さの金属膜を形成するステップと、第１の厚さの金属膜上で露出する第１のライナー膜を所定厚さ除去するステップと、所定厚さの分だけ除去された第１のライナー膜上にスペーサ状の第２のライナー膜を形成するステップと、そして、第１の厚さの金属膜に対する第２のエッチングを行って第２の厚さの金属膜を形成するステップと、を含む。
【００１２】
この場合、前記アクティブ領域の一側面下部を選択的に開口させるステップが、第２の厚さの金属膜上で露出する第１のライナー膜及び第２のライナー膜上にスペーサ状の第３のライナー膜を形成するステップと、第３のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、アクティブ領域の一側面に隣接した第３のライナー膜上部を選択的に露出させるステップと、露出した第３のライナー膜を除去して金属膜上の第１のライナー膜を露出させるステップと、そして、犠牲膜及び第１のライナー膜の露出部分を除去してアクティブ領域の一側面下部を露出させるステップと、を含むことができる。
【発明の効果】
【００１３】
金属膜を埋め込みビットライン接合領域に直接接触させる場合、その接触面に抵抗接点を形成するために、ドーパント濃度を高く維持しなければならないが、本発明によれば、ポリシリコン膜が埋め込みビットライン接合領域に直接接触されることにより、自然と抵抗接点が形成されるので、より低いドーパント濃度でポリシリコン膜をドーピングさせても良く、これにより、埋め込みビットライン接合領域のドーピング形状をより容易に形成することができる。また、抵抗接点の形成のための別途の金属シリサイドが不要なので、従来の金属シリサイドが後続の熱処理によってその厚さが不均一になり、それにより、素子の安定性を阻害するという問題が発生しない。さらに、ビットラインの上部にポリシリコン膜が配置されるので、後続工程においてポリシリコン膜が露出して酸化されても、金属膜が酸化される場合に比べて後続工程を行うのにおいて大きな影響を与えない。
【図面の簡単な説明】
【００１４】
【図１】垂直型トランジスタの基本概念を説明するために示した図である。
【図２】本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子を示した断面図である。
【図３】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図４】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図５】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図６】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図７】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図８】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図９】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１０】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１１】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１２】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【発明を実施するための形態】
【００１５】
図２は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子を示した断面図である。同図に示すように、本実施形態に係る半導体メモリ素子２００によれば、シリコン基板のような基板２１０に形成されたトレンチ２２０によって基板２１０の下部から上部へ突出した形のアクティブ領域Ａが限定される。アクティブ領域Ａの上部には、ストレージノード接合領域である第１の不純物領域、例えば、ソース領域２３１が配置される。アクティブ領域Ａの下部、特に、右側壁の下には埋め込みビットライン接合領域である第２の不純物領域、例えば、ドレイン領域２３２が配置される。ソース領域２３１とドレイン領域２３２との間にはチャネル領域２４０が配置されるが、本実施形態においてチャネル領域２４０は、アクティブ領域Ａの右側面に形成される。チャネル領域２４０の上、すなわち、アクティブ領域Ａの側面上にはゲート絶縁膜２５０及びゲート電極膜２６０が順次配置される。トレンチ２２０下部の基板２１０上にはライナー膜２７１を介在して第１のビットライン２８１が配置される。ライナー膜２７１は、オキサイド膜を備える。この場合、オキサイド膜の厚さは略１０Å〜２００Åである。第１のビットライン２８１とライナー膜２７１との上には第２のビットライン２８２が配置される。第１のビットライン２８１及び第２のビットライン２８２は、埋め込みビットライン２８０を構成する。第２のビットライン２８２は、その上に配置される絶縁膜２７２によってゲート電極膜２６０とは電気的に分離される。例え、図面には示されていないが、ゲート電極膜２６０と埋め込みビットライン２８０とは、相互交差するライン状からなることができる。
【００１６】
第１のビットライン２８１は、金属膜からなり、ライナー膜２７１によって基板２１０及びドレイン領域２３２と絶縁される。金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせを含む。金属膜の厚さは、略１００Å〜１０００Åである。第２のビットライン２８２は、不純物がドーピングされたポリシリコン膜からなり、その側壁は、ドレイン領域２３２と直接接触される。ポリシリコン膜の厚さは、略１０Å〜２００Åである。ポリシリコン膜にドーピングされた不純物は、ヒ化物（Ａｓ）またはリン（Ｐ）を含む。
【００１７】
このように、本実施形態に係る半導体メモリ素子２００は、金属膜からなる第１のビットライン２８１はドレイン領域２３２と接触されないことに対し、ドーピングされたポリシリコン膜からなる第２のビットライン２８２のみがドレイン領域２３２と接触される構造で形成される。したがって、ドレイン領域２３２と第２のビットライン２８２との接触部分には抵抗接点が自然と形成される。一般に、金属膜がドレイン領域２３２と直接接触する場合、抵抗接点を形成するために、金属膜とドレイン領域２３２との間に金属シリサイド膜を形成する方法が利用されている。この場合、後続の熱処理などによって金属シリサイド膜が凝集（agglomeration）されて、その厚さが不均一になり、その結果、コンタクト抵抗が増加する可能性がある。金属シリサイド膜を形成せずに、抵抗接点が形成される場合でも、金属膜とドレイン領域２３２との接触面に所望しない膜質、例えば、ナイトライド系の膜が形成され得る。しかし、本実施形態の場合には、ドレイン領域２３２と直接接触する第２のビットライン２８２がドーピングされたポリシリコン膜からなっているので、基本的に、接触部分に抵抗接点が形成され、したがって、別途の抵抗接点のための金属シリサイド膜が不要になり、所望しないナイトライド系の膜も形成されない。さらに、ドレイン領域２３２と接触する部分を除いた残りの領域に金属膜からなる第１のビットライン２８１が配置されるので、全体ビットライン２８０の抵抗もポリシリコン膜のみでビットラインを構成する場合に比べて低めることができる。
【００１８】
図３〜図１２は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。図３に示すように、シリコン基板のような基板２１０上にハードマスク膜パターン３１０を形成する。一例として、ハードマスク膜パターン３１０は、ナイトライド膜パターンで形成するか、またはオキサイド膜パターンとナイトライド膜パターンとが順次積層される構造で形成することができる。ハードマスク膜パターン３１０は、略５００Å〜３０００Åの厚さに形成する。ハードマスク膜パターン３１０は、基板２１０の一部表面を露出させる開口部３１１を有する。この開口部３１１によって基板２１０のアクティブ領域Ａを限定するトレンチが形成される基板２１０の表面が露出する。
【００１９】
図４に示すように、ハードマスク膜パターン３１０をエッチングマスクとしたエッチングによって基板２１０の露出部分を所定深さ除去してトレンチ２２０を形成する。このトレンチ２２０によって基板２１０の上部へ突出する形のアクティブ領域Ａが限定され、トレンチ２２０の深さによってアクティブ領域Ａの高さが決定される。次に、トレンチ２２０が形成された基板２１０上に第１のライナー膜２７１を形成する。第１のライナー膜２７１は、略１０Å〜２００Åの厚さのオキサイド膜で形成することができる。次いで、トレンチ２２０の内部が埋められるように第１のライナー膜２７１上に金属膜２８３を形成する。この金属膜２８３は、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせによって形成することができる。
【００２０】
図５に示すように、金属膜２８３をリセスさせる第１のエッチングを行って第１の厚さを有する金属膜２８５がトレンチ２２０の下部に残るようにする。この第１のエッチングは、エッチバック（etch back）法を利用して行うことができる。場合によっては、エッチバックを行う前に、金属膜２８３に対する平坦化を行うことができる。リセスされた第１の厚さの金属膜２８５の上部面がある位置（図面において「Ｂ」として表示された部分参照）は、後続工程においてドレイン領域が開口する開口領域の上端と実質的に一致する。したがって、金属膜２８３に対するエッチングは、ドレイン領域の開口領域の上端位置を考慮して行わなければならない。
【００２１】
図６に示すように、第１の厚さの金属膜２８５上で露出する第１のライナー膜２７１を所定厚さの分だけ除去する。次に、所定厚さの分だけ除去された第１のライナー膜２７１上にスペーサ状の第２のライナー膜３２０を形成する。第２のライナー膜３２０は、略１０Å〜２００Åの厚さに形成し、第１のライナー膜２７１との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成する。すなわち、後続の第１のライナー膜２７１に対するエッチング時、第２のライナー膜３２０は、エッチングによる影響が最小化されなければならない。一例として、第１のライナー膜２７１をオキサイド膜で形成した場合、第２のライナー膜３２０はナイトライド膜で形成することができる。スペーサ状の第２のライナー膜３２０を形成するためには、まず、図面には示されていないが、全面に第２のライナー膜用物質膜（図示せず）を形成する。そして、第２のライナー膜用物質膜に対する異方性エッチング、例えば、エッチバックを行うことにより、スペーサ状の第２のライナー膜３２０を形成することができる。
【００２２】
図７に示すように、リセスされた第１の厚さの金属膜（図６の２８５）に対する第２のエッチングを行って第１のビットラインになる第２の厚さの金属膜２８１を形成する。この過程は、スペーサ状の第２のライナー膜３２０を形成する過程中に行うこともできる。金属膜２８１の第２の厚さは、ドレイン領域の開口領域の下端に一致させる厚さである。すなわち、第２の厚さの金属膜２８１の上部面がある位置（図面において「Ｃ」として表示された部分参照）は、後続工程において形成されるドレイン領域の開口領域の下端と実質的に一致する。一例として、金属膜（図６の２８５）が除去される厚さ（すなわち、ドレイン領域の開口領域の長さ）は、略１００Å〜７００Åに設定し、金属膜２８１の最終厚さは、略１００Å〜１０００Åになるようにする。
【００２３】
金属膜２８１が形成されることにより、第１のライナー膜２７１の一部は金属膜２８１と第２のライナー膜３２０との間で露出する。この状態で金属膜２８１上に露出する第１のライナー膜２７１と、第２のライナー膜３２０の上にスペーサ状の第３のライナー膜３３０を形成する。第３のライナー膜３３０をスペーサ状に形成するために、まず、全面に第３のライナー膜用物質膜（図示せず）を形成し、この第３のライナー膜用物質膜に対する異方性エッチングを行う。第３のライナー膜３３０は、第１のライナー膜２７１と十分なエッチング選択比を有する物質膜で形成する。一例として、第３のライナー膜３３０は、ポリシリコン膜で形成することができる。次に、第３のライナー膜３３０内のトレンチ２２０内部が埋められるように全面に犠牲膜３４０を形成する。犠牲膜３４０は、第１のライナー膜２７１と同じ物質膜で形成する。すなわち、第１のライナー膜２７１をオキサイド膜で形成した場合、犠牲膜３４０もオキサイド膜で形成する。したがって、犠牲膜３４０も第１のライナー膜２７１と同様に、第３のライナー膜３３０と十分なエッチング選択比を有するようになり、これにより、後続工程において第３のライナー膜３３０を除去するエッチング時、犠牲膜３４０はエッチングによる影響が最小化される。
【００２４】
図８に示すように、犠牲膜３４０に対する平坦化を行ってトレンチ２２０内にのみ犠牲膜３４０が残るようにする。そして、結果物の上部に第３のライナー膜３３０を選択的に除去するマスク膜パターン３５０を形成する。マスク膜パターン３５０は、フォトレジスト膜で形成することができる。図面において「Ｄ」として示したように、マスク膜パターン３５０の開口部３５２によってアクティブ領域Ａの一側面にある第３のライナー膜３３０、すなわち、選択的に除去すべき第３のライナー膜３３０は露出することに対し、反対側面にある第３のライナー膜３３０、すなわち、除去してはならない第３のライナー膜３３０はマスク膜パターン３５０で覆われている。本実施形態では、マスク膜パターン３５０を用いて第３のライナー膜３３０を選択的に除去する方法を説明しているが、これは、例示的なものであって、その他の方法を利用することができるということは当たり前である。
【００２５】
図９に示すように、マスク膜パターン（図８の３５０）によって露出した第３のライナー膜３３０を除去して金属膜２８１上の第１のライナー膜２７１を露出させる。この過程は、ウェットエッチング法を利用して行うことができる。この過程において犠牲膜３４０は、第３のライナー膜３３０との十分なエッチング選択比を有する物質からなっているので、エッチングによる影響をほとんど受けず、それにより、犠牲膜３４０で覆われた第３のライナー膜３３０は除去されない。エッチングが終了すると、マスク膜パターン（図８の３５０）を除去する。図面において「Ｅ」として示したように、第３のライナー膜３３０が選択的に除去されることにより、トレンチ２２０内には空いた空間が作られる。この空いた空間を介してアクティブ領域Ａの下部一側面、すなわち、ドレイン領域の開口領域と接する第１のライナー膜２７１が露出する（図面において「Ｆ」として表示した部分参照）。
【００２６】
図１０に示すように、犠牲膜３４０を除去する。犠牲膜３４０と第１のライナー膜２７１とは同じ物質からなっているので、犠牲膜３４０を除去する過程において第１のライナー膜２７１の露出部分も共に除去される。たとえ、犠牲膜３４０と第１のライナー膜２７１とが同じ物質からなっても、除去されなければならない犠牲膜３４０の量が除去されなければならない第１のライナー膜２７１の量より多い。したがって、犠牲膜３４０と第１のライナー膜２７１とは、エッチング選択比を有する同じ物質膜で形成するのが好ましい。一例として、第１のライナー膜２７１は、ＬＰ−ＴＥＯＳオキサイド膜で形成し、犠牲膜３４０は、ＳＯＤ（Spin On Glass）オキサイド膜で形成する。第１のライナー膜２７１が除去されることにより、アクティブ領域Ａの側面が露出し、この露出する領域がドレイン領域の開口領域３５０となる。犠牲膜３４０と第１のライナー膜２７１との露出部分の除去のためのエッチングはウェットエッチング法を利用して行うことができる。
【００２７】
図１１に示すように、トレンチ２２０が埋められるように全面に不純物がドーピングされたポリシリコン膜２８４を形成する。ポリシリコン膜２８４にドーピングされる不純物イオンはリン（Ｐ）またはヒ化物（Ａｓ）である。場合によっては、反対導電型の不純物イオンがドーピンクされることもできる。ポリシリコン膜２８４にドーピングされる不純物イオンのドーピング濃度は、後続の拡散工程によって形成されるドレイン領域の濃度を考慮して決定される。しかし、ドレイン領域とポリシリコン膜２８４とが直接接触されることにより、抵抗接点が自然と形成され、したがって、金属膜をドレイン領域に接触させる場合と同様に、抵抗接点のためにドレイン領域の開口領域３５０と接触する面での不純物イオンを高く形成する必要がない。
【００２８】
図１２に示すように、不純物がドーピングされたポリシリコン膜（図１１の２８４）に対するエッチバックを行ってトレンチ２２０内に所定厚さのみ残し、残りは全て除去されるようにする。このとき、除去される厚さは、残っているポリシリコン膜２８２の上部面がドレイン領域の開口領域３５０の上端部より高いように限定される。場合によって、エッチバックを行う前に、平坦化工程を先に行うこともできる。トレンチ２２０内に残っているポリシリコン膜２８２は第２のビットラインを形成する。したがって、ビットライン２８０は金属膜２８１からなる第１のビットラインと、ポリシリコン膜２８２からなる第２のビットラインとで形成される。ポリシリコン膜２８２からなる第２のビットラインがビットライン２８０の上部に配置されることにより、後続工程においてビットライン２８０が露出して酸化されても後続工程を行うのに大きな影響を及ぼさない。次に、熱処理を行ってポリシリコン膜２８２内の不純物イオンをアクティブ領域Ａに拡散させてドレイン領域２３２、すなわち、埋め込みビットライン接合領域を形成する。一例として、熱処理は、略７００℃以上の温度で行う。
【００２９】
次に、図２に示すように、ポリシリコン膜２８２の上に絶縁膜２７２を形成する。そして、アクティブ領域Ａの上部にストレージノード接合領域であるソース領域２３１を形成してチャネル領域２４０を限定する。次いで、チャネル領域２４０の上にゲート絶縁膜２５０及びゲート電極膜２６０を順次形成する。
【符号の説明】
【００３０】
２１０ 基板
２２０ トレンチ
２３１ ソース領域
２３２ ドレイン領域
２４０ チャネル領域
２５０ ゲート絶縁膜
２６０ ゲート電極膜
２７１ ライナー膜
２７２ 絶縁膜
２８１ 金属膜
２８２ ポリシリコン膜
２８０ 埋め込みビットライン
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、モバイル機器の普及が拡大され、デジタル家電製品が次第に小型化するにつれて、モバイル機器やデジタル家電製品を構成する半導体素子の集積度も急激に増加している。特に、ＤＲＡＭ素子やフラッシュメモリ素子の場合、限定された空間内にさらに多量の情報を格納するために様々な試みがなされている。一般に、ＤＲＡＭ素子は、トランジスタとキャパシタとで構成されるが、トランジスタは、シリコン基板に形成され、その上にキャパシタが配置される積層型構造を有する。
【０００３】
トランジスタとキャパシタとの電気的接続のために、下部のトランジスタのソース領域と上部のキャパシタの下部電極との間にはストレージノードコンタクトが配置される。また、トランジスタのドレイン領域は、ビットラインコンタクトを介してビットラインと電気的に接続される。このように、平面（planar）構造のトランジスタと、その上にキャパシタを配置させる構造において、トランジスタとキャパシタとの間にはワードライン、ビットラインのような信号伝送のための膜が配置されるが、この膜が占める空間のため、キャパシタの容量を増大させるのに限界をみせている状況である。さらに、平面構造のトランジスタは、ゲート幅が４０ｎｍ以下に狭くなると、より多くの電力が消費され、ソース領域とドレイン領域との間での漏れ電流であるボディー電流（body current）の量が急激に増加するという問題がある。したがって、最近には垂直型トランジスタに対する研究が活発になされている。
【０００４】
図１は、垂直型トランジスタの基本概念を説明するために示した図である。同図に示すように、垂直型トランジスタ１００は、シリコン基板１１０の下部一側面にドレイン領域１１２が配置され、シリコン基板１１０の上部一側面にソース領域１１４が配置される構造を有する。ドレイン領域１１２とソース領域１１４との間にはチャネル領域１１６が形成され、チャネル領域１１６の上のシリコン基板１１０の側面上にはゲート絶縁膜１１８及びゲート電極１２０が順次配置される。このような垂直型トランジスタ１００をＤＲＡＭ素子に適用させる場合、ドレイン領域１１２にはビットライン（bit line）が接続され、ソース領域１１４にはストレージノード（storage node）が接続される。このとき、ビットラインは、シリコン基板１１０の下部側面に埋め込まれた形で配置されるので、上部のストレージノードが形成される空間を減少させず、これにより、高い集積度にもかかわらず、データ格納能力を向上させることができるようになる。
【０００５】
ところが、このような垂直型トランジスタを形成するためには、シリコン基板１１０の下部一側面にドレイン領域１１２を形成しなければならないが、この過程が容易ではないという問題がある。例えば、ドレイン領域１１２を形成する前に、ドレイン領域１１２が形成されるシリコン基板１１０の下部一側面上に高濃度でドーピングされた導電膜を形成し、この導電膜内にドーピングされているドーパントをシリコン基板１１０に拡散させることにより、ドレイン領域１１２を形成することができる。しかし、この場合、ドレイン領域１１２の大きさやドーパント濃度を適宜調整することは容易でなく、その工程も非常に複雑になり、量産性低下のような限界がある。
【０００６】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１から特許文献５が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開第２００４／００９４７８６ Ａ１号公報
【特許文献２】米国特許公開第２００７／００４０２００ Ａ１号公報
【特許文献３】米国特許公開第２００７／０１９０７２５ Ａ１号公報
【特許文献４】米国特許公開第２００７／０２９５９９５ Ａ１号公報
【特許文献５】米国特許公開第２０１０／０２３７４２３ Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点（ohmic contact）を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
そこで、上記の目的を達成するための本発明に係る半導体メモリ素子が、基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、を備えることを特徴とする。
【００１０】
また、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法が、基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、トレンチが形成された基板上に第１のライナー膜を形成するステップと、トレンチの下部の第１のライナー膜上に金属膜を形成するステップと、金属膜上の第１のライナー膜を選択的に除去してアクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、そして、金属膜上にアクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、を含むことを特徴とする。
【００１１】
一例として、前記金属膜を形成するステップが、トレンチが埋められるように第１のライナー膜上に金属膜を形成するステップと、金属膜に対する第１のエッチングを行って第１の厚さの金属膜を形成するステップと、第１の厚さの金属膜上で露出する第１のライナー膜を所定厚さ除去するステップと、所定厚さの分だけ除去された第１のライナー膜上にスペーサ状の第２のライナー膜を形成するステップと、そして、第１の厚さの金属膜に対する第２のエッチングを行って第２の厚さの金属膜を形成するステップと、を含む。
【００１２】
この場合、前記アクティブ領域の一側面下部を選択的に開口させるステップが、第２の厚さの金属膜上で露出する第１のライナー膜及び第２のライナー膜上にスペーサ状の第３のライナー膜を形成するステップと、第３のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、アクティブ領域の一側面に隣接した第３のライナー膜上部を選択的に露出させるステップと、露出した第３のライナー膜を除去して金属膜上の第１のライナー膜を露出させるステップと、そして、犠牲膜及び第１のライナー膜の露出部分を除去してアクティブ領域の一側面下部を露出させるステップと、を含むことができる。
【発明の効果】
【００１３】
金属膜を埋め込みビットライン接合領域に直接接触させる場合、その接触面に抵抗接点を形成するために、ドーパント濃度を高く維持しなければならないが、本発明によれば、ポリシリコン膜が埋め込みビットライン接合領域に直接接触されることにより、自然と抵抗接点が形成されるので、より低いドーパント濃度でポリシリコン膜をドーピングさせても良く、これにより、埋め込みビットライン接合領域のドーピング形状をより容易に形成することができる。また、抵抗接点の形成のための別途の金属シリサイドが不要なので、従来の金属シリサイドが後続の熱処理によってその厚さが不均一になり、それにより、素子の安定性を阻害するという問題が発生しない。さらに、ビットラインの上部にポリシリコン膜が配置されるので、後続工程においてポリシリコン膜が露出して酸化されても、金属膜が酸化される場合に比べて後続工程を行うのにおいて大きな影響を与えない。
【図面の簡単な説明】
【００１４】
【図１】垂直型トランジスタの基本概念を説明するために示した図である。
【図２】本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子を示した断面図である。
【図３】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図４】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図５】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図６】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図７】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図８】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図９】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１０】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１１】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【図１２】図２の垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。
【発明を実施するための形態】
【００１５】
図２は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子を示した断面図である。同図に示すように、本実施形態に係る半導体メモリ素子２００によれば、シリコン基板のような基板２１０に形成されたトレンチ２２０によって基板２１０の下部から上部へ突出した形のアクティブ領域Ａが限定される。アクティブ領域Ａの上部には、ストレージノード接合領域である第１の不純物領域、例えば、ソース領域２３１が配置される。アクティブ領域Ａの下部、特に、右側壁の下には埋め込みビットライン接合領域である第２の不純物領域、例えば、ドレイン領域２３２が配置される。ソース領域２３１とドレイン領域２３２との間にはチャネル領域２４０が配置されるが、本実施形態においてチャネル領域２４０は、アクティブ領域Ａの右側面に形成される。チャネル領域２４０の上、すなわち、アクティブ領域Ａの側面上にはゲート絶縁膜２５０及びゲート電極膜２６０が順次配置される。トレンチ２２０下部の基板２１０上にはライナー膜２７１を介在して第１のビットライン２８１が配置される。ライナー膜２７１は、オキサイド膜を備える。この場合、オキサイド膜の厚さは略１０Å〜２００Åである。第１のビットライン２８１とライナー膜２７１との上には第２のビットライン２８２が配置される。第１のビットライン２８１及び第２のビットライン２８２は、埋め込みビットライン２８０を構成する。第２のビットライン２８２は、その上に配置される絶縁膜２７２によってゲート電極膜２６０とは電気的に分離される。例え、図面には示されていないが、ゲート電極膜２６０と埋め込みビットライン２８０とは、相互交差するライン状からなることができる。
【００１６】
第１のビットライン２８１は、金属膜からなり、ライナー膜２７１によって基板２１０及びドレイン領域２３２と絶縁される。金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせを含む。金属膜の厚さは、略１００Å〜１０００Åである。第２のビットライン２８２は、不純物がドーピングされたポリシリコン膜からなり、その側壁は、ドレイン領域２３２と直接接触される。ポリシリコン膜の厚さは、略１０Å〜２００Åである。ポリシリコン膜にドーピングされた不純物は、ヒ化物（Ａｓ）またはリン（Ｐ）を含む。
【００１７】
このように、本実施形態に係る半導体メモリ素子２００は、金属膜からなる第１のビットライン２８１はドレイン領域２３２と接触されないことに対し、ドーピングされたポリシリコン膜からなる第２のビットライン２８２のみがドレイン領域２３２と接触される構造で形成される。したがって、ドレイン領域２３２と第２のビットライン２８２との接触部分には抵抗接点が自然と形成される。一般に、金属膜がドレイン領域２３２と直接接触する場合、抵抗接点を形成するために、金属膜とドレイン領域２３２との間に金属シリサイド膜を形成する方法が利用されている。この場合、後続の熱処理などによって金属シリサイド膜が凝集（agglomeration）されて、その厚さが不均一になり、その結果、コンタクト抵抗が増加する可能性がある。金属シリサイド膜を形成せずに、抵抗接点が形成される場合でも、金属膜とドレイン領域２３２との接触面に所望しない膜質、例えば、ナイトライド系の膜が形成され得る。しかし、本実施形態の場合には、ドレイン領域２３２と直接接触する第２のビットライン２８２がドーピングされたポリシリコン膜からなっているので、基本的に、接触部分に抵抗接点が形成され、したがって、別途の抵抗接点のための金属シリサイド膜が不要になり、所望しないナイトライド系の膜も形成されない。さらに、ドレイン領域２３２と接触する部分を除いた残りの領域に金属膜からなる第１のビットライン２８１が配置されるので、全体ビットライン２８０の抵抗もポリシリコン膜のみでビットラインを構成する場合に比べて低めることができる。
【００１８】
図３〜図１２は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。図３に示すように、シリコン基板のような基板２１０上にハードマスク膜パターン３１０を形成する。一例として、ハードマスク膜パターン３１０は、ナイトライド膜パターンで形成するか、またはオキサイド膜パターンとナイトライド膜パターンとが順次積層される構造で形成することができる。ハードマスク膜パターン３１０は、略５００Å〜３０００Åの厚さに形成する。ハードマスク膜パターン３１０は、基板２１０の一部表面を露出させる開口部３１１を有する。この開口部３１１によって基板２１０のアクティブ領域Ａを限定するトレンチが形成される基板２１０の表面が露出する。
【００１９】
図４に示すように、ハードマスク膜パターン３１０をエッチングマスクとしたエッチングによって基板２１０の露出部分を所定深さ除去してトレンチ２２０を形成する。このトレンチ２２０によって基板２１０の上部へ突出する形のアクティブ領域Ａが限定され、トレンチ２２０の深さによってアクティブ領域Ａの高さが決定される。次に、トレンチ２２０が形成された基板２１０上に第１のライナー膜２７１を形成する。第１のライナー膜２７１は、略１０Å〜２００Åの厚さのオキサイド膜で形成することができる。次いで、トレンチ２２０の内部が埋められるように第１のライナー膜２７１上に金属膜２８３を形成する。この金属膜２８３は、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせによって形成することができる。
【００２０】
図５に示すように、金属膜２８３をリセスさせる第１のエッチングを行って第１の厚さを有する金属膜２８５がトレンチ２２０の下部に残るようにする。この第１のエッチングは、エッチバック（etch back）法を利用して行うことができる。場合によっては、エッチバックを行う前に、金属膜２８３に対する平坦化を行うことができる。リセスされた第１の厚さの金属膜２８５の上部面がある位置（図面において「Ｂ」として表示された部分参照）は、後続工程においてドレイン領域が開口する開口領域の上端と実質的に一致する。したがって、金属膜２８３に対するエッチングは、ドレイン領域の開口領域の上端位置を考慮して行わなければならない。
【００２１】
図６に示すように、第１の厚さの金属膜２８５上で露出する第１のライナー膜２７１を所定厚さの分だけ除去する。次に、所定厚さの分だけ除去された第１のライナー膜２７１上にスペーサ状の第２のライナー膜３２０を形成する。第２のライナー膜３２０は、略１０Å〜２００Åの厚さに形成し、第１のライナー膜２７１との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成する。すなわち、後続の第１のライナー膜２７１に対するエッチング時、第２のライナー膜３２０は、エッチングによる影響が最小化されなければならない。一例として、第１のライナー膜２７１をオキサイド膜で形成した場合、第２のライナー膜３２０はナイトライド膜で形成することができる。スペーサ状の第２のライナー膜３２０を形成するためには、まず、図面には示されていないが、全面に第２のライナー膜用物質膜（図示せず）を形成する。そして、第２のライナー膜用物質膜に対する異方性エッチング、例えば、エッチバックを行うことにより、スペーサ状の第２のライナー膜３２０を形成することができる。
【００２２】
図７に示すように、リセスされた第１の厚さの金属膜（図６の２８５）に対する第２のエッチングを行って第１のビットラインになる第２の厚さの金属膜２８１を形成する。この過程は、スペーサ状の第２のライナー膜３２０を形成する過程中に行うこともできる。金属膜２８１の第２の厚さは、ドレイン領域の開口領域の下端に一致させる厚さである。すなわち、第２の厚さの金属膜２８１の上部面がある位置（図面において「Ｃ」として表示された部分参照）は、後続工程において形成されるドレイン領域の開口領域の下端と実質的に一致する。一例として、金属膜（図６の２８５）が除去される厚さ（すなわち、ドレイン領域の開口領域の長さ）は、略１００Å〜７００Åに設定し、金属膜２８１の最終厚さは、略１００Å〜１０００Åになるようにする。
【００２３】
金属膜２８１が形成されることにより、第１のライナー膜２７１の一部は金属膜２８１と第２のライナー膜３２０との間で露出する。この状態で金属膜２８１上に露出する第１のライナー膜２７１と、第２のライナー膜３２０の上にスペーサ状の第３のライナー膜３３０を形成する。第３のライナー膜３３０をスペーサ状に形成するために、まず、全面に第３のライナー膜用物質膜（図示せず）を形成し、この第３のライナー膜用物質膜に対する異方性エッチングを行う。第３のライナー膜３３０は、第１のライナー膜２７１と十分なエッチング選択比を有する物質膜で形成する。一例として、第３のライナー膜３３０は、ポリシリコン膜で形成することができる。次に、第３のライナー膜３３０内のトレンチ２２０内部が埋められるように全面に犠牲膜３４０を形成する。犠牲膜３４０は、第１のライナー膜２７１と同じ物質膜で形成する。すなわち、第１のライナー膜２７１をオキサイド膜で形成した場合、犠牲膜３４０もオキサイド膜で形成する。したがって、犠牲膜３４０も第１のライナー膜２７１と同様に、第３のライナー膜３３０と十分なエッチング選択比を有するようになり、これにより、後続工程において第３のライナー膜３３０を除去するエッチング時、犠牲膜３４０はエッチングによる影響が最小化される。
【００２４】
図８に示すように、犠牲膜３４０に対する平坦化を行ってトレンチ２２０内にのみ犠牲膜３４０が残るようにする。そして、結果物の上部に第３のライナー膜３３０を選択的に除去するマスク膜パターン３５０を形成する。マスク膜パターン３５０は、フォトレジスト膜で形成することができる。図面において「Ｄ」として示したように、マスク膜パターン３５０の開口部３５２によってアクティブ領域Ａの一側面にある第３のライナー膜３３０、すなわち、選択的に除去すべき第３のライナー膜３３０は露出することに対し、反対側面にある第３のライナー膜３３０、すなわち、除去してはならない第３のライナー膜３３０はマスク膜パターン３５０で覆われている。本実施形態では、マスク膜パターン３５０を用いて第３のライナー膜３３０を選択的に除去する方法を説明しているが、これは、例示的なものであって、その他の方法を利用することができるということは当たり前である。
【００２５】
図９に示すように、マスク膜パターン（図８の３５０）によって露出した第３のライナー膜３３０を除去して金属膜２８１上の第１のライナー膜２７１を露出させる。この過程は、ウェットエッチング法を利用して行うことができる。この過程において犠牲膜３４０は、第３のライナー膜３３０との十分なエッチング選択比を有する物質からなっているので、エッチングによる影響をほとんど受けず、それにより、犠牲膜３４０で覆われた第３のライナー膜３３０は除去されない。エッチングが終了すると、マスク膜パターン（図８の３５０）を除去する。図面において「Ｅ」として示したように、第３のライナー膜３３０が選択的に除去されることにより、トレンチ２２０内には空いた空間が作られる。この空いた空間を介してアクティブ領域Ａの下部一側面、すなわち、ドレイン領域の開口領域と接する第１のライナー膜２７１が露出する（図面において「Ｆ」として表示した部分参照）。
【００２６】
図１０に示すように、犠牲膜３４０を除去する。犠牲膜３４０と第１のライナー膜２７１とは同じ物質からなっているので、犠牲膜３４０を除去する過程において第１のライナー膜２７１の露出部分も共に除去される。たとえ、犠牲膜３４０と第１のライナー膜２７１とが同じ物質からなっても、除去されなければならない犠牲膜３４０の量が除去されなければならない第１のライナー膜２７１の量より多い。したがって、犠牲膜３４０と第１のライナー膜２７１とは、エッチング選択比を有する同じ物質膜で形成するのが好ましい。一例として、第１のライナー膜２７１は、ＬＰ−ＴＥＯＳオキサイド膜で形成し、犠牲膜３４０は、ＳＯＤ（Spin On Glass）オキサイド膜で形成する。第１のライナー膜２７１が除去されることにより、アクティブ領域Ａの側面が露出し、この露出する領域がドレイン領域の開口領域３５０となる。犠牲膜３４０と第１のライナー膜２７１との露出部分の除去のためのエッチングはウェットエッチング法を利用して行うことができる。
【００２７】
図１１に示すように、トレンチ２２０が埋められるように全面に不純物がドーピングされたポリシリコン膜２８４を形成する。ポリシリコン膜２８４にドーピングされる不純物イオンはリン（Ｐ）またはヒ化物（Ａｓ）である。場合によっては、反対導電型の不純物イオンがドーピンクされることもできる。ポリシリコン膜２８４にドーピングされる不純物イオンのドーピング濃度は、後続の拡散工程によって形成されるドレイン領域の濃度を考慮して決定される。しかし、ドレイン領域とポリシリコン膜２８４とが直接接触されることにより、抵抗接点が自然と形成され、したがって、金属膜をドレイン領域に接触させる場合と同様に、抵抗接点のためにドレイン領域の開口領域３５０と接触する面での不純物イオンを高く形成する必要がない。
【００２８】
図１２に示すように、不純物がドーピングされたポリシリコン膜（図１１の２８４）に対するエッチバックを行ってトレンチ２２０内に所定厚さのみ残し、残りは全て除去されるようにする。このとき、除去される厚さは、残っているポリシリコン膜２８２の上部面がドレイン領域の開口領域３５０の上端部より高いように限定される。場合によって、エッチバックを行う前に、平坦化工程を先に行うこともできる。トレンチ２２０内に残っているポリシリコン膜２８２は第２のビットラインを形成する。したがって、ビットライン２８０は金属膜２８１からなる第１のビットラインと、ポリシリコン膜２８２からなる第２のビットラインとで形成される。ポリシリコン膜２８２からなる第２のビットラインがビットライン２８０の上部に配置されることにより、後続工程においてビットライン２８０が露出して酸化されても後続工程を行うのに大きな影響を及ぼさない。次に、熱処理を行ってポリシリコン膜２８２内の不純物イオンをアクティブ領域Ａに拡散させてドレイン領域２３２、すなわち、埋め込みビットライン接合領域を形成する。一例として、熱処理は、略７００℃以上の温度で行う。
【００２９】
次に、図２に示すように、ポリシリコン膜２８２の上に絶縁膜２７２を形成する。そして、アクティブ領域Ａの上部にストレージノード接合領域であるソース領域２３１を形成してチャネル領域２４０を限定する。次いで、チャネル領域２４０の上にゲート絶縁膜２５０及びゲート電極膜２６０を順次形成する。
【符号の説明】
【００３０】
２１０ 基板
２２０ トレンチ
２３１ ソース領域
２３２ ドレイン領域
２４０ チャネル領域
２５０ ゲート絶縁膜
２６０ ゲート電極膜
２７１ ライナー膜
２７２ 絶縁膜
２８１ 金属膜
２８２ ポリシリコン膜
２８０ 埋め込みビットライン
【特許請求の範囲】
【請求項１】
基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、
該アクティブ領域の上部に配置される第１の不純物領域と、
前記アクティブ領域の下部に配置される第２の不純物領域と、
前記第１の不純物領域と第２の不純物領域との間の前記アクティブ領域の側面に沿って配置されるゲート絶縁膜と、
該ゲート絶縁膜上に配置されるゲート電極膜と、
前記トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、該金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記ライナー膜が、オキサイド膜を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記オキサイド膜の厚さが、１０Å〜２００Åであることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記金属膜が、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記金属膜の厚さが、１００Å〜１０００Åであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記ポリシリコン膜の厚さが、１０Å〜２００Åであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記不純物が、ヒ化物（Ａｓ）またはリン（Ｐ）を含むことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記ポリシリコン膜と前記ゲート電極膜との間に配置される絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、
前記トレンチが形成された基板上に第１のライナー膜を形成するステップと、
前記トレンチの下部の第１のライナー膜上に金属膜を形成するステップと、
該金属膜上の第１のライナー膜を選択的に除去して、前記アクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、
前記金属膜上に、前記アクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して、前記金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、
を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１１】
第１のライナー膜が、オキサイド膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記オキサイド膜が、１０Å〜２００Åの厚さに形成されることを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記金属膜が、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせで形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記金属膜が、１００Å〜１０００Åの厚さを有するように形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記不純物が、ヒ化物（Ａｓ）またはリン（Ｐ）を含むことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記ポリシリコン膜が、１０Å〜２００Åの厚さに形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記金属膜を形成するステップが、
前記トレンチが埋められるように、前記第１のライナー膜上に金属膜を形成するステップと、
該金属膜に対する第１のエッチングを行って第１の厚さの金属膜を形成するステップと、
該第１の厚さの金属膜上で露出する第１のライナー膜を所定厚さ除去するステップと、
前記所定厚さの分だけ除去された第１のライナー膜上にスペーサ状の第２のライナー膜を形成するステップと、
前記第１の厚さの金属膜に対する第２のエッチングを行って第２の厚さの金属膜を形成するステップと、
を含むことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記第１の厚さが、前記第１の厚さの金属膜の上部面を前記開口領域の上端に一致させる厚さであることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記第２のライナー膜が、前記第１のライナー膜との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成されることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記第２の厚さが、前記第２の厚さの金属膜の上部面を前記開口領域の下端に一致させる厚さであることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記アクティブ領域の一側面下部を選択的に開口させるステップが、
前記第２の厚さの金属膜上で露出する第１のライナー膜及び第２のライナー膜上にスペーサ状の第３のライナー膜を形成するステップと、
該第３のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、
前記アクティブ領域の一側面に隣接した第３のライナー膜の上部を選択的に露出させるステップと、
前記露出した第３のライナー膜を除去して、前記金属膜上の第１のライナー膜を露出させるステップと、
前記犠牲膜及び第１のライナー膜の露出部分を除去して、前記アクティブ領域の一側面下部を露出させるステップと、
を含むことを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記第３のライナー膜が、前記第１のライナー膜及び犠牲膜との十分なエッチング選択比を有する物質膜で形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２４】
前記第３のライナー膜が、ポリシリコン膜で形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２５】
前記犠牲膜が、前記第１のライナー膜と同じ物質を用いて形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２６】
前記犠牲膜及び第１のライナー膜が、オキサイド膜で形成されることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
【請求項２７】
前記第１のライナー膜が、ＬＰ−ＴＥＯＳオキサイド膜で形成され、前記犠牲膜が、ＳＯＤオキサイド膜で形成されることを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
【請求項２８】
前記アクティブ領域の一側面に隣接した第３のライナー膜の上部を選択的に露出させるステップが、前記第３のライナー膜の上部を選択的に露出させる開口部を有するフォトレジスト膜パターンを形成して行われることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２９】
熱処理を行い、前記ポリシリコン膜内の不純物を前記開口領域を介して前記ポリシリコン膜と接触されるアクティブ領域内に拡散させて埋め込みビットライン接合領域を形成するステップをさらに含むことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１】
基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、
該アクティブ領域の上部に配置される第１の不純物領域と、
前記アクティブ領域の下部に配置される第２の不純物領域と、
前記第１の不純物領域と第２の不純物領域との間の前記アクティブ領域の側面に沿って配置されるゲート絶縁膜と、
該ゲート絶縁膜上に配置されるゲート電極膜と、
前記トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、該金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記ライナー膜が、オキサイド膜を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記オキサイド膜の厚さが、１０Å〜２００Åであることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記金属膜が、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記金属膜の厚さが、１００Å〜１０００Åであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記ポリシリコン膜の厚さが、１０Å〜２００Åであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記不純物が、ヒ化物（Ａｓ）またはリン（Ｐ）を含むことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記ポリシリコン膜と前記ゲート電極膜との間に配置される絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、
前記トレンチが形成された基板上に第１のライナー膜を形成するステップと、
前記トレンチの下部の第１のライナー膜上に金属膜を形成するステップと、
該金属膜上の第１のライナー膜を選択的に除去して、前記アクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、
前記金属膜上に、前記アクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して、前記金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、
を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１１】
第１のライナー膜が、オキサイド膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記オキサイド膜が、１０Å〜２００Åの厚さに形成されることを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記金属膜が、チタニウムナイトライド（ＴｉＮ）膜、タングステンナイトライド（ＷＮ）膜、タンタル（Ｔａ）膜、タンタルナイトライド（ＴａＮ）膜、タングステンシリサイド（ＷＳｉ２）膜、タングステン（Ｗ）膜や、その組み合わせで形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記金属膜が、１００Å〜１０００Åの厚さを有するように形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記不純物が、ヒ化物（Ａｓ）またはリン（Ｐ）を含むことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記ポリシリコン膜が、１０Å〜２００Åの厚さに形成されることを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記金属膜を形成するステップが、
前記トレンチが埋められるように、前記第１のライナー膜上に金属膜を形成するステップと、
該金属膜に対する第１のエッチングを行って第１の厚さの金属膜を形成するステップと、
該第１の厚さの金属膜上で露出する第１のライナー膜を所定厚さ除去するステップと、
前記所定厚さの分だけ除去された第１のライナー膜上にスペーサ状の第２のライナー膜を形成するステップと、
前記第１の厚さの金属膜に対する第２のエッチングを行って第２の厚さの金属膜を形成するステップと、
を含むことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記第１の厚さが、前記第１の厚さの金属膜の上部面を前記開口領域の上端に一致させる厚さであることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記第２のライナー膜が、前記第１のライナー膜との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成されることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記第２の厚さが、前記第２の厚さの金属膜の上部面を前記開口領域の下端に一致させる厚さであることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記アクティブ領域の一側面下部を選択的に開口させるステップが、
前記第２の厚さの金属膜上で露出する第１のライナー膜及び第２のライナー膜上にスペーサ状の第３のライナー膜を形成するステップと、
該第３のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、
前記アクティブ領域の一側面に隣接した第３のライナー膜の上部を選択的に露出させるステップと、
前記露出した第３のライナー膜を除去して、前記金属膜上の第１のライナー膜を露出させるステップと、
前記犠牲膜及び第１のライナー膜の露出部分を除去して、前記アクティブ領域の一側面下部を露出させるステップと、
を含むことを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記第３のライナー膜が、前記第１のライナー膜及び犠牲膜との十分なエッチング選択比を有する物質膜で形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２４】
前記第３のライナー膜が、ポリシリコン膜で形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２５】
前記犠牲膜が、前記第１のライナー膜と同じ物質を用いて形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２６】
前記犠牲膜及び第１のライナー膜が、オキサイド膜で形成されることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
【請求項２７】
前記第１のライナー膜が、ＬＰ−ＴＥＯＳオキサイド膜で形成され、前記犠牲膜が、ＳＯＤオキサイド膜で形成されることを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
【請求項２８】
前記アクティブ領域の一側面に隣接した第３のライナー膜の上部を選択的に露出させるステップが、前記第３のライナー膜の上部を選択的に露出させる開口部を有するフォトレジスト膜パターンを形成して行われることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
【請求項２９】
熱処理を行い、前記ポリシリコン膜内の不純物を前記開口領域を介して前記ポリシリコン膜と接触されるアクティブ領域内に拡散させて埋め込みビットライン接合領域を形成するステップをさらに含むことを特徴とする請求項１０に記載の半導体メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１９２００（Ｐ２０１２−１９２００Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１１−１０１７９０（Ｐ２０１１−１０１７９０）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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