半導体装置の製造方法
【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板1に第1絶縁膜2を形成し、第1領域Aに第1導電型の第1ウエル層31を形成し、第1領域A以外の第1絶縁膜2上に第1半導体膜3を形成し、第1ウエル層31にトランジスタを形成し、第1半導体膜3及び第1領域Aの第1絶縁膜2の上に、トランジスタのビットコンタクトを兼ねる第2半導体膜7を形成する工程、第2半導体膜7上に、第2領域用B1のマスク8を積層してから、第1または第2導電型ドーパントを注入して第2ウエル層32を形成し、次いで、第2領域B1の少なくとも第2半導体膜7に、ドーパントを注入する工程、第2半導体膜7上に導電膜を積層してから、第1、第2半導体膜3,7及び導電膜を部分的にエッチングして、第1領域Aにトランジスタのビット配線層を、第2領域B1,B2に別の配線層を形成する工程、を具備する。
【解決手段】半導体基板1に第1絶縁膜2を形成し、第1領域Aに第1導電型の第1ウエル層31を形成し、第1領域A以外の第1絶縁膜2上に第1半導体膜3を形成し、第1ウエル層31にトランジスタを形成し、第1半導体膜3及び第1領域Aの第1絶縁膜2の上に、トランジスタのビットコンタクトを兼ねる第2半導体膜7を形成する工程、第2半導体膜7上に、第2領域用B1のマスク8を積層してから、第1または第2導電型ドーパントを注入して第2ウエル層32を形成し、次いで、第2領域B1の少なくとも第2半導体膜7に、ドーパントを注入する工程、第2半導体膜7上に導電膜を積層してから、第1、第2半導体膜3,7及び導電膜を部分的にエッチングして、第1領域Aにトランジスタのビット配線層を、第2領域B1,B2に別の配線層を形成する工程、を具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体基板に溝が設けられ、溝の内部にゲート絶縁膜が形成され、更に溝の内部にゲート電極が埋め込まれて構成された電界効果型のトランジスタが知られている(例えば、特許文献1)。また、特許文献2〜6には、プレーナ型のトランジスタを製造する方法が開示されている。特許文献2〜6のトランジスタの製造方法には、ウエル領域の形成方法が含まれている。
【0003】
ここで、ゲート電極が半導体基板に埋め込まれて構成された電界効果型のトランジスタの製造方法の従来例について、図28〜図42を参照して説明する。
【0004】
まず、図28に示すように、半導体基板301の表面に、熱酸化法によって第1シリコン酸化膜302を形成する。
次に、図29に示すように、半導体基板301の周辺回路領域Eに、第2導電型(例えばn型)のウエル層332を形成する。
具体的には、第1シリコン酸化膜302の上に周辺回路領域Eのウエル形成用のマスク307を積層してから、イオン注入法により、第2の導電型のドーパントを半導体基板301に注入することにより、第2導電型(例えばn型)のウエル層332を形成する。
【0005】
次に、図30に示すように、半導体基板301の別の周辺回路領域Fに、第1導電型(例えばp型)のウエル層333を形成する。
具体的には、マスク307を除いた後、第1シリコン酸化膜302の上に周辺回路領域Fのウエル形成用のマスク310を積層してから、イオン注入法により、第1の導電型のドーパントを半導体基板301に注入することにより、第1導電型(例えばp型)のウエル層333を形成する。
【0006】
次に、図31に示すように、マスク310を除いた後、第1シリコン酸化膜302の上に、ドーパントを含まない第1アンドープポリシリコン膜303を形成する。
【0007】
次に、図32に示すように、半導体基板301のメモリセル領域Gに、第1導電型(例えばp型)のウエル層331を形成する。
具体的には、第1アンドープポリシリコン膜303の上に、メモリセル領域Gのウエル形成用のマスク304を積層してから、マスク304の開口部304aを介して、イオン注入法により、第1の導電型のドーパントを半導体基板301に注入することにより、第1導電型(例えばp型)のウエル層331を形成する。
【0008】
次に、図33に示すように、ウエル形成用のマスク304をエッチング用のマスクとして流用して、メモリセル領域Gにある第1アンドープポリシリコン膜303をエッチングにより除去して、メモリセル領域Gに位置する第1シリコン酸化膜302を露出させる。
次に、図34に示すように、メモリセル領域Gウエル層331及び第1シリコン酸化膜302に、ゲート電極用の溝301aを形成し、溝301aの内面に図示しないゲート絶縁膜を熱酸化法により形成し、次いで溝301aの内部に例えばタングステン等からなるゲート電極321を埋め込むように形成し、更にゲート電極321の上に第2シリコン酸化膜322を形成して溝301aを完全に埋める。更に、溝301aの両側に位置する第1導電型のウエル層331に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板301にゲート電極321が埋め込まれてなるトランジスタTrを形成する。
【0009】
次に、図35に示すように、第1シリコン酸化膜302の露出部分及び第1アンドープポリシリコン膜303の上に、第3のシリコン酸化膜305を形成する。第3のシリコン酸化膜305はメモリセル領域G及び周辺回路領域E,Fを覆うように形成する。
【0010】
次に、図36に示すように、メモリセル領域Gの上にエッチング用のマスク306を積層し、第3シリコン酸化膜305に対してドライエッチングを行い、周辺回路領域E、Fにある第3シリコン酸化膜305を除去する。
【0011】
次に、図37に示すように、メモリセル領域Gに残存する第3シリコン酸化膜305にビットコンタクト用のホール323を設ける。ビットコンタクト用のホール323は、半導体基板301が露出するように設ける。
【0012】
次に、図38に示すように、ビットコンタクト用のホール323を埋めるように、ドーパントを含まない第2アンドープポリシリコン膜307を積層する。第2アンドープポリシリコン膜307は、ビットコンタクト用のホール323を埋めるとともに、メモリセル領域G及び周辺回路領域E、Fを覆うように形成する。第2アンドープポリシリコン膜307の上面は平坦化することが望ましい。
【0013】
次に、図39に示すように、周辺回路領域Eにある第1アンドープポリシリコン膜303及び第2アンドープポリシリコン膜307に、第1導電型(例えばp型)のドーパントをドープする。
具体的には、第2アンドープポリシリコン膜307の上に、周辺回路領域Eへのドープ用のマスク308を積層してから、イオン注入法により、第1の導電型のドーパントを第1、第2アンドープポリシリコン膜303、307に注入する。このようにして、周辺回路領域Eに、第1導電型(例えばp型)のドーパントを含む第1ドープドポリシリコン膜307aを形成する。
【0014】
次に、図40に示すように、メモリセル領域G及び周辺回路領域Fに残存する第1、第2アンドープポリシリコン膜303、307に、第2導電型(例えばn型)のドーパントをドープする。
具体的には、第1ドープドポリシリコン膜307aの上に、メモリセル領域G及び周辺回路領域Fへのドープ用のマスク309を積層してから、イオン注入法により、第2の導電型のドーパントを第1、第2アンドープポリシリコン膜303、307に注入する。このようにして、メモリセル領域G及び周辺回路領域Fに渡って、第2導電型(例えばn型)のドーパントを含む第2ドープドポリシリコン膜307bを形成する。
【0015】
次に、図41に示すように、マスク309を除いてから、第1、第2ドープドポリシリコン膜307a、307bの上に、導電膜311及びシリコン窒化膜312を積層する。導電膜311は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。
【0016】
次に、図42に示すように、フォトリソグラフィ技術により、第1、第2ドープドポリシリコン膜307a、307b、導電膜311及びシリコン窒化膜312をエッチングして、配線層341、342、343を形成する。
【0017】
その結果、周辺回路領域Eには、第1ドープドポリシリコン膜307a、導電膜311及びシリコン窒化膜312が順次積層されてなる配線層341が形成される。この配線層341は、周辺回路領域Eにおけるプレーナ型トランジスタのワード線になる。
【0018】
また、メモリセル領域Gには、第2ドープドポリシリコン膜307b、導電膜311及びシリコン窒化膜312が順次積層されてなる一対の配線層342、342が形成される。この配線層342は、メモリセル領域GにおけるトランジスタTrのビット線となる。また、このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【0019】
更に、周辺回路領域Fには、第2ドープドポリシリコン膜307b、導電膜311及びシリコン窒化膜312が順次積層されてなる配線層343が形成される。この配線層343は、周辺回路領域Fにおけるプレーナ型トランジスタのワード線になる。
【先行技術文献】
【特許文献】
【0020】
【特許文献1】特開2001−210801号公報
【特許文献2】特開2008−277320号公報
【特許文献3】特開2002−368126号公報
【特許文献4】特開平8−17946号公報
【特許文献5】特開平8−316168号公報
【特許文献6】特開平9−321233号公報
【発明の概要】
【発明が解決しようとする課題】
【0021】
従来の半導体装置の製造方法では、周辺回路領域E、Fのウエル層332、333の形成のために、マスクの設置及びイオン注入の工程を合計で2度行っている。
また、周辺回路領域E、Fにおける第1、第2ドープドポリシリコン膜307a、307bの形成のために、マスクの設置及びイオン注入の工程を合計で2度行っている。
そうすると、従来の半導体装置の製造方法は、マスクの設置及びイオン注入の工程を合計で4度行う必要があり、工程数が多く、しかも煩雑になるという問題があった。
【課題を解決するための手段】
【0022】
本発明の半導体装置の製造方法は、活性領域を有する半導体基板に第1絶縁膜を形成し、前記活性領域の少なくとも第1領域に第1導電型の第1ウエル層を形成し、前記第1領域以外の前記第1絶縁膜上に第1半導体膜を形成し、前記第1領域内の前記第1ウエル層にMOSトランジスタを形成し、前記第1半導体膜及び前記第1領域の前記第1絶縁膜の上に、前記MOSトランジスタのビットコンタクトを兼ねる第2半導体膜を形成するMOSトランジスタ形成工程と、前記第2半導体膜上に、第2領域用のマスクを積層してから、前記活性領域の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成し、次いで、前記第2領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第2領域の形成工程と、前記第2半導体膜上に導電膜を積層してから、前記第1、第2半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第1領域に前記MOSトランジスタ用のビット配線層を形成するとともに、前記第2領域に別の配線層を形成する配線形成工程と、を具備してなることを特徴とする。
【発明の効果】
【0023】
本発明の半導体装置の製造方法によれば、MOSトランジスタが形成された第1領域とは別の領域である第2領域において、第2ウエル層を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜への第1または第2導電型のドーパントの注入とを、第2領域用のマスクを用いて行う。このため本発明では、第2領域の形成工程の際のマスクの設置を1度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【図面の簡単な説明】
【0024】
【図1】図1は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、MOSトランジスタ形成工程を示す工程図である。
【図2】図2は、MOSトランジスタ形成工程を示す工程図である。
【図3】図3は、MOSトランジスタ形成工程を示す工程図である。
【図4】図4は、MOSトランジスタ形成工程を示す工程図である。
【図5】図5は、MOSトランジスタ形成工程を示す工程図である。
【図6】図6は、MOSトランジスタ形成工程を示す工程図である。
【図7】図7は、MOSトランジスタ形成工程を示す工程図である。
【図8】図8は、MOSトランジスタ形成工程を示す工程図である。
【図9】図9は、MOSトランジスタ形成工程を示す工程図である。
【図10】図10は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、第2領域の形成工程を示す工程図である。
【図11】図11は、第2領域の形成工程を示す工程図である。
【図12】図12は、第3領域の形成工程を示す工程図である。
【図13】図13は、第3領域の形成工程を示す工程図である。
【図14】図14は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図15】図15は、配線形成工程を示す工程図である。
【図16】図16は、本発明の第2の実施形態である半導体装置の製造方法を示す図であって、MOSトランジスタ形成工程を示す工程図である。
【図17】図17は、MOSトランジスタ形成工程を示す工程図である。
【図18】図18は、MOSトランジスタ形成工程を示す工程図である。
【図19】図19は、MOSトランジスタ形成工程を示す工程図である。
【図20】図20は、MOSトランジスタ形成工程を示す工程図である。
【図21】図21は、MOSトランジスタ形成工程を示す工程図である。
【図22】図22は、MOSトランジスタ形成工程を示す工程図である。
【図23】図23は、MOSトランジスタ形成工程を示す工程図である。
【図24】図24は、本発明の第2の実施形態である半導体装置の製造方法を示す図であって、第2領域の形成工程を示す工程図である。
【図25】図25は、第2領域の形成工程を示す工程図である。
【図26】図26は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図27】図27は、配線形成工程を示す工程図である。
【図28】図28は、従来の半導体装置の製造方法を示す工程図である。
【図29】図29は、従来の半導体装置の製造方法を示す工程図である。
【図30】図30は、従来の半導体装置の製造方法を示す工程図である。
【図31】図31は、従来の半導体装置の製造方法を示す工程図である。
【図32】図32は、従来の半導体装置の製造方法を示す工程図である。
【図33】図33は、従来の半導体装置の製造方法を示す工程図である。
【図34】図34は、従来の半導体装置の製造方法を示す工程図である。
【図35】図35は、従来の半導体装置の製造方法を示す工程図である。
【図36】図36は、従来の半導体装置の製造方法を示す工程図である。
【図37】図37は、従来の半導体装置の製造方法を示す工程図である。
【図38】図38は、従来の半導体装置の製造方法を示す工程図である。
【図39】図39は、従来の半導体装置の製造方法を示す工程図である。
【図40】図40は、従来の半導体装置の製造方法を示す工程図である。
【図41】図41は、従来の半導体装置の製造方法を示す工程図である。
【図42】図42は、従来の半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【0025】
「第1の実施形態」
以下、本発明の第1の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第1領域に第1導電型の第1ウエル層を形成するとともに、第1領域内の前記第1ウエル層にMOSトランジスタを形成するMOSトランジスタ形成工程と、半導体基板の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成する第2領域の形成工程と、半導体基板の第3領域に第1または第2導電型ドーパントを注入して第3ウエル層を形成する工程と、第1領域にMOSトランジスタ用のビット配線層を形成するとともに、第2、第3領域に別の配線層を形成する配線形成工程と、を具備して構成されている。
以下、各工程について順次説明する。
【0026】
「MOSトランジスタ形成工程」
MOSトランジスタ形成工程では、先ず、半導体基板1に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。図1には、半導体基板1の活性領域の一部を図示している。次に、図1に示すように、半導体基板1に第1絶縁膜2を形成する。第1絶縁膜2は、熱酸化法で形成された酸化シリコン膜が好ましい。
【0027】
次に、図2に示すように、第1絶縁膜2の全面に第1半導体膜3を積層する。第1半導体膜3は、ドーパントを含まないポリシリコン膜を用いることができ、CVD法で形成できる。
【0028】
次に、図3に示すように、第1半導体膜3の上に、第1領域用のマスク4を積層する。第1領域用のマスク4には、第1領域Aに対応する開口部4aが設けられている。なお、第1領域Aは、活性領域のうちの一部の領域である。
次に、マスク4の開口部4aを介して半導体基板1に第1導電型ドーパントを注入して第1ウエル層31を形成する。第1導電型ドーパントはp型のドーパントが好ましく、これにより、第1領域Aのみにp型の第1ウエル層31が形成される。
【0029】
次に、図4に示すように、マスク4をエッチングマスクとして、第1半導体膜3をエッチングすることにより、第1領域Aに位置する第1半導体膜3を除去して第1絶縁膜2の一部を露出させる。
【0030】
次に、図5に示すように、第1絶縁膜2及び第1ウエル層31を連通するゲート電極用の溝1aを設け、溝1aの内面に図示しないゲート絶縁膜(酸化シリコン膜)を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極21を溝1aの内部に埋め込むように形成し、更にゲート電極21の上に酸化シリコン膜等からなる埋め込み絶縁膜22を形成して溝1aを完全に埋める。更に、溝1aの両側に位置する第1導電型の第1ウエル層31に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板1にゲート電極21が埋め込まれてなるMOSトランジスタTrを形成する。
【0031】
次に、図6に示すように、第1絶縁膜及び第1半導体膜3の上に、酸化シリコン膜等からなる第2絶縁膜5を積層する。第2絶縁膜5は、半導体基板1の第1領域A及び第1領域A以外の領域に形成する。
【0032】
次に、図7に示すように、第1領域Aの第2絶縁膜5上にエッチング用のマスク6を積層し、第2絶縁膜5に対してドライエッチングを行って、第2領域B1及び第3領域B2に位置する第2絶縁膜5を除去する。これにより、第2絶縁膜5は第1領域A上のみに残存する。第2領域B1及び第3領域B2は、第1領域Aに隣接する領域であり、いずれも半導体基板1の活性領域に含まれる。
【0033】
次に、図8に示すように、マスク6を除去した後、第2絶縁膜5及び第1絶縁膜2に連通するビットコンタクト用のホール23を設ける。ビットコンタクト用のホール23は、半導体基板1が露出するように設ける。
【0034】
次に、図9に示すように、ビットコンタクト用のホール23を埋めるように、第2絶縁膜5及び第1半導体膜3の上に第2半導体膜7を積層する。第2半導体膜7は、第1導電型の半導体膜が好ましく、P等のn型ドーパントがドープされたポリシリコン膜がより好ましい。第2半導体膜7は、例えばCVD法で形成すればよい。また、第2半導体膜7の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【0035】
「第2領域の形成工程」
次に、第2領域の形成工程では、図10に示すように、第2半導体膜7上に、第2領域用のマスク8を積層してから、第2領域B1に第1または第2導電型ドーパントを注入して第2ウエル層32を形成し、次いで、図11に示すように、第2領域B1の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。第2導電型ドーパントは、第1導電型ドーパントとは異なる導電型のドーパントであり、第1導電型がp型なら第2導電型はn型になる。
【0036】
具体的には、まず図10に示すように、第2半導体膜7の上に、第2領域B1のイオン注入用のマスク8を積層する。マスク8には、第2領域B1を露出させる開口部8aが設けられている。この開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の半導体基板1に注入する。図10の例では、第2導電型のドーパント(例えばn型ドーパントであるリン)を注入して、第2導電型(n型)の第2ウエル層32を形成する。
【0037】
次に、図11に示すように、第2領域B1のイオン注入用のマスク8を積層したまま、マスク8の開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで拡散する。このようにして、第2領域B1における第1、第2半導体膜3、7を、第1または第2導電型の第3半導体膜7aとする。図11の例では、第2ウエル層32が第2導電型(n型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第2領域B1上に第1導電型の第3半導体膜7aを形成する。なお、第3半導体膜7aのうち、厚み方向で半導体基板1に近い領域は、元はアンドープの第1半導体膜3であったことから、第3半導体膜7aの半導体基板1に近い領域では、ドーパント濃度が低くなっている。
【0038】
なお、本実施形態では、第2ウエル層32を第2導電型とし、第3半導体膜7aを第1導電型としたが、本発明はこれに限らず、第2ウエル層32を第1導電型とし、第3半導体膜7aを第2導電型としてもよい。
【0039】
「第3領域の形成工程」
次に、第3領域の形成工程では、図12に示すように、第2、第3半導体膜7、7a上に第3領域用のマスク9を積層してから、第3領域B2に第1または第2導電型ドーパントを注入して第3ウエル層33を形成し、次いで、図13に示すように、第3領域B2の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。
【0040】
具体的には、まず図12に示すように、第2、第3半導体膜7、7aの上に、第3領域B2のイオン注入用のマスク9を積層する。マスク9には、第3領域B2を露出させる開口部9aが設けられている。この開口部9aを介して、イオン注入法により第1または第2の導電型のドーパントを第3領域B2の半導体基板1に注入する。このようにして、第3領域B2に、第1または第2導電型の第3ウエル層33を形成する。図12の例では、第1導電型のドーパント(例えばp型ドーパントであるボロン)を注入して、第1導電型(p型)の第3ウエル層33を形成する。
【0041】
次に、図13に示すように、マスク9を積層したまま、マスク9の開口部9aを介して、イオン注入法により第1または第2の導電型のドーパントを第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで達する。このようにして、第3領域B2における第1、第2半導体膜3、7を、第1または第2の導電型の半導体膜とする。図13の例では、第3ウエル層33が第1導電型(p型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第3領域B2上に第1導電型の第4半導体膜7bを形成する。なお、第4半導体膜7bのうち、厚み方向で半導体基板1に近い領域は、元はアンドープの第1半導体膜3であったことから、第4半導体膜7bの半導体基板1に近い領域では、ドーパント濃度が低くなっている。
【0042】
なお、本実施形態では、第3ウエル層33を第2導電型とし、第4半導体膜7bを第1導電型としたが、本発明はこれに限らず、第3ウエル層33を第1導電型とし、第4半導体膜7bを第2導電型としてもよい。
【0043】
「配線形成工程」
次に、図14に示すように、マスク9を除いてから、第2〜第4半導体膜7、7a、7bの上に、導電膜11及び第3絶縁膜12を積層する。導電膜11は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第3絶縁膜12は、例えばシリコン窒化膜で構成する。
【0044】
次に、図15に示すように、フォトリソグラフィ技術により、第2〜第4半導体膜7、7a、7b、導電膜11及び第3絶縁膜12をエッチングして、配線層41、42、43を形成する。
【0045】
その結果、第1領域Aには、第2半導体膜7、導電膜11及び第3絶縁膜12が順次積層されてなる配線層41が形成される。この配線層41は、第1領域AにおけるトランジスタTrのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域においてプレーナ型トランジスタのワード線になる。
【0046】
また、第2領域B1には、第3半導体膜7a、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層42が形成される。この配線層42は、第2領域B1におけるプレーナ型トランジスタのワード線になる。
更に、第3領域B2には、第4半導体膜7b、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層43が形成される。この配線層43は、第3領域B2におけるプレーナ型トランジスタのワード線になる。
【0047】
更に、本実施形態の半導体装置の製造方法では、各配線層41〜43の形成後、各配線層41〜43を埋める第1層間絶縁膜を積層し、第1層間絶縁膜にMOSトランジスタTrのドレイン領域に接続されるコンタクトプラグを形成し、第1層間絶縁膜上に第2層間絶縁膜を積層し、第2層間絶縁膜において先のコンタクトプラグに接続されるキャパシタを形成してもよい。MOSトランジスタTr及びキャパシタによってDRAMが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【0048】
MOSトランジスタTrにキャパシタ等の各種記憶素子を接続することでメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第1領域Aがメモリセル領域となり、第2、第3領域B1、B2がそれぞれ周辺回路領域となる。
【0049】
上記の半導体装置の製造方法によれば、MOSトランジスタTrが形成された第1領域Aとは別の領域である第2領域B1において、第2ウエル層32を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜3、7への第1導電型のドーパントの注入とを、第2領域用のマスク8を用いて一度に行う。このため本実施形態では、第2領域の形成工程の際のマスク8の設置を1回で済ますことができる。
また、上記の半導体装置の製造方法によれば、第2領域形成工程と配線形成工程との間で、第1、第2領域A、B1とは別の領域である第3領域B2において、第3ウエル層33を形成するための第1導電型ドーパントの注入と、第1、第2半導体膜3、7への第2導電型のドーパントの注入とを、第3領域用のマスク9を用いて一度に行う。このため本実施形態では、第3領域の形成工程の際のマスク9の設置を1度で済ますことができる。
以上により、上記の半導体装置の製造方法によれば、第2及び第3領域B1、B2の形成工程時のマスクの設置を合計で2回で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【0050】
また、上記の半導体装置の製造方法によれば、第1の導電型のドーパントを第2領域B1上の第2半導体膜7に注入する際、注入されたドーパントの一部が第2半導体膜7下の第1半導体膜3まで達するが、元はアンドープ膜であった第1半導体膜3の半導体基板1に近い領域ではドーパント濃度が低くなる。これにより、配線層42をゲート電極とする周辺回路のpMOSトランジスタにおいて、ゲート電極のうちゲート絶縁膜近傍の部分をほぼノンドープとすることができる。これにより、配線層42からなるゲート電極にカウンタードープする際のドーパントの注入量を少なくすることができる。
【0051】
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第2半導体膜7を第1導電型の半導体膜で形成することで、MOSトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第1ウエル層31に溝1aを設け、溝1a内にゲート絶縁膜及びゲート電極21を順次形成し、次いで第1ウエル層31に第2導電型ドーパントを注入して不純物拡散領域を形成してMOSトランジスタTrを形成する。得られたMOSトランジスタTrは、トレンチゲートトランジスタであり、チャネル長を十分に確保できる。また、ゲート電極21(ワード線)を半導体基板1に埋め込むので、ワード配線を半導体基板1上に形成した場合に比べて、配線層41の形成領域を広く確保できる。
また、上記の半導体装置の製造方法では、MOSトランジスタ形成工程において、第1ウエル層31を第1領域Aにのみに形成し、第2、第3領域B1、B2には形成しない。そして、その後の工程において、第2、第3領域B1、B2に第2、第3ウエル層32、33をイオン注入法で形成する。これにより、第2、第3ウエル層32、33のドーパント濃度を、第2、第3領域の形成工程において調整することができ、第2、第3ウエル層32、33の電気特性を精密に制御できる。
また、第1〜第3領域A、B1、B2のドーパント濃度をそれぞれ独立して制御することもできる。
【0052】
更に、配線層形成工程の後に、MOSトランジスタに接続するキャパシタを形成する工程を備えることで、DRAMを効率良く製造できる。
【0053】
「第2の実施形態」
次に、本発明の第2の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板に第1導電型の第1ウエル層を形成するとともに、第1領域に位置する第1ウエル層にMOSトランジスタを形成するMOSトランジスタ形成工程と、半導体基板の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成する第2領域の形成工程と、第1領域にMOSトランジスタ用のビット配線層を形成するとともに、第2領域に別の配線層を形成する配線形成工程と、を具備して構成されている。以下、各工程について、順次説明する。
【0054】
「MOSトランジスタ形成工程」
先ず、半導体基板1に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。次に、図16に示すように、活性領域を有する半導体基板1の上に第1絶縁膜2(例えば酸化シリコン膜)を熱酸化法により形成する。
次に、半導体基板1の活性領域の全部に、第1導電型ドーパントを注入して第1ウエル層131を形成する。第1導電型ドーパントはp型のドーパントが好ましく、これにより、半導体基板にp型の第1ウエル層131が形成される。
【0055】
次に、図17に示すように、第1絶縁膜2の全面に第1半導体膜103を積層する。第1半導体膜103は、ドーパントを含むポリシリコン膜を用いることができ、より具体的にはp型ドーパントであるPがドープされたポリシリコン膜を用いることができる。第1半導体膜103はCVD法で形成できる。
【0056】
次に、図18に示すように、第1半導体膜103の上に、マスク4を積層する。第1領域用のマスク4には、第1領域Aのトランジスタ形成領域A1に対応する開口部4aが設けられている。
次に、マスク4をエッチングマスクとして、第1半導体膜103をエッチングすることにより、第1領域Aのトランジスタ形成領域A1に位置する第1半導体膜103を除去して第1絶縁膜2の一部を露出させる。
【0057】
次に、図19に示すように、第1絶縁膜2及び第1ウエル層131を連通するゲート電極用の溝1aを設け、溝1aの内面に図示しないゲート絶縁膜(酸化シリコン膜)を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極21を溝1aの内部に埋め込むように形成し、更にゲート電極21の上に酸化シリコン膜等からなる埋め込み絶縁膜22を形成して溝1aを完全に埋める。更に、溝1aの両側に位置する第1導電型の第1ウエル層131に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、ゲート電極21が半導体基板1に埋め込まれてなるMOSトランジスタTrを形成する。
【0058】
次に、図20に示すように、第1絶縁膜2及び第1半導体膜103の上に、酸化シリコン膜等からなる第2絶縁膜5を積層する。第2絶縁膜5は、半導体基板1の第1領域A及び第1領域A以外の領域に形成する。
【0059】
次に、図21に示すように、第1領域Aの第2絶縁膜5上にエッチング用のマスク6を積層し、第2絶縁膜5に対してドライエッチングを行って、トランジスタ形成領域A1以外の領域に位置する第2絶縁膜5を除去する。これにより、第2絶縁膜5は第1領域A上のみに残存する。
【0060】
次に、図22に示すように、マスク6を除去した後、第2絶縁膜5及び第1絶縁膜2に連通するビットコンタクト用のホール23を設ける。ビットコンタクト用のホール23は、半導体基板1が露出するように設ける。
【0061】
次に、図23に示すように、ビットコンタクト用のホール23を埋めるように、第2絶縁膜5及び第1半導体膜103の上に第2半導体膜7を積層する。第2半導体膜7は、第1導電型の半導体膜が好ましく、P等のn型ドーパントがドープされたポリシリコン膜がより好ましい。第2半導体膜7は、例えばCVD法で形成すればよい。また、第2半導体膜7の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【0062】
「第2領域の形成工程」
次に、第2領域の形成工程では、図24に示すように、第2半導体膜7上に、第2領域用のマスク8を積層してから、第2領域B1に第1または第2導電型ドーパントを注入して第2ウエル層132を形成し、次いで、図25に示すように、第2領域B1の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。
【0063】
具体的には、まず図24に示すように、第2半導体膜7の上に、第2領域B1のイオン注入用のマスク8を積層する。マスク8には、第2領域B1を露出させる開口部8aが設けられている。この開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の半導体基板1に注入する。図24の例では、第2導電型のドーパント(例えばn型ドーパントであるリン)を注入して、第1ウエル層131の一部を、第2導電型(n型)の第2ウエル層132とする。
【0064】
次に、図25に示すように、第2領域B1のイオン注入用のマスク8を積層したまま、マスク8の開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで拡散する。このようにして、第2領域B1における第1、第2半導体膜103、7を、第1または第2の導電型の第3半導体膜7aとする。図11の例では、第2ウエル層132が第2導電型(n型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第2領域B1上に第1導電型の第3半導体膜7aを形成する。
【0065】
なお、本実施形態では、第2ウエル層132を第2導電型とし、第3半導体膜7aを第1導電型としたが、本発明はこれに限らず、第2ウエル層132を第1導電型とし、第3半導体膜7aを第2導電型としてもよい。
【0066】
「配線形成工程」
次に、図26に示すように、マスク8を除いてから、第2〜第3半導体膜7、7aの上に、導電膜11及び第3絶縁膜12を積層する。導電膜11は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第3絶縁膜12は、例えばシリコン窒化膜で構成する。
【0067】
次に、図27に示すように、フォトリソグラフィ技術により、第2〜第3半導体膜7、7a、導電膜11及び第3絶縁膜12をエッチングして、配線層141、142、143を形成する。
【0068】
その結果、第1領域Aには、第2半導体膜7、導電膜11及び第3絶縁膜12が順次積層されてなる配線層141、143が形成される。配線層141は、第1領域Aのトランジスタ形成領域A1に設けられ、トランジスタTrのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
また、配線層143は、第1領域Aのトランジスタ形成領域A1以外の領域に設けられ、図示しない別の周辺回路領域まで延長されており、当該別の周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【0069】
また、第2領域B1には、第3半導体膜7a、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層142が形成される。この配線層142は、第2領域B1におけるプレーナ型トランジスタのワード線になる。
【0070】
更に、本実施形態の半導体装置の製造方法では、第1の実施形態と同様に、各配線層141〜143を形成後、第1層間絶縁膜、コンタクトプラグ、第2層間絶縁膜及びキャパシタを順次形成してもよい。MOSトランジスタTrとキャパシタによってDRAMが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【0071】
MOSトランジスタTrにキャパシタ等の各種記憶素子を接続することによってメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第1領域Aがメモリセル領域となり、第2領域B1が周辺回路領域となる。
【0072】
上記の半導体装置の製造方法によれば、MOSトランジスタTrが形成された第1領域Aとは別の領域である第2領域B1において、第2ウエル層132を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜103、7への第2導電型のドーパントの注入とを、第2領域用のマスク8を用いて行う。このため本実施形態では、第2領域の形成工程の際のマスク8の設置を1度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【0073】
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第2半導体膜7を第1導電型の半導体膜で形成することで、MOSトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、溝1a、ゲート絶縁膜、ゲート電極21及び不純物拡散領域を順次形成してトレンチゲート型のMOSトランジスタTrを形成する。得られたMOSトランジスタTrは、十分なチャネル長を確保できる。また、ゲート電極21(ワード線)を半導体基板1に埋め込むので、ワード配線を半導体基板1上に形成した場合に比べて、配線層41の形成領域を広く確保できる。
【0074】
更に、配線層形成工程の後に、MOSトランジスタに接続するキャパシタを形成する工程を備えることで、DRAMを効率良く製造できる。
【0075】
なお、本発明では、第1導電型をp型とし、第2導電型をn型としたが、第1導電型をn型とし、第2導電型をp型としても良い。
【符号の説明】
【0076】
1…半導体基板、1a…溝、2…第1絶縁膜、3、103…第1半導体膜、7、107…第2半導体膜、8…第2領域用のマスク、9…第3領域用のマスク、11…導電膜、21…ゲート電極、31、131…第1ウエル層、32、132…第2ウエル層、33…第3ウエル層、41、141…配線層(MOSトランジスタ用のビット配線層)、42、142…配線層(別の配線層)、A…第1領域(活性領域、メモリセル領域)、B1…第2領域(活性領域、周辺回路領域)、B2…第3領域(活性領域、周辺回路領域)、Tr…MOSトランジスタ。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体基板に溝が設けられ、溝の内部にゲート絶縁膜が形成され、更に溝の内部にゲート電極が埋め込まれて構成された電界効果型のトランジスタが知られている(例えば、特許文献1)。また、特許文献2〜6には、プレーナ型のトランジスタを製造する方法が開示されている。特許文献2〜6のトランジスタの製造方法には、ウエル領域の形成方法が含まれている。
【0003】
ここで、ゲート電極が半導体基板に埋め込まれて構成された電界効果型のトランジスタの製造方法の従来例について、図28〜図42を参照して説明する。
【0004】
まず、図28に示すように、半導体基板301の表面に、熱酸化法によって第1シリコン酸化膜302を形成する。
次に、図29に示すように、半導体基板301の周辺回路領域Eに、第2導電型(例えばn型)のウエル層332を形成する。
具体的には、第1シリコン酸化膜302の上に周辺回路領域Eのウエル形成用のマスク307を積層してから、イオン注入法により、第2の導電型のドーパントを半導体基板301に注入することにより、第2導電型(例えばn型)のウエル層332を形成する。
【0005】
次に、図30に示すように、半導体基板301の別の周辺回路領域Fに、第1導電型(例えばp型)のウエル層333を形成する。
具体的には、マスク307を除いた後、第1シリコン酸化膜302の上に周辺回路領域Fのウエル形成用のマスク310を積層してから、イオン注入法により、第1の導電型のドーパントを半導体基板301に注入することにより、第1導電型(例えばp型)のウエル層333を形成する。
【0006】
次に、図31に示すように、マスク310を除いた後、第1シリコン酸化膜302の上に、ドーパントを含まない第1アンドープポリシリコン膜303を形成する。
【0007】
次に、図32に示すように、半導体基板301のメモリセル領域Gに、第1導電型(例えばp型)のウエル層331を形成する。
具体的には、第1アンドープポリシリコン膜303の上に、メモリセル領域Gのウエル形成用のマスク304を積層してから、マスク304の開口部304aを介して、イオン注入法により、第1の導電型のドーパントを半導体基板301に注入することにより、第1導電型(例えばp型)のウエル層331を形成する。
【0008】
次に、図33に示すように、ウエル形成用のマスク304をエッチング用のマスクとして流用して、メモリセル領域Gにある第1アンドープポリシリコン膜303をエッチングにより除去して、メモリセル領域Gに位置する第1シリコン酸化膜302を露出させる。
次に、図34に示すように、メモリセル領域Gウエル層331及び第1シリコン酸化膜302に、ゲート電極用の溝301aを形成し、溝301aの内面に図示しないゲート絶縁膜を熱酸化法により形成し、次いで溝301aの内部に例えばタングステン等からなるゲート電極321を埋め込むように形成し、更にゲート電極321の上に第2シリコン酸化膜322を形成して溝301aを完全に埋める。更に、溝301aの両側に位置する第1導電型のウエル層331に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板301にゲート電極321が埋め込まれてなるトランジスタTrを形成する。
【0009】
次に、図35に示すように、第1シリコン酸化膜302の露出部分及び第1アンドープポリシリコン膜303の上に、第3のシリコン酸化膜305を形成する。第3のシリコン酸化膜305はメモリセル領域G及び周辺回路領域E,Fを覆うように形成する。
【0010】
次に、図36に示すように、メモリセル領域Gの上にエッチング用のマスク306を積層し、第3シリコン酸化膜305に対してドライエッチングを行い、周辺回路領域E、Fにある第3シリコン酸化膜305を除去する。
【0011】
次に、図37に示すように、メモリセル領域Gに残存する第3シリコン酸化膜305にビットコンタクト用のホール323を設ける。ビットコンタクト用のホール323は、半導体基板301が露出するように設ける。
【0012】
次に、図38に示すように、ビットコンタクト用のホール323を埋めるように、ドーパントを含まない第2アンドープポリシリコン膜307を積層する。第2アンドープポリシリコン膜307は、ビットコンタクト用のホール323を埋めるとともに、メモリセル領域G及び周辺回路領域E、Fを覆うように形成する。第2アンドープポリシリコン膜307の上面は平坦化することが望ましい。
【0013】
次に、図39に示すように、周辺回路領域Eにある第1アンドープポリシリコン膜303及び第2アンドープポリシリコン膜307に、第1導電型(例えばp型)のドーパントをドープする。
具体的には、第2アンドープポリシリコン膜307の上に、周辺回路領域Eへのドープ用のマスク308を積層してから、イオン注入法により、第1の導電型のドーパントを第1、第2アンドープポリシリコン膜303、307に注入する。このようにして、周辺回路領域Eに、第1導電型(例えばp型)のドーパントを含む第1ドープドポリシリコン膜307aを形成する。
【0014】
次に、図40に示すように、メモリセル領域G及び周辺回路領域Fに残存する第1、第2アンドープポリシリコン膜303、307に、第2導電型(例えばn型)のドーパントをドープする。
具体的には、第1ドープドポリシリコン膜307aの上に、メモリセル領域G及び周辺回路領域Fへのドープ用のマスク309を積層してから、イオン注入法により、第2の導電型のドーパントを第1、第2アンドープポリシリコン膜303、307に注入する。このようにして、メモリセル領域G及び周辺回路領域Fに渡って、第2導電型(例えばn型)のドーパントを含む第2ドープドポリシリコン膜307bを形成する。
【0015】
次に、図41に示すように、マスク309を除いてから、第1、第2ドープドポリシリコン膜307a、307bの上に、導電膜311及びシリコン窒化膜312を積層する。導電膜311は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。
【0016】
次に、図42に示すように、フォトリソグラフィ技術により、第1、第2ドープドポリシリコン膜307a、307b、導電膜311及びシリコン窒化膜312をエッチングして、配線層341、342、343を形成する。
【0017】
その結果、周辺回路領域Eには、第1ドープドポリシリコン膜307a、導電膜311及びシリコン窒化膜312が順次積層されてなる配線層341が形成される。この配線層341は、周辺回路領域Eにおけるプレーナ型トランジスタのワード線になる。
【0018】
また、メモリセル領域Gには、第2ドープドポリシリコン膜307b、導電膜311及びシリコン窒化膜312が順次積層されてなる一対の配線層342、342が形成される。この配線層342は、メモリセル領域GにおけるトランジスタTrのビット線となる。また、このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【0019】
更に、周辺回路領域Fには、第2ドープドポリシリコン膜307b、導電膜311及びシリコン窒化膜312が順次積層されてなる配線層343が形成される。この配線層343は、周辺回路領域Fにおけるプレーナ型トランジスタのワード線になる。
【先行技術文献】
【特許文献】
【0020】
【特許文献1】特開2001−210801号公報
【特許文献2】特開2008−277320号公報
【特許文献3】特開2002−368126号公報
【特許文献4】特開平8−17946号公報
【特許文献5】特開平8−316168号公報
【特許文献6】特開平9−321233号公報
【発明の概要】
【発明が解決しようとする課題】
【0021】
従来の半導体装置の製造方法では、周辺回路領域E、Fのウエル層332、333の形成のために、マスクの設置及びイオン注入の工程を合計で2度行っている。
また、周辺回路領域E、Fにおける第1、第2ドープドポリシリコン膜307a、307bの形成のために、マスクの設置及びイオン注入の工程を合計で2度行っている。
そうすると、従来の半導体装置の製造方法は、マスクの設置及びイオン注入の工程を合計で4度行う必要があり、工程数が多く、しかも煩雑になるという問題があった。
【課題を解決するための手段】
【0022】
本発明の半導体装置の製造方法は、活性領域を有する半導体基板に第1絶縁膜を形成し、前記活性領域の少なくとも第1領域に第1導電型の第1ウエル層を形成し、前記第1領域以外の前記第1絶縁膜上に第1半導体膜を形成し、前記第1領域内の前記第1ウエル層にMOSトランジスタを形成し、前記第1半導体膜及び前記第1領域の前記第1絶縁膜の上に、前記MOSトランジスタのビットコンタクトを兼ねる第2半導体膜を形成するMOSトランジスタ形成工程と、前記第2半導体膜上に、第2領域用のマスクを積層してから、前記活性領域の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成し、次いで、前記第2領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第2領域の形成工程と、前記第2半導体膜上に導電膜を積層してから、前記第1、第2半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第1領域に前記MOSトランジスタ用のビット配線層を形成するとともに、前記第2領域に別の配線層を形成する配線形成工程と、を具備してなることを特徴とする。
【発明の効果】
【0023】
本発明の半導体装置の製造方法によれば、MOSトランジスタが形成された第1領域とは別の領域である第2領域において、第2ウエル層を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜への第1または第2導電型のドーパントの注入とを、第2領域用のマスクを用いて行う。このため本発明では、第2領域の形成工程の際のマスクの設置を1度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【図面の簡単な説明】
【0024】
【図1】図1は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、MOSトランジスタ形成工程を示す工程図である。
【図2】図2は、MOSトランジスタ形成工程を示す工程図である。
【図3】図3は、MOSトランジスタ形成工程を示す工程図である。
【図4】図4は、MOSトランジスタ形成工程を示す工程図である。
【図5】図5は、MOSトランジスタ形成工程を示す工程図である。
【図6】図6は、MOSトランジスタ形成工程を示す工程図である。
【図7】図7は、MOSトランジスタ形成工程を示す工程図である。
【図8】図8は、MOSトランジスタ形成工程を示す工程図である。
【図9】図9は、MOSトランジスタ形成工程を示す工程図である。
【図10】図10は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、第2領域の形成工程を示す工程図である。
【図11】図11は、第2領域の形成工程を示す工程図である。
【図12】図12は、第3領域の形成工程を示す工程図である。
【図13】図13は、第3領域の形成工程を示す工程図である。
【図14】図14は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図15】図15は、配線形成工程を示す工程図である。
【図16】図16は、本発明の第2の実施形態である半導体装置の製造方法を示す図であって、MOSトランジスタ形成工程を示す工程図である。
【図17】図17は、MOSトランジスタ形成工程を示す工程図である。
【図18】図18は、MOSトランジスタ形成工程を示す工程図である。
【図19】図19は、MOSトランジスタ形成工程を示す工程図である。
【図20】図20は、MOSトランジスタ形成工程を示す工程図である。
【図21】図21は、MOSトランジスタ形成工程を示す工程図である。
【図22】図22は、MOSトランジスタ形成工程を示す工程図である。
【図23】図23は、MOSトランジスタ形成工程を示す工程図である。
【図24】図24は、本発明の第2の実施形態である半導体装置の製造方法を示す図であって、第2領域の形成工程を示す工程図である。
【図25】図25は、第2領域の形成工程を示す工程図である。
【図26】図26は、本発明の第1の実施形態である半導体装置の製造方法を示す図であって、配線形成工程を示す工程図である。
【図27】図27は、配線形成工程を示す工程図である。
【図28】図28は、従来の半導体装置の製造方法を示す工程図である。
【図29】図29は、従来の半導体装置の製造方法を示す工程図である。
【図30】図30は、従来の半導体装置の製造方法を示す工程図である。
【図31】図31は、従来の半導体装置の製造方法を示す工程図である。
【図32】図32は、従来の半導体装置の製造方法を示す工程図である。
【図33】図33は、従来の半導体装置の製造方法を示す工程図である。
【図34】図34は、従来の半導体装置の製造方法を示す工程図である。
【図35】図35は、従来の半導体装置の製造方法を示す工程図である。
【図36】図36は、従来の半導体装置の製造方法を示す工程図である。
【図37】図37は、従来の半導体装置の製造方法を示す工程図である。
【図38】図38は、従来の半導体装置の製造方法を示す工程図である。
【図39】図39は、従来の半導体装置の製造方法を示す工程図である。
【図40】図40は、従来の半導体装置の製造方法を示す工程図である。
【図41】図41は、従来の半導体装置の製造方法を示す工程図である。
【図42】図42は、従来の半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【0025】
「第1の実施形態」
以下、本発明の第1の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板の第1領域に第1導電型の第1ウエル層を形成するとともに、第1領域内の前記第1ウエル層にMOSトランジスタを形成するMOSトランジスタ形成工程と、半導体基板の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成する第2領域の形成工程と、半導体基板の第3領域に第1または第2導電型ドーパントを注入して第3ウエル層を形成する工程と、第1領域にMOSトランジスタ用のビット配線層を形成するとともに、第2、第3領域に別の配線層を形成する配線形成工程と、を具備して構成されている。
以下、各工程について順次説明する。
【0026】
「MOSトランジスタ形成工程」
MOSトランジスタ形成工程では、先ず、半導体基板1に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。図1には、半導体基板1の活性領域の一部を図示している。次に、図1に示すように、半導体基板1に第1絶縁膜2を形成する。第1絶縁膜2は、熱酸化法で形成された酸化シリコン膜が好ましい。
【0027】
次に、図2に示すように、第1絶縁膜2の全面に第1半導体膜3を積層する。第1半導体膜3は、ドーパントを含まないポリシリコン膜を用いることができ、CVD法で形成できる。
【0028】
次に、図3に示すように、第1半導体膜3の上に、第1領域用のマスク4を積層する。第1領域用のマスク4には、第1領域Aに対応する開口部4aが設けられている。なお、第1領域Aは、活性領域のうちの一部の領域である。
次に、マスク4の開口部4aを介して半導体基板1に第1導電型ドーパントを注入して第1ウエル層31を形成する。第1導電型ドーパントはp型のドーパントが好ましく、これにより、第1領域Aのみにp型の第1ウエル層31が形成される。
【0029】
次に、図4に示すように、マスク4をエッチングマスクとして、第1半導体膜3をエッチングすることにより、第1領域Aに位置する第1半導体膜3を除去して第1絶縁膜2の一部を露出させる。
【0030】
次に、図5に示すように、第1絶縁膜2及び第1ウエル層31を連通するゲート電極用の溝1aを設け、溝1aの内面に図示しないゲート絶縁膜(酸化シリコン膜)を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極21を溝1aの内部に埋め込むように形成し、更にゲート電極21の上に酸化シリコン膜等からなる埋め込み絶縁膜22を形成して溝1aを完全に埋める。更に、溝1aの両側に位置する第1導電型の第1ウエル層31に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、半導体基板1にゲート電極21が埋め込まれてなるMOSトランジスタTrを形成する。
【0031】
次に、図6に示すように、第1絶縁膜及び第1半導体膜3の上に、酸化シリコン膜等からなる第2絶縁膜5を積層する。第2絶縁膜5は、半導体基板1の第1領域A及び第1領域A以外の領域に形成する。
【0032】
次に、図7に示すように、第1領域Aの第2絶縁膜5上にエッチング用のマスク6を積層し、第2絶縁膜5に対してドライエッチングを行って、第2領域B1及び第3領域B2に位置する第2絶縁膜5を除去する。これにより、第2絶縁膜5は第1領域A上のみに残存する。第2領域B1及び第3領域B2は、第1領域Aに隣接する領域であり、いずれも半導体基板1の活性領域に含まれる。
【0033】
次に、図8に示すように、マスク6を除去した後、第2絶縁膜5及び第1絶縁膜2に連通するビットコンタクト用のホール23を設ける。ビットコンタクト用のホール23は、半導体基板1が露出するように設ける。
【0034】
次に、図9に示すように、ビットコンタクト用のホール23を埋めるように、第2絶縁膜5及び第1半導体膜3の上に第2半導体膜7を積層する。第2半導体膜7は、第1導電型の半導体膜が好ましく、P等のn型ドーパントがドープされたポリシリコン膜がより好ましい。第2半導体膜7は、例えばCVD法で形成すればよい。また、第2半導体膜7の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【0035】
「第2領域の形成工程」
次に、第2領域の形成工程では、図10に示すように、第2半導体膜7上に、第2領域用のマスク8を積層してから、第2領域B1に第1または第2導電型ドーパントを注入して第2ウエル層32を形成し、次いで、図11に示すように、第2領域B1の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。第2導電型ドーパントは、第1導電型ドーパントとは異なる導電型のドーパントであり、第1導電型がp型なら第2導電型はn型になる。
【0036】
具体的には、まず図10に示すように、第2半導体膜7の上に、第2領域B1のイオン注入用のマスク8を積層する。マスク8には、第2領域B1を露出させる開口部8aが設けられている。この開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の半導体基板1に注入する。図10の例では、第2導電型のドーパント(例えばn型ドーパントであるリン)を注入して、第2導電型(n型)の第2ウエル層32を形成する。
【0037】
次に、図11に示すように、第2領域B1のイオン注入用のマスク8を積層したまま、マスク8の開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで拡散する。このようにして、第2領域B1における第1、第2半導体膜3、7を、第1または第2導電型の第3半導体膜7aとする。図11の例では、第2ウエル層32が第2導電型(n型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第2領域B1上に第1導電型の第3半導体膜7aを形成する。なお、第3半導体膜7aのうち、厚み方向で半導体基板1に近い領域は、元はアンドープの第1半導体膜3であったことから、第3半導体膜7aの半導体基板1に近い領域では、ドーパント濃度が低くなっている。
【0038】
なお、本実施形態では、第2ウエル層32を第2導電型とし、第3半導体膜7aを第1導電型としたが、本発明はこれに限らず、第2ウエル層32を第1導電型とし、第3半導体膜7aを第2導電型としてもよい。
【0039】
「第3領域の形成工程」
次に、第3領域の形成工程では、図12に示すように、第2、第3半導体膜7、7a上に第3領域用のマスク9を積層してから、第3領域B2に第1または第2導電型ドーパントを注入して第3ウエル層33を形成し、次いで、図13に示すように、第3領域B2の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。
【0040】
具体的には、まず図12に示すように、第2、第3半導体膜7、7aの上に、第3領域B2のイオン注入用のマスク9を積層する。マスク9には、第3領域B2を露出させる開口部9aが設けられている。この開口部9aを介して、イオン注入法により第1または第2の導電型のドーパントを第3領域B2の半導体基板1に注入する。このようにして、第3領域B2に、第1または第2導電型の第3ウエル層33を形成する。図12の例では、第1導電型のドーパント(例えばp型ドーパントであるボロン)を注入して、第1導電型(p型)の第3ウエル層33を形成する。
【0041】
次に、図13に示すように、マスク9を積層したまま、マスク9の開口部9aを介して、イオン注入法により第1または第2の導電型のドーパントを第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで達する。このようにして、第3領域B2における第1、第2半導体膜3、7を、第1または第2の導電型の半導体膜とする。図13の例では、第3ウエル層33が第1導電型(p型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第3領域B2上に第1導電型の第4半導体膜7bを形成する。なお、第4半導体膜7bのうち、厚み方向で半導体基板1に近い領域は、元はアンドープの第1半導体膜3であったことから、第4半導体膜7bの半導体基板1に近い領域では、ドーパント濃度が低くなっている。
【0042】
なお、本実施形態では、第3ウエル層33を第2導電型とし、第4半導体膜7bを第1導電型としたが、本発明はこれに限らず、第3ウエル層33を第1導電型とし、第4半導体膜7bを第2導電型としてもよい。
【0043】
「配線形成工程」
次に、図14に示すように、マスク9を除いてから、第2〜第4半導体膜7、7a、7bの上に、導電膜11及び第3絶縁膜12を積層する。導電膜11は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第3絶縁膜12は、例えばシリコン窒化膜で構成する。
【0044】
次に、図15に示すように、フォトリソグラフィ技術により、第2〜第4半導体膜7、7a、7b、導電膜11及び第3絶縁膜12をエッチングして、配線層41、42、43を形成する。
【0045】
その結果、第1領域Aには、第2半導体膜7、導電膜11及び第3絶縁膜12が順次積層されてなる配線層41が形成される。この配線層41は、第1領域AにおけるトランジスタTrのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域においてプレーナ型トランジスタのワード線になる。
【0046】
また、第2領域B1には、第3半導体膜7a、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層42が形成される。この配線層42は、第2領域B1におけるプレーナ型トランジスタのワード線になる。
更に、第3領域B2には、第4半導体膜7b、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層43が形成される。この配線層43は、第3領域B2におけるプレーナ型トランジスタのワード線になる。
【0047】
更に、本実施形態の半導体装置の製造方法では、各配線層41〜43の形成後、各配線層41〜43を埋める第1層間絶縁膜を積層し、第1層間絶縁膜にMOSトランジスタTrのドレイン領域に接続されるコンタクトプラグを形成し、第1層間絶縁膜上に第2層間絶縁膜を積層し、第2層間絶縁膜において先のコンタクトプラグに接続されるキャパシタを形成してもよい。MOSトランジスタTr及びキャパシタによってDRAMが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【0048】
MOSトランジスタTrにキャパシタ等の各種記憶素子を接続することでメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第1領域Aがメモリセル領域となり、第2、第3領域B1、B2がそれぞれ周辺回路領域となる。
【0049】
上記の半導体装置の製造方法によれば、MOSトランジスタTrが形成された第1領域Aとは別の領域である第2領域B1において、第2ウエル層32を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜3、7への第1導電型のドーパントの注入とを、第2領域用のマスク8を用いて一度に行う。このため本実施形態では、第2領域の形成工程の際のマスク8の設置を1回で済ますことができる。
また、上記の半導体装置の製造方法によれば、第2領域形成工程と配線形成工程との間で、第1、第2領域A、B1とは別の領域である第3領域B2において、第3ウエル層33を形成するための第1導電型ドーパントの注入と、第1、第2半導体膜3、7への第2導電型のドーパントの注入とを、第3領域用のマスク9を用いて一度に行う。このため本実施形態では、第3領域の形成工程の際のマスク9の設置を1度で済ますことができる。
以上により、上記の半導体装置の製造方法によれば、第2及び第3領域B1、B2の形成工程時のマスクの設置を合計で2回で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【0050】
また、上記の半導体装置の製造方法によれば、第1の導電型のドーパントを第2領域B1上の第2半導体膜7に注入する際、注入されたドーパントの一部が第2半導体膜7下の第1半導体膜3まで達するが、元はアンドープ膜であった第1半導体膜3の半導体基板1に近い領域ではドーパント濃度が低くなる。これにより、配線層42をゲート電極とする周辺回路のpMOSトランジスタにおいて、ゲート電極のうちゲート絶縁膜近傍の部分をほぼノンドープとすることができる。これにより、配線層42からなるゲート電極にカウンタードープする際のドーパントの注入量を少なくすることができる。
【0051】
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第2半導体膜7を第1導電型の半導体膜で形成することで、MOSトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第1ウエル層31に溝1aを設け、溝1a内にゲート絶縁膜及びゲート電極21を順次形成し、次いで第1ウエル層31に第2導電型ドーパントを注入して不純物拡散領域を形成してMOSトランジスタTrを形成する。得られたMOSトランジスタTrは、トレンチゲートトランジスタであり、チャネル長を十分に確保できる。また、ゲート電極21(ワード線)を半導体基板1に埋め込むので、ワード配線を半導体基板1上に形成した場合に比べて、配線層41の形成領域を広く確保できる。
また、上記の半導体装置の製造方法では、MOSトランジスタ形成工程において、第1ウエル層31を第1領域Aにのみに形成し、第2、第3領域B1、B2には形成しない。そして、その後の工程において、第2、第3領域B1、B2に第2、第3ウエル層32、33をイオン注入法で形成する。これにより、第2、第3ウエル層32、33のドーパント濃度を、第2、第3領域の形成工程において調整することができ、第2、第3ウエル層32、33の電気特性を精密に制御できる。
また、第1〜第3領域A、B1、B2のドーパント濃度をそれぞれ独立して制御することもできる。
【0052】
更に、配線層形成工程の後に、MOSトランジスタに接続するキャパシタを形成する工程を備えることで、DRAMを効率良く製造できる。
【0053】
「第2の実施形態」
次に、本発明の第2の実施形態である半導体装置の製造方法について、図面を参照して説明する。
本実施形態の半導体装置の製造方法は、半導体基板に第1導電型の第1ウエル層を形成するとともに、第1領域に位置する第1ウエル層にMOSトランジスタを形成するMOSトランジスタ形成工程と、半導体基板の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成する第2領域の形成工程と、第1領域にMOSトランジスタ用のビット配線層を形成するとともに、第2領域に別の配線層を形成する配線形成工程と、を具備して構成されている。以下、各工程について、順次説明する。
【0054】
「MOSトランジスタ形成工程」
先ず、半導体基板1に、図示しない素子分離領域と、この素子分離領域によって区画された活性領域を設ける。次に、図16に示すように、活性領域を有する半導体基板1の上に第1絶縁膜2(例えば酸化シリコン膜)を熱酸化法により形成する。
次に、半導体基板1の活性領域の全部に、第1導電型ドーパントを注入して第1ウエル層131を形成する。第1導電型ドーパントはp型のドーパントが好ましく、これにより、半導体基板にp型の第1ウエル層131が形成される。
【0055】
次に、図17に示すように、第1絶縁膜2の全面に第1半導体膜103を積層する。第1半導体膜103は、ドーパントを含むポリシリコン膜を用いることができ、より具体的にはp型ドーパントであるPがドープされたポリシリコン膜を用いることができる。第1半導体膜103はCVD法で形成できる。
【0056】
次に、図18に示すように、第1半導体膜103の上に、マスク4を積層する。第1領域用のマスク4には、第1領域Aのトランジスタ形成領域A1に対応する開口部4aが設けられている。
次に、マスク4をエッチングマスクとして、第1半導体膜103をエッチングすることにより、第1領域Aのトランジスタ形成領域A1に位置する第1半導体膜103を除去して第1絶縁膜2の一部を露出させる。
【0057】
次に、図19に示すように、第1絶縁膜2及び第1ウエル層131を連通するゲート電極用の溝1aを設け、溝1aの内面に図示しないゲート絶縁膜(酸化シリコン膜)を熱酸化法によって形成する。次いで例えばタングステン等からなるゲート電極21を溝1aの内部に埋め込むように形成し、更にゲート電極21の上に酸化シリコン膜等からなる埋め込み絶縁膜22を形成して溝1aを完全に埋める。更に、溝1aの両側に位置する第1導電型の第1ウエル層131に、第2導電型のドーパントをイオン注入することにより、図示しない不純物拡散領域を形成する。不純物拡散領域は、電界効果型トランジスタのソース領域及びドレイン領域になる。このようにして、ゲート電極21が半導体基板1に埋め込まれてなるMOSトランジスタTrを形成する。
【0058】
次に、図20に示すように、第1絶縁膜2及び第1半導体膜103の上に、酸化シリコン膜等からなる第2絶縁膜5を積層する。第2絶縁膜5は、半導体基板1の第1領域A及び第1領域A以外の領域に形成する。
【0059】
次に、図21に示すように、第1領域Aの第2絶縁膜5上にエッチング用のマスク6を積層し、第2絶縁膜5に対してドライエッチングを行って、トランジスタ形成領域A1以外の領域に位置する第2絶縁膜5を除去する。これにより、第2絶縁膜5は第1領域A上のみに残存する。
【0060】
次に、図22に示すように、マスク6を除去した後、第2絶縁膜5及び第1絶縁膜2に連通するビットコンタクト用のホール23を設ける。ビットコンタクト用のホール23は、半導体基板1が露出するように設ける。
【0061】
次に、図23に示すように、ビットコンタクト用のホール23を埋めるように、第2絶縁膜5及び第1半導体膜103の上に第2半導体膜7を積層する。第2半導体膜7は、第1導電型の半導体膜が好ましく、P等のn型ドーパントがドープされたポリシリコン膜がより好ましい。第2半導体膜7は、例えばCVD法で形成すればよい。また、第2半導体膜7の上面は平坦化することが望ましい。平坦化することで、後の工程において、イオン注入のためのマスクの積層が容易になる。
【0062】
「第2領域の形成工程」
次に、第2領域の形成工程では、図24に示すように、第2半導体膜7上に、第2領域用のマスク8を積層してから、第2領域B1に第1または第2導電型ドーパントを注入して第2ウエル層132を形成し、次いで、図25に示すように、第2領域B1の少なくとも第2半導体膜7に、第1または第2導電型ドーパントを注入する。
【0063】
具体的には、まず図24に示すように、第2半導体膜7の上に、第2領域B1のイオン注入用のマスク8を積層する。マスク8には、第2領域B1を露出させる開口部8aが設けられている。この開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の半導体基板1に注入する。図24の例では、第2導電型のドーパント(例えばn型ドーパントであるリン)を注入して、第1ウエル層131の一部を、第2導電型(n型)の第2ウエル層132とする。
【0064】
次に、図25に示すように、第2領域B1のイオン注入用のマスク8を積層したまま、マスク8の開口部8aを介して、イオン注入法により第1または第2の導電型のドーパントを第2領域B1の第2半導体膜7に注入する。注入されたドーパントの一部は、第2半導体膜7下の第1半導体膜3まで拡散する。このようにして、第2領域B1における第1、第2半導体膜103、7を、第1または第2の導電型の第3半導体膜7aとする。図11の例では、第2ウエル層132が第2導電型(n型)であるの対し、第1導電型のドーパント(例えば、p型ドーパントであるボロン)を第2半導体膜7に注入することで、第2領域B1上に第1導電型の第3半導体膜7aを形成する。
【0065】
なお、本実施形態では、第2ウエル層132を第2導電型とし、第3半導体膜7aを第1導電型としたが、本発明はこれに限らず、第2ウエル層132を第1導電型とし、第3半導体膜7aを第2導電型としてもよい。
【0066】
「配線形成工程」
次に、図26に示すように、マスク8を除いてから、第2〜第3半導体膜7、7aの上に、導電膜11及び第3絶縁膜12を積層する。導電膜11は例えば、タングステン膜及びタングシテン窒化膜の積層膜で構成する。また、第3絶縁膜12は、例えばシリコン窒化膜で構成する。
【0067】
次に、図27に示すように、フォトリソグラフィ技術により、第2〜第3半導体膜7、7a、導電膜11及び第3絶縁膜12をエッチングして、配線層141、142、143を形成する。
【0068】
その結果、第1領域Aには、第2半導体膜7、導電膜11及び第3絶縁膜12が順次積層されてなる配線層141、143が形成される。配線層141は、第1領域Aのトランジスタ形成領域A1に設けられ、トランジスタTrのビット線となる。このビット線は、図示しない周辺回路領域まで延長されており、当該周辺回路領域におけるプレーナ型トランジスタのワード線になる。
また、配線層143は、第1領域Aのトランジスタ形成領域A1以外の領域に設けられ、図示しない別の周辺回路領域まで延長されており、当該別の周辺回路領域におけるプレーナ型トランジスタのワード線になる。
【0069】
また、第2領域B1には、第3半導体膜7a、導電膜11及び第3絶縁膜12が順次積層されてなる別の配線層142が形成される。この配線層142は、第2領域B1におけるプレーナ型トランジスタのワード線になる。
【0070】
更に、本実施形態の半導体装置の製造方法では、第1の実施形態と同様に、各配線層141〜143を形成後、第1層間絶縁膜、コンタクトプラグ、第2層間絶縁膜及びキャパシタを順次形成してもよい。MOSトランジスタTrとキャパシタによってDRAMが構成される。
また、キャパシタに代えて、相変化材料素子等の他の記憶素子を形成してもよい。
【0071】
MOSトランジスタTrにキャパシタ等の各種記憶素子を接続することによってメモリセルが構成される。メモリセルが備えられた半導体装置においては、例えば、第1領域Aがメモリセル領域となり、第2領域B1が周辺回路領域となる。
【0072】
上記の半導体装置の製造方法によれば、MOSトランジスタTrが形成された第1領域Aとは別の領域である第2領域B1において、第2ウエル層132を形成するための第2導電型ドーパントの注入と、第1、第2半導体膜103、7への第2導電型のドーパントの注入とを、第2領域用のマスク8を用いて行う。このため本実施形態では、第2領域の形成工程の際のマスク8の設置を1度で済ますことができる。これにより、半導体装置の製造時の工程数を削減することができ、また、工程自体も簡略化できる。
【0073】
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、第2半導体膜7を第1導電型の半導体膜で形成することで、MOSトランジスタのビットコンタクトを容易に形成できる。
また、上記の半導体装置の製造方法によれば、MOSトランジスタ形成工程において、溝1a、ゲート絶縁膜、ゲート電極21及び不純物拡散領域を順次形成してトレンチゲート型のMOSトランジスタTrを形成する。得られたMOSトランジスタTrは、十分なチャネル長を確保できる。また、ゲート電極21(ワード線)を半導体基板1に埋め込むので、ワード配線を半導体基板1上に形成した場合に比べて、配線層41の形成領域を広く確保できる。
【0074】
更に、配線層形成工程の後に、MOSトランジスタに接続するキャパシタを形成する工程を備えることで、DRAMを効率良く製造できる。
【0075】
なお、本発明では、第1導電型をp型とし、第2導電型をn型としたが、第1導電型をn型とし、第2導電型をp型としても良い。
【符号の説明】
【0076】
1…半導体基板、1a…溝、2…第1絶縁膜、3、103…第1半導体膜、7、107…第2半導体膜、8…第2領域用のマスク、9…第3領域用のマスク、11…導電膜、21…ゲート電極、31、131…第1ウエル層、32、132…第2ウエル層、33…第3ウエル層、41、141…配線層(MOSトランジスタ用のビット配線層)、42、142…配線層(別の配線層)、A…第1領域(活性領域、メモリセル領域)、B1…第2領域(活性領域、周辺回路領域)、B2…第3領域(活性領域、周辺回路領域)、Tr…MOSトランジスタ。
【特許請求の範囲】
【請求項1】
活性領域を有する半導体基板に第1絶縁膜を形成し、前記活性領域の少なくとも第1領域に第1導電型の第1ウエル層を形成し、前記第1領域以外の前記第1絶縁膜上に第1半導体膜を形成し、前記第1領域内の前記第1ウエル層にMOSトランジスタを形成し、前記第1半導体膜及び前記第1領域の前記第1絶縁膜の上に、前記MOSトランジスタのビットコンタクトを兼ねる第2半導体膜を形成するMOSトランジスタ形成工程と、
前記第2半導体膜上に、第2領域用のマスクを積層してから、前記活性領域の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成し、次いで、前記第2領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第2領域の形成工程と、
前記第2半導体膜上に導電膜を積層してから、前記第1、第2半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第1領域に前記MOSトランジスタ用のビット配線層を形成するとともに、前記第2領域に別の配線層を形成する配線形成工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項2】
前記MOSトランジスタ形成工程において、前記第2半導体膜を、第1導電型の半導体膜で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記MOSトランジスタ形成工程において、前記第1ウエル層に溝を設け、前記溝内にゲート絶縁膜及びゲート電極を順次形成し、次いで前記第1ウエル層の前記溝の両側に第2導電型ドーパントを注入して不純物拡散領域を形成することにより前記MOSトランジスタを形成することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
【請求項4】
前記MOSトランジスタ形成工程において、前記第1ウエル層を前記第1領域にのみに形成することを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置の製造方法。
【請求項5】
前記第2領域形成工程と前記配線形成工程との間において、第3領域用のマスクを積層してから、前記活性領域の第3領域に第1または第2導電型ドーパントを注入して第3ウエル層を形成し、次いで、前記第3領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第3領域の形成工程を行うことを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置の製造方法。
【請求項6】
前記MOSトランジスタ形成工程において、前記第1ウエル層を前記活性領域の全領域に形成し、
前記第2領域の形成工程において、前記第2領域に第2導電型ドーパントを注入して、前記第1ウエル層の一部を前記第2ウエル層とすることを特徴とする請求項1、2及び3の何れか一項に記載の半導体装置の製造方法。
【請求項7】
前記第1領域が半導体装置における記憶素子のメモリセル領域であり、前記第2領域及び前記第3領域が前記記憶素子の周辺回路領域であることを特徴とする請求項1乃至請求項6の何れか一項に記載の半導体装置の製造方法。
【請求項8】
前記配線層形成工程の後に、前記MOSトランジスタに接続するキャパシタを形成する工程を備えたことを特徴とする請求項1乃至請求項7の何れか一項に記載の半導体装置の製造方法。
【請求項1】
活性領域を有する半導体基板に第1絶縁膜を形成し、前記活性領域の少なくとも第1領域に第1導電型の第1ウエル層を形成し、前記第1領域以外の前記第1絶縁膜上に第1半導体膜を形成し、前記第1領域内の前記第1ウエル層にMOSトランジスタを形成し、前記第1半導体膜及び前記第1領域の前記第1絶縁膜の上に、前記MOSトランジスタのビットコンタクトを兼ねる第2半導体膜を形成するMOSトランジスタ形成工程と、
前記第2半導体膜上に、第2領域用のマスクを積層してから、前記活性領域の第2領域に第1または第2導電型ドーパントを注入して第2ウエル層を形成し、次いで、前記第2領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第2領域の形成工程と、
前記第2半導体膜上に導電膜を積層してから、前記第1、第2半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第1領域に前記MOSトランジスタ用のビット配線層を形成するとともに、前記第2領域に別の配線層を形成する配線形成工程と、
を具備してなることを特徴とする半導体装置の製造方法。
【請求項2】
前記MOSトランジスタ形成工程において、前記第2半導体膜を、第1導電型の半導体膜で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記MOSトランジスタ形成工程において、前記第1ウエル層に溝を設け、前記溝内にゲート絶縁膜及びゲート電極を順次形成し、次いで前記第1ウエル層の前記溝の両側に第2導電型ドーパントを注入して不純物拡散領域を形成することにより前記MOSトランジスタを形成することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
【請求項4】
前記MOSトランジスタ形成工程において、前記第1ウエル層を前記第1領域にのみに形成することを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置の製造方法。
【請求項5】
前記第2領域形成工程と前記配線形成工程との間において、第3領域用のマスクを積層してから、前記活性領域の第3領域に第1または第2導電型ドーパントを注入して第3ウエル層を形成し、次いで、前記第3領域の少なくとも前記第2半導体膜に、第1または第2導電型ドーパントを注入する第3領域の形成工程を行うことを特徴とする請求項1乃至請求項4の何れか一項に記載の半導体装置の製造方法。
【請求項6】
前記MOSトランジスタ形成工程において、前記第1ウエル層を前記活性領域の全領域に形成し、
前記第2領域の形成工程において、前記第2領域に第2導電型ドーパントを注入して、前記第1ウエル層の一部を前記第2ウエル層とすることを特徴とする請求項1、2及び3の何れか一項に記載の半導体装置の製造方法。
【請求項7】
前記第1領域が半導体装置における記憶素子のメモリセル領域であり、前記第2領域及び前記第3領域が前記記憶素子の周辺回路領域であることを特徴とする請求項1乃至請求項6の何れか一項に記載の半導体装置の製造方法。
【請求項8】
前記配線層形成工程の後に、前記MOSトランジスタに接続するキャパシタを形成する工程を備えたことを特徴とする請求項1乃至請求項7の何れか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図2】
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【図11】
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【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【公開番号】特開2011−233684(P2011−233684A)
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願番号】特願2010−102109(P2010−102109)
【出願日】平成22年4月27日(2010.4.27)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願日】平成22年4月27日(2010.4.27)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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