半導体装置の製造方法
【課題】側壁接合領域を有した半導体装置の製造方法を提供する。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に側壁接合領域（Ｓｉｄｅ ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般的に水平ゲート（Ｈｏｒｉｚｏｎｔａｌ ｇａｔｅ）はチャネルが水平方向である。最近、ネットダイ（Ｎｅｔ ｄｉｅ）を増加させるためにチャネルが垂直方向の垂直ゲート（Ｖｅｒｔｉｃａｌ ｇａｔｅ）構造が開発されている。ＤＲＡＭで垂直ゲート構造の各セル（Ｃｅｌｌ）はボディとフィラーからなる活性領域、埋込ビットライン（Ｂｕｒｉｅｄ Ｂｉｔ Ｌｉｎｅ）および垂直ゲート（または垂直ワードライン）を備える。ここで、フィラーはボディの一部になることができる。例えば、埋込ビットラインは活性領域のボディの間のトレンチを埋め込み、垂直ゲートは埋込ビットライン上部で活性領域のフィラーの側壁に形成される。埋込ビットラインは、隣接する活性領域の間に埋め込まれることによって１つの埋込ビットラインに２個のセルが隣接することになる。１つの埋込ビットラインで１つのセルを駆動するためには隣接する活性領域のうち、いずれか１つは絶縁させつつ、他の１つにコンタクトを形成するＯＳＣ（Ｏｎｅ−Ｓｉｄｅ−Ｃｏｎｔａｃｔ）工程が必要である。ＯＳＣ工程を利用することによって活性領域のいずれか１つの側壁に接合領域（Ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）を形成し、接合領域は埋込ビットラインと電気的に接続される。ＯＳＣ工程は活性領域のいずれか１つの側壁（Ｏｎｅ ｓｉｄｅｗａｌｌ）の一部を露出させなければならない。その後、側壁接合領域を形成するために活性領域のいずれか１つの側壁一部にドーパントをイオン注入する。またアニーリングプロセスを行い側壁接合領域を形成することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、側壁接合領域を有した半導体装置の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【０００４】
前記目的を達成するための本発明の半導体装置の製造方法は、基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定深さエッチングして側壁接合を形成するステップと、前記側壁接合に接続されるビットラインを形成するステップと、を含むことを特徴とする。
【０００５】
また、本発明の半導体装置の製造方法は、基板をエッチングして第１トレンチによって分離される複数のボディを形成するステップと、前記第１トレンチの底面の一部を露出させるライナー膜を形成するステップと、前記第１トレンチの露出された底面の下の基板に接合領域を形成するステップと、前記接合領域の一部をエッチングして第２トレンチによって側面が露出する側壁接合を形成するステップと、前記側壁接合に接続され前記第２トレンチを埋め込むビットラインを形成するステップと、を含むことを特徴とする。
【発明の効果】
【０００６】
上述した本発明は、トレンチエッチング工程を２回行い、２回のトレンチエッチング工程の間に側壁コンタクト形成工程と側壁接合領域形成工程を行うことによって、工程を単純化させ、開発費の節減効果を得ることができる。
【０００７】
また、本発明は１次トレンチエッチング、アニールおよび２次トレンチエッチングによって側壁接合領域を形成する。したがって、ボディタイド（Ｂｏｄｙ ｔｉｅｄ）構造を安定的に具現することができ、フローティングボディ構造を抑制することができる。これに伴い、閾電圧減少現象が抑制され、半導体装置のオフ状態（ｏｆｆ−ｓｔａｔｅ）特性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】側壁接合領域の形成形態を図示した断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｂ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｃ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｄ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｅ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｆ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｇ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｈ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｉ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｊ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｋ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｌ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図３】埋込ビットラインの他の形成形態を図示した断面図である。
【図４Ａ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｂ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｃ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｄ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｅ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほど詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００１０】
図１は側壁接合領域の形成形態を図示した断面図である。
【００１１】
図１を参照すれば、トレンチ１２によって分離された複数の活性領域１３が基板１１上に形成されている。活性領域１３の側壁およびトレンチ１２の表面にはライナー膜２０が形成されている。ライナー膜２０は、活性領域１３のいずれか１つの側壁一部を露出させている。活性領域１３の上部にはハードマスク膜パターン１５が形成されている。
【００１２】
図１における側壁接合領域は、次のように形成される。
【００１３】
まず、トレンチ１２をギャップフィルするようにドープド膜１６を形成した後平坦化およびエッチバックを行う。ドープド膜１６はドーパントがドーピングされたポリシリコンを含む。この後、アニールを行い、側壁接合領域１８を形成する。
【００１４】
しかし、側壁接合領域１８の形成結果、基板１１が活性領域と電気的に分離されるフローティングボディ（Ｆｌｏａｔｉｎｇ ｂｏｄｙ）構造１９が形成されうる。
【００１５】
図２Ａないし図２Ｌは、本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【００１６】
図２Ａに示されたように、基板２１上にハードマスクパターン２２を形成する。基板２１はシリコン基板を含む。ハードマスク膜パターン２２は、ハードマスク膜を形成した後、感光膜パターン２３をエッチング障壁として利用してハードマスク膜をエッチングして形成する。感光膜パターン２３は、ラインアンドスペース（Ｌｉｎｅ ａｎｄ ｓｐａｃｅ）パターンであって、多数の平行したライン形状の構造がスペースによって分けられる特徴がある。また、感光膜パターン２３は、酸化プラズマを利用してストリップされる（除去される）。ハードマスクパターン２２は、酸化膜または窒化膜を単独で、または酸化膜と窒化膜を積層して形成する。また、ハードマスクパターン２２は、感光膜パターン２３の下に非晶質カーボン膜（Ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）と反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ ｌａｙｅｒ；ＡＲＣ）を積層して形成することができる。反射防止膜（ＡＲＣ）はシリコン酸化窒化膜（ＳｉＯＮ）を含む。
【００１７】
続いて、図２Ｂに示されたように、１次エッチング（Ｆｉｒｓｔ ｅｔｃｈ）を行う。例えば、ハードマスクパターン２２をエッチング障壁として基板２１を一定深さエッチングして複数の第１トレンチ２４および複数のボディ２０１（Ｂｏｄｙ）を形成する。エッチングされた基板を図面符号２１Ａとする。各ボディ２０１は、垂直トランジスタのチャネル、ソースおよびドレインが形成される領域である。
【００１８】
ボディ２０１の側壁は、垂直プロファイル（Ｖｅｒｔｉｃａｌ ｐｒｏｆｉｌｅ）を有するのが好ましい。１次エッチングは、異方性エッチング（Ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈ ｐｒｏｃｅｓｓ）を利用する。基板２１がシリコン基板の場合、異方性エッチングはＣｌ２またはＨＢｒガスを単独で使用したり、またはこれらガスを混合して使用するプラズマ乾式エッチング（Ｐｌａｓｍａ ｄｒｙ ｅｔｃｈ）を利用することができる。
【００１９】
図２Ｃに示されたように、ボディ２０１を含んだ基板全面に第１ライナー膜２５（Ｆｉｒｓｔ ｌｉｎｅｒ ｌａｙｅｒ）を形成する。第１ライナー膜２５はライナー窒化膜（Ｌｉｎｅｒ ｎｉｔｒｉｄｅ）を含む。ライナー窒化膜はシリコン窒化膜（Ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）等の窒化膜を含む。例えば、第１ライナー膜２５で使用されるシリコン窒化膜は化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）を利用して形成する。化学気相蒸着法（ＣＶＤ）を利用してシリコン窒化膜が形成される場合、７５０℃以下の温度および１.０Ｔｏｒｒ以下の圧力でＳｉＨ２Ｃｌ２とＮＨ３を反応させて１００Å以下の厚さで形成する。
【００２０】
続いて、第１ライナー膜２５上に第２ライナー膜２６を形成する。第２ライナー膜２６はライナー酸化膜（Ｌｉｎｅｒ ｏｘｉｄｅ）を含む。ライナー酸化膜はシリコン酸化膜（Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）等の酸化膜を含む。第２ライナー膜２６で使用された酸化膜はアンドープド膜（Ｕｎｄｏｐｅｄ ｌａｙｅｒ）である。第２ライナー膜２６はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を利用して形成された酸化膜（これを「ＴＥＯＳ酸化膜」という）を含む。ＴＥＯＳ酸化膜は、化学気相蒸着法（ＣＶＤ）を利用して形成することができる。化学気相蒸着法（ＣＶＤ）を利用してＴＥＯＳ酸化膜を形成する場合、７００℃以下の温度および１.０Ｔｏｒｒ以下の圧力でＴＥＯＳとＯ２を反応させて１００Å以下の厚さで形成する。
【００２１】
続いて、図２Ｄに示されたように、イオン注入工程２７（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｐｒｏｃｅｓｓ）を行う。イオン注入工程２７は一定チルト角でドーパント（Ｄｏｐｎａｔ）を注入するチルトイオン注入工程を含む。これにより第２ライナー膜２６の一部にドーパントが注入される。
【００２２】
チルト角は、約５〜３０°とすることができる。イオン注入工程２７を行うとき、イオンビーム（Ｉｏｎ ｂｅａｍ）はハードマスクパターン２２によって一部がブロック（ｂｌｏｃｋ）される。したがって、第２ライナー膜２６の一部はドーピングされるが、残りはアンドープド（Ｕｎｄｏｐｅｄ）として残留する。例えば、イオン注入されるドーパントはＰ型ドーパント、好ましくはボロン（Ｂｏｒｏｎ）であり、ボロンをイオン注入するためにドーパントソースは二フッ化ボロン（ＢＦ２）を使用する。二フッ化ボロン（ＢＦ２）を使用してイオン注入工程２７を行うとき、イオン注入エネルギーは５ｋｅＶを使用する。
【００２３】
イオン注入工程２７の結果、第２ライナー膜２６の一部はアンドープドとして残留する。例えば、イオン注入工程２７がチルト角を有して行われると、イオン注入工程で発生するイオンビームに露出された第２ライナー膜２６の一部はドーパントがドーピングされたドープド第２ライナー膜２６Ｂとなる。イオンビームによって露出されなかった、ドーパントが注入されなかった第２ライナー膜の残りの部分はアンドープド第２ライナー膜２６Ａとして残留する。
【００２４】
前述したように、イオン注入工程２７によって、第２ライナー膜２６は、ドープド第２ライナー膜２６Ｂとアンドープド第２ライナー膜２６Ａに分割される。ドープド第２ライナー膜２６Ｂは、イオン注入工程２７による格子破壊が発生して膜質が損傷（Ｄａｍａｇｅｄ）される。
【００２５】
続いて、図２Ｅに示されたように、ドープド第２ライナー膜２６Ｂを除去する。通常、酸化膜には、ドーパントのドーピングの有無に応じて湿式エッチング時にエッチング速度の差異が発生する。すなわち、ドーパントが注入されて格子が破壊されたドープド酸化膜はアンドープド酸化膜より湿式エッチング速度が速い。
【００２６】
したがって、ドープド第２ライナー膜２６Ｂが高い湿式エッチングレートを有するため、ドープド第２ライナー膜２６Ｂを、アンドープド第２ライナー膜２６Ａを除去することなく、湿式エッチング（Ｗｅｔ ｅｔｃｈｉｎｇ）または湿式洗浄（Ｗｅｔ ｃｌｅａｎｉｎｇ）を利用して除去することができる。ドープド第２ライナー膜２６Ｂが酸化膜の場合、フッ酸（ＨＦ）を含むＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用して除去する。
【００２７】
上記のようにドープド第２ライナー膜２６Ｂを除去すれば、アンドープド第２ライナー膜２６Ａのみが残留する。
【００２８】
続いて、図２Ｆに示されたように、エッチバック（Ｅｔｃｈ−ｂａｃｋ）等のブランケットエッチング（Ｂｌａｎｋｅｔ ｅｔｃｈ）によって第１ライナー膜２５の一部を除去する。これによって、第１トレンチ２４の底面の一部が露出する。第１ライナー膜は図面符号「２５Ａ」、「２５Ｂ」のように残留する。詳細には、ボディ２０１のいずれか１つの側壁では一字型スペーサ２５Ａとして残留し、ボディ２０１の他の側壁ではＬ字型スペーサ２５Ｂとして残留する。Ｌ字型スペーサ２５Ｂは、第１トレンチ２４の底面の端部を露出させる。すなわち、Ｌ字型スペーサ２５Ｂは、第１トレンチ２４の底面全体をカバーしない。
【００２９】
続いて、図２Ｇに示されたように、第１トレンチ２４の底面の一部の下に接合領域２９を形成する。接合領域２９は、基板２１Ａにドーパントを拡散させることによって形成される。詳細には、ドーパントが隣接するボディ２０１の側面方向に拡散する。これによって、接合領域２９は側面方向に延長され、接合領域２９の一部は、隣接するボディ２０１のうち１つの下部に位置する。
【００３０】
一実施形態として、接合領域２９を形成するためにアニール２０２（ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）が行われる。アニール２０２は、ドーパントが含まれたガスの雰囲気中で行う。また、アニール２０２は、ドーパントが含まれたガスの雰囲気中で行う１次アニールと、１次アニール後、１次アニールより高い温度で行う２次アニールと、を含んでもよい。他の実施形態では、アニールは、接合領域２９を形成するために、ドーパントを利用した直進性のイオン注入を行った後に行うことができる。
【００３１】
好ましくは、アニール２０２はファーネスアニール（Ｆｕｒｎａｃｅ ａｎｎｅａｌ）または急速熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）のうちいずれか１つを適用したり、２つのアニールを共に適用する。アニール２０２は約７００℃の温度および１００Ｔｏｒｒ以下の圧力下で行われ、ドーパントはヒ素（Ａｓ）またはリン（Ｐ）等のＮ型不純物を含む。例えば、ドーパントが含まれたガスとしては、ＡｓＨ３、ＰＨ３を含むものが利用される。接合領域２９は少なくとも１×１０２０ａｔｏｍｓ／ｃｍ３以上のドーピング濃度（Ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を有する。
【００３２】
アニールが実施されても隣接する接合領域２９の間の隔離距離が確保されなければならない。すなわち、アニールが行われても、隣接する接合領域２９が延長されてオーバーラップするような拡散は発生してはならない。
【００３３】
続いて、図２Ｈに示されたように、洗浄工程を行いアンドープド第２ライナー膜２６Ａを除去する。アンドープド第２ライナー膜２６Ａが酸化膜であるため、洗浄工程はフッ酸（ＨＦ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を利用して行う。これによって、窒化膜からなる一字型スペーサ２５ＡおよびＬ字型スペーサ２５Ｂの最小限のダメージでアンドープド第２ライナー膜２６Ａを除去することができる。
【００３４】
続いて、図２Ｉに示されたように、２次エッチング（Ｓｅｃｏｎｄ ｔｒｅｎｃｈ ｅｔｃｈ）を行い第２トレンチ３０を形成する。基板２１Ａがエッチングされることによって、第２トレンチ３０は、接合領域２９を側壁接合領域２９Ａで分離させる深さを有する。側壁接合領域２９Ａは、第２トレンチ３０のいずれか１つの側壁に形成される。２次エッチングによって側壁接合領域２９Ａの側面（Ｓｉｄｅ）が露出する。理論的には、第２トレンチ３０のただ１つの側壁でのみ側壁接合領域２９Ａが形成される。２次エッチングは異方性エッチング（Ａｎｉｓｏｔｒｏｐｉｃ）を利用する。異方性エッチングはＣｌ２またはＨＢｒガスを単独で使用したり、またはこれらガスを混合して使用するプラズマ乾式エッチング（Ｐｌａｓｍａ ｄｒｙ ｅｔｃｈ）を利用することができる。２次トレンチエッチングによって、第１トレンチ２４の底面に形成されたＬ字型スペーサ２５Ｂの一部がエッチングされ、Ｌ字型スペーサ２５Ｂは一字型スペーサ２５Ｃとなる。
【００３５】
前述した第２トレンチ３０を形成することによって、ボディ２０１の高さが増加し、高さが増加したボディは図面符号「２０１Ａ」で示される。また、２次エッチング後に基板２１Ａは図面符号「２１Ｂ」で示される。
【００３６】
続いて、図２Ｊに示されたように、第２トレンチ３０の表面に分離膜３１を形成する。分離膜３１は、隣接するボディ２０１Ａの下部を電気的に分離させるための膜である。分離膜３１は、シリコン酸化膜などの酸化膜を含む。第２トレンチ３０の表面に分離膜３１を形成するが、側壁接合領域２９Ａの表面に形成される厚さ（ｄ１）を第２トレンチ３０の残りの表面で形成される厚さ（ｄ２、ｄ３）より薄くする。分離膜３１は、プラズマ酸化（Ｐｌａｓｍａ ｏｘｉｄａｔｉｏｎ）工程を利用して形成する。分離膜３１は、プラズマ酸化工程時にボトムバイアス（Ｂｏｔｔｏｍ ｂｉａｓ）を印加することによって、側壁接合領域２９Ａが形成されなかった第２トレンチ３０の残りの表面でさらに厚く形成される。ボトムバイアスを印加するとイオンが電場によって直進性を有するように加速されるため、側壁接合領域２９Ａが形成されなかった部分での厚さが増加する。
【００３７】
好ましくは、プラズマ酸化工程は、酸素（Ｏ２）雰囲気および０.１Ｔｏｒｒの圧力下で行われる。ボトムバイアスは、１００Ｗを印加することができる。ここで、ｄ２とｄ３の厚さは約５０Åであり、ｄ１の厚さは約５０Åより薄い。プラズマ酸化工程時に、ボディ２０１Ａの上部および側壁は、窒化膜の材質である一字型スペーサ２５Ａ、２５Ｃによって保護されるため、酸化されない。
【００３８】
続いて、図２Ｋに示されたように、洗浄工程を行い分離膜３１の一部を除去する。これによって、側壁接合領域２９Ａの側面を選択的に露出させる。分離膜３１の厚さは、側壁接合領域２９Ａの側面において第２トレンチ３０の残りの表面より薄い。そのため、側壁接合領域２９Ａが露出されるターゲットとして洗浄工程を実施すると、第２トレンチ３０の残りの表面では分離膜パターン３１Ａが一定の厚さを有して残留する。ここで、側壁接合領域２９Ａの露出された部分を側壁コンタクト３２（ｓｉｄｅ ｃｏｎｔａｃｔ）という。洗浄工程は、フッ酸（ＨＦ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を利用して行う。
【００３９】
続いて、図２Ｌに示されたように、側壁接合領域２９Ａに接続する埋込ビットライン３３を形成する。埋込ビットライン３３を形成するためにビットライン導電膜をギャップフィルした後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して平坦化する。その後、側壁接合領域２９Ａに接する高さまでビットライン導電膜をエッチバックして、側壁接合領域２９Ａに接続される埋込ビットライン３３を形成する。ここで、埋込ビットライン３３はチタニウム（Ｔｉ）、タングステン（Ｔｕｎｇｓｔｅｎ；Ｗ）等の金属物質で形成される。
【００４０】
次に、埋込ビットライン３３を含んだ全面にビットライン保護膜３４を形成する。ビットライン保護膜３４は、シリコン窒化膜などの窒化膜を含む。
【００４１】
図３は、埋込ビットラインの他の形成形態を示した図である。ここで、埋込ビットライン３３を形成する前に、バリアメタル３５（Ｂａｒｒｉｅｒ ｍｅｔａｌ）をあらかじめ形成することができる。バリアメタル３５は、チタニウム膜（Ｔｉ）とチタニウム窒化膜（ＴｉＮ）を積層して形成することができる。バリアメタル３５は、埋込ビットライン３３を形成するためのエッチバック工程時に同時にエッチバックされることができる。
【００４２】
図４Ａないし図４Ｅは、埋込ビットライン形成後の製造方法を示すための工程断面図である。図４Ａないし図４Ｅは、図２ＬのＢ−Ｂ’線およびＣ−Ｃ’線による工程断面図を示している。
【００４３】
まず、図４Ａに示されたように、ビットライン保護膜３４を含んだ全面に第１層間絶縁膜４１を形成する。次に、ハードマスクパターン２２の表面が露出されるまで第１層間絶縁膜４１を平坦化する。
【００４４】
続いて、図４Ｂに示されたように、図示されていない感光膜パターンを使用してワードライントレンチ４２を形成する。感光膜パターンをエッチング障壁として第１層間絶縁膜４１を一定の深さエッチングする。第１層間絶縁膜４１のエッチング時にハードマスクパターン２２およびボディ２０１Ａも一定の深さエッチングされる。これによって、ボディ２０１Ｂの上にフィラー２０１Ｃが形成される。ボディ２０１Ｂとフィラー２０１Ｃは活性領域となる。ボディ２０１Ｂは、側壁接合領域２９Ａが形成された部分であって、埋込ビットライン３３と同一の方向で延長されたライン形態である。フィラー２０１Ｃは、ボディ２０１Ｂ上で垂直方向に整列される。フィラー２０１Ｃは、セル単位で形成される。第１層間絶縁膜４１の残留厚さＲ１は、埋込ビットライン３３と垂直ワードライン間の分離膜の役割をする。
【００４５】
続いて、図４Ｃに示されたように、ワードライントレンチ（図４Ｂの４２）をギャップフィルするようにワードライン導電膜４４を形成する。その後、平坦化およびエッチバックが行われる。また、ワードライン導電膜４４の形成前にゲート絶縁膜４３を形成することができる。
【００４６】
続いて、図４Ｄに示されたように、窒化膜形成後にエッチバックを行い、スペーサ４５を形成する。スペーサ４５をエッチング障壁としてワードライン導電膜４４をエッチングしてフィラー２０１Ｃの側壁に隣接する垂直ワードライン４４Ａを形成する。垂直ワードライン４４Ａは、垂直ゲートを兼ねる。他の実施形態において、フィラー２０１Ｃを取り囲む環形（ｒｉｎｇ−ｓｈａｐｅｄ）の垂直ゲートを形成した後に、隣接する垂直ゲートを互いに接続する垂直ワードライン４４Ａを形成することもできる。垂直ワードライン４４Ａは、埋込ビットライン３３と交差する方向に形成される。
【００４７】
続いて、図４Ｅに示されたように、垂直ワードライン４４Ａを含んだ全面に第２層間絶縁膜４６を形成する。
【００４８】
ストレージノードコンタクトエッチングを行いフィラー２０１Ｃの上部を露出させる。その後、ストレージノードコンタクトプラグ４８（ＳＮＣ ｐｌｕｇ）を形成する。
【００４９】
ストレージノードコンタクトプラグ４８を形成する前にイオン注入を行い、ソース／ドレイン４７（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）を形成することができる。垂直ワードライン４４Ａによって側壁接合領域２９Ａとソース／ドレイン４７の間に垂直方向のチャネルが形成される。
【００５０】
続いて、ストレージノードコンタクトプラグ４８上にストレージノード４９（Ｓｔｏｒａｇｅ ｎｏｄｅ）を形成する。ストレージノード４９は、シリンダ（Ｃｙｌｉｎｄｅｒ）形態となりうる。他の実施形態において、ストレージノード４９は、フィラーまたはコンケイブ（Ｃｏｎｃａｖｅ）形態となりうる。続いて誘電膜および上部電極を形成する。
【００５１】
本発明の技術思想は前記好ましい実施形態に応じて具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためであるものではないということに注意しなければならない。また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であること理解できるであろう。
【符号の説明】
【００５２】
２１、２１Ａ、２１Ｂ：基板
２２：ハードマスクパターン
２４：第１トレンチ
２５、２５Ａ、２５Ｂ、２５Ｃ：第１ライナー膜
２６：第２ライナー膜
２６Ａ：アンドープド第２ライナー膜
２６Ｂ：ドープド第２ライナー膜
２９：接合領域
２９Ａ：側壁接合領域
３０：第２トレンチ
３１、３１Ａ：分離膜
３３：埋込ビットライン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に側壁接合領域（Ｓｉｄｅ ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般的に水平ゲート（Ｈｏｒｉｚｏｎｔａｌ ｇａｔｅ）はチャネルが水平方向である。最近、ネットダイ（Ｎｅｔ ｄｉｅ）を増加させるためにチャネルが垂直方向の垂直ゲート（Ｖｅｒｔｉｃａｌ ｇａｔｅ）構造が開発されている。ＤＲＡＭで垂直ゲート構造の各セル（Ｃｅｌｌ）はボディとフィラーからなる活性領域、埋込ビットライン（Ｂｕｒｉｅｄ Ｂｉｔ Ｌｉｎｅ）および垂直ゲート（または垂直ワードライン）を備える。ここで、フィラーはボディの一部になることができる。例えば、埋込ビットラインは活性領域のボディの間のトレンチを埋め込み、垂直ゲートは埋込ビットライン上部で活性領域のフィラーの側壁に形成される。埋込ビットラインは、隣接する活性領域の間に埋め込まれることによって１つの埋込ビットラインに２個のセルが隣接することになる。１つの埋込ビットラインで１つのセルを駆動するためには隣接する活性領域のうち、いずれか１つは絶縁させつつ、他の１つにコンタクトを形成するＯＳＣ（Ｏｎｅ−Ｓｉｄｅ−Ｃｏｎｔａｃｔ）工程が必要である。ＯＳＣ工程を利用することによって活性領域のいずれか１つの側壁に接合領域（Ｊｕｎｃｔｉｏｎ ｒｅｇｉｏｎ）を形成し、接合領域は埋込ビットラインと電気的に接続される。ＯＳＣ工程は活性領域のいずれか１つの側壁（Ｏｎｅ ｓｉｄｅｗａｌｌ）の一部を露出させなければならない。その後、側壁接合領域を形成するために活性領域のいずれか１つの側壁一部にドーパントをイオン注入する。またアニーリングプロセスを行い側壁接合領域を形成することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、側壁接合領域を有した半導体装置の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【０００４】
前記目的を達成するための本発明の半導体装置の製造方法は、基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定深さエッチングして側壁接合を形成するステップと、前記側壁接合に接続されるビットラインを形成するステップと、を含むことを特徴とする。
【０００５】
また、本発明の半導体装置の製造方法は、基板をエッチングして第１トレンチによって分離される複数のボディを形成するステップと、前記第１トレンチの底面の一部を露出させるライナー膜を形成するステップと、前記第１トレンチの露出された底面の下の基板に接合領域を形成するステップと、前記接合領域の一部をエッチングして第２トレンチによって側面が露出する側壁接合を形成するステップと、前記側壁接合に接続され前記第２トレンチを埋め込むビットラインを形成するステップと、を含むことを特徴とする。
【発明の効果】
【０００６】
上述した本発明は、トレンチエッチング工程を２回行い、２回のトレンチエッチング工程の間に側壁コンタクト形成工程と側壁接合領域形成工程を行うことによって、工程を単純化させ、開発費の節減効果を得ることができる。
【０００７】
また、本発明は１次トレンチエッチング、アニールおよび２次トレンチエッチングによって側壁接合領域を形成する。したがって、ボディタイド（Ｂｏｄｙ ｔｉｅｄ）構造を安定的に具現することができ、フローティングボディ構造を抑制することができる。これに伴い、閾電圧減少現象が抑制され、半導体装置のオフ状態（ｏｆｆ−ｓｔａｔｅ）特性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】側壁接合領域の形成形態を図示した断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｂ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｃ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｄ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｅ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｆ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｇ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｈ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｉ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｊ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｋ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図２Ｌ】本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【図３】埋込ビットラインの他の形成形態を図示した断面図である。
【図４Ａ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｂ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｃ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｄ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【図４Ｅ】埋込ビットライン形成後の製造方法を示すための工程断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほど詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００１０】
図１は側壁接合領域の形成形態を図示した断面図である。
【００１１】
図１を参照すれば、トレンチ１２によって分離された複数の活性領域１３が基板１１上に形成されている。活性領域１３の側壁およびトレンチ１２の表面にはライナー膜２０が形成されている。ライナー膜２０は、活性領域１３のいずれか１つの側壁一部を露出させている。活性領域１３の上部にはハードマスク膜パターン１５が形成されている。
【００１２】
図１における側壁接合領域は、次のように形成される。
【００１３】
まず、トレンチ１２をギャップフィルするようにドープド膜１６を形成した後平坦化およびエッチバックを行う。ドープド膜１６はドーパントがドーピングされたポリシリコンを含む。この後、アニールを行い、側壁接合領域１８を形成する。
【００１４】
しかし、側壁接合領域１８の形成結果、基板１１が活性領域と電気的に分離されるフローティングボディ（Ｆｌｏａｔｉｎｇ ｂｏｄｙ）構造１９が形成されうる。
【００１５】
図２Ａないし図２Ｌは、本発明の実施形態に係る半導体装置の製造方法を示すための工程断面図である。
【００１６】
図２Ａに示されたように、基板２１上にハードマスクパターン２２を形成する。基板２１はシリコン基板を含む。ハードマスク膜パターン２２は、ハードマスク膜を形成した後、感光膜パターン２３をエッチング障壁として利用してハードマスク膜をエッチングして形成する。感光膜パターン２３は、ラインアンドスペース（Ｌｉｎｅ ａｎｄ ｓｐａｃｅ）パターンであって、多数の平行したライン形状の構造がスペースによって分けられる特徴がある。また、感光膜パターン２３は、酸化プラズマを利用してストリップされる（除去される）。ハードマスクパターン２２は、酸化膜または窒化膜を単独で、または酸化膜と窒化膜を積層して形成する。また、ハードマスクパターン２２は、感光膜パターン２３の下に非晶質カーボン膜（Ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）と反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ ｌａｙｅｒ；ＡＲＣ）を積層して形成することができる。反射防止膜（ＡＲＣ）はシリコン酸化窒化膜（ＳｉＯＮ）を含む。
【００１７】
続いて、図２Ｂに示されたように、１次エッチング（Ｆｉｒｓｔ ｅｔｃｈ）を行う。例えば、ハードマスクパターン２２をエッチング障壁として基板２１を一定深さエッチングして複数の第１トレンチ２４および複数のボディ２０１（Ｂｏｄｙ）を形成する。エッチングされた基板を図面符号２１Ａとする。各ボディ２０１は、垂直トランジスタのチャネル、ソースおよびドレインが形成される領域である。
【００１８】
ボディ２０１の側壁は、垂直プロファイル（Ｖｅｒｔｉｃａｌ ｐｒｏｆｉｌｅ）を有するのが好ましい。１次エッチングは、異方性エッチング（Ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈ ｐｒｏｃｅｓｓ）を利用する。基板２１がシリコン基板の場合、異方性エッチングはＣｌ２またはＨＢｒガスを単独で使用したり、またはこれらガスを混合して使用するプラズマ乾式エッチング（Ｐｌａｓｍａ ｄｒｙ ｅｔｃｈ）を利用することができる。
【００１９】
図２Ｃに示されたように、ボディ２０１を含んだ基板全面に第１ライナー膜２５（Ｆｉｒｓｔ ｌｉｎｅｒ ｌａｙｅｒ）を形成する。第１ライナー膜２５はライナー窒化膜（Ｌｉｎｅｒ ｎｉｔｒｉｄｅ）を含む。ライナー窒化膜はシリコン窒化膜（Ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）等の窒化膜を含む。例えば、第１ライナー膜２５で使用されるシリコン窒化膜は化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）を利用して形成する。化学気相蒸着法（ＣＶＤ）を利用してシリコン窒化膜が形成される場合、７５０℃以下の温度および１.０Ｔｏｒｒ以下の圧力でＳｉＨ２Ｃｌ２とＮＨ３を反応させて１００Å以下の厚さで形成する。
【００２０】
続いて、第１ライナー膜２５上に第２ライナー膜２６を形成する。第２ライナー膜２６はライナー酸化膜（Ｌｉｎｅｒ ｏｘｉｄｅ）を含む。ライナー酸化膜はシリコン酸化膜（Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）等の酸化膜を含む。第２ライナー膜２６で使用された酸化膜はアンドープド膜（Ｕｎｄｏｐｅｄ ｌａｙｅｒ）である。第２ライナー膜２６はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を利用して形成された酸化膜（これを「ＴＥＯＳ酸化膜」という）を含む。ＴＥＯＳ酸化膜は、化学気相蒸着法（ＣＶＤ）を利用して形成することができる。化学気相蒸着法（ＣＶＤ）を利用してＴＥＯＳ酸化膜を形成する場合、７００℃以下の温度および１.０Ｔｏｒｒ以下の圧力でＴＥＯＳとＯ２を反応させて１００Å以下の厚さで形成する。
【００２１】
続いて、図２Ｄに示されたように、イオン注入工程２７（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｐｒｏｃｅｓｓ）を行う。イオン注入工程２７は一定チルト角でドーパント（Ｄｏｐｎａｔ）を注入するチルトイオン注入工程を含む。これにより第２ライナー膜２６の一部にドーパントが注入される。
【００２２】
チルト角は、約５〜３０°とすることができる。イオン注入工程２７を行うとき、イオンビーム（Ｉｏｎ ｂｅａｍ）はハードマスクパターン２２によって一部がブロック（ｂｌｏｃｋ）される。したがって、第２ライナー膜２６の一部はドーピングされるが、残りはアンドープド（Ｕｎｄｏｐｅｄ）として残留する。例えば、イオン注入されるドーパントはＰ型ドーパント、好ましくはボロン（Ｂｏｒｏｎ）であり、ボロンをイオン注入するためにドーパントソースは二フッ化ボロン（ＢＦ２）を使用する。二フッ化ボロン（ＢＦ２）を使用してイオン注入工程２７を行うとき、イオン注入エネルギーは５ｋｅＶを使用する。
【００２３】
イオン注入工程２７の結果、第２ライナー膜２６の一部はアンドープドとして残留する。例えば、イオン注入工程２７がチルト角を有して行われると、イオン注入工程で発生するイオンビームに露出された第２ライナー膜２６の一部はドーパントがドーピングされたドープド第２ライナー膜２６Ｂとなる。イオンビームによって露出されなかった、ドーパントが注入されなかった第２ライナー膜の残りの部分はアンドープド第２ライナー膜２６Ａとして残留する。
【００２４】
前述したように、イオン注入工程２７によって、第２ライナー膜２６は、ドープド第２ライナー膜２６Ｂとアンドープド第２ライナー膜２６Ａに分割される。ドープド第２ライナー膜２６Ｂは、イオン注入工程２７による格子破壊が発生して膜質が損傷（Ｄａｍａｇｅｄ）される。
【００２５】
続いて、図２Ｅに示されたように、ドープド第２ライナー膜２６Ｂを除去する。通常、酸化膜には、ドーパントのドーピングの有無に応じて湿式エッチング時にエッチング速度の差異が発生する。すなわち、ドーパントが注入されて格子が破壊されたドープド酸化膜はアンドープド酸化膜より湿式エッチング速度が速い。
【００２６】
したがって、ドープド第２ライナー膜２６Ｂが高い湿式エッチングレートを有するため、ドープド第２ライナー膜２６Ｂを、アンドープド第２ライナー膜２６Ａを除去することなく、湿式エッチング（Ｗｅｔ ｅｔｃｈｉｎｇ）または湿式洗浄（Ｗｅｔ ｃｌｅａｎｉｎｇ）を利用して除去することができる。ドープド第２ライナー膜２６Ｂが酸化膜の場合、フッ酸（ＨＦ）を含むＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用して除去する。
【００２７】
上記のようにドープド第２ライナー膜２６Ｂを除去すれば、アンドープド第２ライナー膜２６Ａのみが残留する。
【００２８】
続いて、図２Ｆに示されたように、エッチバック（Ｅｔｃｈ−ｂａｃｋ）等のブランケットエッチング（Ｂｌａｎｋｅｔ ｅｔｃｈ）によって第１ライナー膜２５の一部を除去する。これによって、第１トレンチ２４の底面の一部が露出する。第１ライナー膜は図面符号「２５Ａ」、「２５Ｂ」のように残留する。詳細には、ボディ２０１のいずれか１つの側壁では一字型スペーサ２５Ａとして残留し、ボディ２０１の他の側壁ではＬ字型スペーサ２５Ｂとして残留する。Ｌ字型スペーサ２５Ｂは、第１トレンチ２４の底面の端部を露出させる。すなわち、Ｌ字型スペーサ２５Ｂは、第１トレンチ２４の底面全体をカバーしない。
【００２９】
続いて、図２Ｇに示されたように、第１トレンチ２４の底面の一部の下に接合領域２９を形成する。接合領域２９は、基板２１Ａにドーパントを拡散させることによって形成される。詳細には、ドーパントが隣接するボディ２０１の側面方向に拡散する。これによって、接合領域２９は側面方向に延長され、接合領域２９の一部は、隣接するボディ２０１のうち１つの下部に位置する。
【００３０】
一実施形態として、接合領域２９を形成するためにアニール２０２（ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）が行われる。アニール２０２は、ドーパントが含まれたガスの雰囲気中で行う。また、アニール２０２は、ドーパントが含まれたガスの雰囲気中で行う１次アニールと、１次アニール後、１次アニールより高い温度で行う２次アニールと、を含んでもよい。他の実施形態では、アニールは、接合領域２９を形成するために、ドーパントを利用した直進性のイオン注入を行った後に行うことができる。
【００３１】
好ましくは、アニール２０２はファーネスアニール（Ｆｕｒｎａｃｅ ａｎｎｅａｌ）または急速熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）のうちいずれか１つを適用したり、２つのアニールを共に適用する。アニール２０２は約７００℃の温度および１００Ｔｏｒｒ以下の圧力下で行われ、ドーパントはヒ素（Ａｓ）またはリン（Ｐ）等のＮ型不純物を含む。例えば、ドーパントが含まれたガスとしては、ＡｓＨ３、ＰＨ３を含むものが利用される。接合領域２９は少なくとも１×１０２０ａｔｏｍｓ／ｃｍ３以上のドーピング濃度（Ｄｏｐｉｎｇ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を有する。
【００３２】
アニールが実施されても隣接する接合領域２９の間の隔離距離が確保されなければならない。すなわち、アニールが行われても、隣接する接合領域２９が延長されてオーバーラップするような拡散は発生してはならない。
【００３３】
続いて、図２Ｈに示されたように、洗浄工程を行いアンドープド第２ライナー膜２６Ａを除去する。アンドープド第２ライナー膜２６Ａが酸化膜であるため、洗浄工程はフッ酸（ＨＦ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を利用して行う。これによって、窒化膜からなる一字型スペーサ２５ＡおよびＬ字型スペーサ２５Ｂの最小限のダメージでアンドープド第２ライナー膜２６Ａを除去することができる。
【００３４】
続いて、図２Ｉに示されたように、２次エッチング（Ｓｅｃｏｎｄ ｔｒｅｎｃｈ ｅｔｃｈ）を行い第２トレンチ３０を形成する。基板２１Ａがエッチングされることによって、第２トレンチ３０は、接合領域２９を側壁接合領域２９Ａで分離させる深さを有する。側壁接合領域２９Ａは、第２トレンチ３０のいずれか１つの側壁に形成される。２次エッチングによって側壁接合領域２９Ａの側面（Ｓｉｄｅ）が露出する。理論的には、第２トレンチ３０のただ１つの側壁でのみ側壁接合領域２９Ａが形成される。２次エッチングは異方性エッチング（Ａｎｉｓｏｔｒｏｐｉｃ）を利用する。異方性エッチングはＣｌ２またはＨＢｒガスを単独で使用したり、またはこれらガスを混合して使用するプラズマ乾式エッチング（Ｐｌａｓｍａ ｄｒｙ ｅｔｃｈ）を利用することができる。２次トレンチエッチングによって、第１トレンチ２４の底面に形成されたＬ字型スペーサ２５Ｂの一部がエッチングされ、Ｌ字型スペーサ２５Ｂは一字型スペーサ２５Ｃとなる。
【００３５】
前述した第２トレンチ３０を形成することによって、ボディ２０１の高さが増加し、高さが増加したボディは図面符号「２０１Ａ」で示される。また、２次エッチング後に基板２１Ａは図面符号「２１Ｂ」で示される。
【００３６】
続いて、図２Ｊに示されたように、第２トレンチ３０の表面に分離膜３１を形成する。分離膜３１は、隣接するボディ２０１Ａの下部を電気的に分離させるための膜である。分離膜３１は、シリコン酸化膜などの酸化膜を含む。第２トレンチ３０の表面に分離膜３１を形成するが、側壁接合領域２９Ａの表面に形成される厚さ（ｄ１）を第２トレンチ３０の残りの表面で形成される厚さ（ｄ２、ｄ３）より薄くする。分離膜３１は、プラズマ酸化（Ｐｌａｓｍａ ｏｘｉｄａｔｉｏｎ）工程を利用して形成する。分離膜３１は、プラズマ酸化工程時にボトムバイアス（Ｂｏｔｔｏｍ ｂｉａｓ）を印加することによって、側壁接合領域２９Ａが形成されなかった第２トレンチ３０の残りの表面でさらに厚く形成される。ボトムバイアスを印加するとイオンが電場によって直進性を有するように加速されるため、側壁接合領域２９Ａが形成されなかった部分での厚さが増加する。
【００３７】
好ましくは、プラズマ酸化工程は、酸素（Ｏ２）雰囲気および０.１Ｔｏｒｒの圧力下で行われる。ボトムバイアスは、１００Ｗを印加することができる。ここで、ｄ２とｄ３の厚さは約５０Åであり、ｄ１の厚さは約５０Åより薄い。プラズマ酸化工程時に、ボディ２０１Ａの上部および側壁は、窒化膜の材質である一字型スペーサ２５Ａ、２５Ｃによって保護されるため、酸化されない。
【００３８】
続いて、図２Ｋに示されたように、洗浄工程を行い分離膜３１の一部を除去する。これによって、側壁接合領域２９Ａの側面を選択的に露出させる。分離膜３１の厚さは、側壁接合領域２９Ａの側面において第２トレンチ３０の残りの表面より薄い。そのため、側壁接合領域２９Ａが露出されるターゲットとして洗浄工程を実施すると、第２トレンチ３０の残りの表面では分離膜パターン３１Ａが一定の厚さを有して残留する。ここで、側壁接合領域２９Ａの露出された部分を側壁コンタクト３２（ｓｉｄｅ ｃｏｎｔａｃｔ）という。洗浄工程は、フッ酸（ＨＦ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を利用して行う。
【００３９】
続いて、図２Ｌに示されたように、側壁接合領域２９Ａに接続する埋込ビットライン３３を形成する。埋込ビットライン３３を形成するためにビットライン導電膜をギャップフィルした後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を利用して平坦化する。その後、側壁接合領域２９Ａに接する高さまでビットライン導電膜をエッチバックして、側壁接合領域２９Ａに接続される埋込ビットライン３３を形成する。ここで、埋込ビットライン３３はチタニウム（Ｔｉ）、タングステン（Ｔｕｎｇｓｔｅｎ；Ｗ）等の金属物質で形成される。
【００４０】
次に、埋込ビットライン３３を含んだ全面にビットライン保護膜３４を形成する。ビットライン保護膜３４は、シリコン窒化膜などの窒化膜を含む。
【００４１】
図３は、埋込ビットラインの他の形成形態を示した図である。ここで、埋込ビットライン３３を形成する前に、バリアメタル３５（Ｂａｒｒｉｅｒ ｍｅｔａｌ）をあらかじめ形成することができる。バリアメタル３５は、チタニウム膜（Ｔｉ）とチタニウム窒化膜（ＴｉＮ）を積層して形成することができる。バリアメタル３５は、埋込ビットライン３３を形成するためのエッチバック工程時に同時にエッチバックされることができる。
【００４２】
図４Ａないし図４Ｅは、埋込ビットライン形成後の製造方法を示すための工程断面図である。図４Ａないし図４Ｅは、図２ＬのＢ−Ｂ’線およびＣ−Ｃ’線による工程断面図を示している。
【００４３】
まず、図４Ａに示されたように、ビットライン保護膜３４を含んだ全面に第１層間絶縁膜４１を形成する。次に、ハードマスクパターン２２の表面が露出されるまで第１層間絶縁膜４１を平坦化する。
【００４４】
続いて、図４Ｂに示されたように、図示されていない感光膜パターンを使用してワードライントレンチ４２を形成する。感光膜パターンをエッチング障壁として第１層間絶縁膜４１を一定の深さエッチングする。第１層間絶縁膜４１のエッチング時にハードマスクパターン２２およびボディ２０１Ａも一定の深さエッチングされる。これによって、ボディ２０１Ｂの上にフィラー２０１Ｃが形成される。ボディ２０１Ｂとフィラー２０１Ｃは活性領域となる。ボディ２０１Ｂは、側壁接合領域２９Ａが形成された部分であって、埋込ビットライン３３と同一の方向で延長されたライン形態である。フィラー２０１Ｃは、ボディ２０１Ｂ上で垂直方向に整列される。フィラー２０１Ｃは、セル単位で形成される。第１層間絶縁膜４１の残留厚さＲ１は、埋込ビットライン３３と垂直ワードライン間の分離膜の役割をする。
【００４５】
続いて、図４Ｃに示されたように、ワードライントレンチ（図４Ｂの４２）をギャップフィルするようにワードライン導電膜４４を形成する。その後、平坦化およびエッチバックが行われる。また、ワードライン導電膜４４の形成前にゲート絶縁膜４３を形成することができる。
【００４６】
続いて、図４Ｄに示されたように、窒化膜形成後にエッチバックを行い、スペーサ４５を形成する。スペーサ４５をエッチング障壁としてワードライン導電膜４４をエッチングしてフィラー２０１Ｃの側壁に隣接する垂直ワードライン４４Ａを形成する。垂直ワードライン４４Ａは、垂直ゲートを兼ねる。他の実施形態において、フィラー２０１Ｃを取り囲む環形（ｒｉｎｇ−ｓｈａｐｅｄ）の垂直ゲートを形成した後に、隣接する垂直ゲートを互いに接続する垂直ワードライン４４Ａを形成することもできる。垂直ワードライン４４Ａは、埋込ビットライン３３と交差する方向に形成される。
【００４７】
続いて、図４Ｅに示されたように、垂直ワードライン４４Ａを含んだ全面に第２層間絶縁膜４６を形成する。
【００４８】
ストレージノードコンタクトエッチングを行いフィラー２０１Ｃの上部を露出させる。その後、ストレージノードコンタクトプラグ４８（ＳＮＣ ｐｌｕｇ）を形成する。
【００４９】
ストレージノードコンタクトプラグ４８を形成する前にイオン注入を行い、ソース／ドレイン４７（Ｓｏｕｒｃｅ／Ｄｒａｉｎ）を形成することができる。垂直ワードライン４４Ａによって側壁接合領域２９Ａとソース／ドレイン４７の間に垂直方向のチャネルが形成される。
【００５０】
続いて、ストレージノードコンタクトプラグ４８上にストレージノード４９（Ｓｔｏｒａｇｅ ｎｏｄｅ）を形成する。ストレージノード４９は、シリンダ（Ｃｙｌｉｎｄｅｒ）形態となりうる。他の実施形態において、ストレージノード４９は、フィラーまたはコンケイブ（Ｃｏｎｃａｖｅ）形態となりうる。続いて誘電膜および上部電極を形成する。
【００５１】
本発明の技術思想は前記好ましい実施形態に応じて具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためであるものではないということに注意しなければならない。また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であること理解できるであろう。
【符号の説明】
【００５２】
２１、２１Ａ、２１Ｂ：基板
２２：ハードマスクパターン
２４：第１トレンチ
２５、２５Ａ、２５Ｂ、２５Ｃ：第１ライナー膜
２６：第２ライナー膜
２６Ａ：アンドープド第２ライナー膜
２６Ｂ：ドープド第２ライナー膜
２９：接合領域
２９Ａ：側壁接合領域
３０：第２トレンチ
３１、３１Ａ：分離膜
３３：埋込ビットライン
【特許請求の範囲】
【請求項１】
基板をエッチングしてトレンチを形成するステップと、
前記トレンチ底面の基板内に接合領域を形成するステップと、
前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、
前記側壁接合領域に接続するビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記接合領域を形成するステップは、前記トレンチの底にドーパントを拡散させるステップを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合領域を形成するステップは、ドーパントが含まれたガスの雰囲気でアニールするステップを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記接合領域を形成するステップは、
ドーパントが含まれたガスの雰囲気中で１次アニールするステップと、
前記１次アニールより高い温度で２次アニールするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記接合領域を形成するステップは、
ドーパントをイオン注入するステップと、
アニールするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ドーパントは、Ｎ型不純物を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
基板をエッチングして第１トレンチによって分離される複数のボディを形成するステップと、
前記第１トレンチの底面の一部を露出させるライナー膜を形成するステップと、
前記第１トレンチの露出された底面の下の基板に接合領域を形成するステップと、
前記接合領域の一部をエッチングして第２トレンチによって側面が露出される側壁接合領域を形成するステップと、
前記側壁接合領域に接続され、前記第２トレンチを埋め込むビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ライナー膜を形成するステップにおいて、
前記第１トレンチの底面の一部には、前記第１トレンチの底の角に隣接する底面が含まれていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ライナー膜を形成するステップは、
前記第１トレンチを含んだ全面にライナー窒化膜を形成するステップと、
前記ライナー窒化膜上にドープド領域とアンドープド領域で分割されたライナー酸化膜を形成するステップと、
前記ライナー酸化膜のドープド領域を除去して前記ライナー窒化膜の一部を露出させるステップと、
前記露出されたライナー窒化膜の一部を除去して前記第１トレンチの底面の一部を露出させるステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ライナー酸化膜を形成するステップは、
酸化膜を形成するステップと、
チルトイオン注入によって前記酸化膜の一部にドーパントを注入するステップと、
を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ライナー酸化膜が、ＴＥＯＳ酸化膜を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ライナー酸化膜のドープド領域を除去するステップは、
湿式エッチング工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第２トレンチ上に、前記側壁接合領域を露出させる分離膜を形成するステップをさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１４】
前記分離膜を形成するステップは、
前記第２トレンチの表面上に、前記側壁接合領域の側面で形成される厚さが残りの表面で形成される厚さより薄い酸化膜を形成するステップと、
洗浄工程で前記酸化膜を一部除去して前記側壁接合領域の側面を露出させるステップと、
を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記酸化膜を形成するステップは、プラズマ酸化工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記プラズマ酸化工程は、前記厚さの差異が発生するようにボトムバイアスを印加しながら行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記接合領域を形成するステップは、前記第１トレンチの底にドーパントを拡散させるステップを含むことを特徴とする請求項７に記載の半導体装置の製造方法
【請求項１８】
前記ビットラインを形成するステップ後に、
前記ボディの上部をエッチングしてフィラーを形成するステップと、
前記フィラーの側壁に垂直ワードラインを形成するステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１９】
前記ボディは、シリコンボディを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２０】
前記接合領域を形成するステップは、ドーパントが含まれたガスの雰囲気中でアニールするステップを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２１】
前記接合領域を形成するステップは、
ドーパントが含まれたガスの雰囲気中で１次アニールするステップと、
前記１次アニールより高い温度で２次アニールするステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２２】
前記接合領域を形成するステップは、
ドーパントを前記第１トレンチの底に注入するステップと、
アニールするステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２３】
前記ドーパントは、Ｎ型不純物を含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項１】
基板をエッチングしてトレンチを形成するステップと、
前記トレンチ底面の基板内に接合領域を形成するステップと、
前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、
前記側壁接合領域に接続するビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記接合領域を形成するステップは、前記トレンチの底にドーパントを拡散させるステップを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合領域を形成するステップは、ドーパントが含まれたガスの雰囲気でアニールするステップを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記接合領域を形成するステップは、
ドーパントが含まれたガスの雰囲気中で１次アニールするステップと、
前記１次アニールより高い温度で２次アニールするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記接合領域を形成するステップは、
ドーパントをイオン注入するステップと、
アニールするステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ドーパントは、Ｎ型不純物を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
基板をエッチングして第１トレンチによって分離される複数のボディを形成するステップと、
前記第１トレンチの底面の一部を露出させるライナー膜を形成するステップと、
前記第１トレンチの露出された底面の下の基板に接合領域を形成するステップと、
前記接合領域の一部をエッチングして第２トレンチによって側面が露出される側壁接合領域を形成するステップと、
前記側壁接合領域に接続され、前記第２トレンチを埋め込むビットラインを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ライナー膜を形成するステップにおいて、
前記第１トレンチの底面の一部には、前記第１トレンチの底の角に隣接する底面が含まれていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ライナー膜を形成するステップは、
前記第１トレンチを含んだ全面にライナー窒化膜を形成するステップと、
前記ライナー窒化膜上にドープド領域とアンドープド領域で分割されたライナー酸化膜を形成するステップと、
前記ライナー酸化膜のドープド領域を除去して前記ライナー窒化膜の一部を露出させるステップと、
前記露出されたライナー窒化膜の一部を除去して前記第１トレンチの底面の一部を露出させるステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ライナー酸化膜を形成するステップは、
酸化膜を形成するステップと、
チルトイオン注入によって前記酸化膜の一部にドーパントを注入するステップと、
を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ライナー酸化膜が、ＴＥＯＳ酸化膜を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ライナー酸化膜のドープド領域を除去するステップは、
湿式エッチング工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第２トレンチ上に、前記側壁接合領域を露出させる分離膜を形成するステップをさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１４】
前記分離膜を形成するステップは、
前記第２トレンチの表面上に、前記側壁接合領域の側面で形成される厚さが残りの表面で形成される厚さより薄い酸化膜を形成するステップと、
洗浄工程で前記酸化膜を一部除去して前記側壁接合領域の側面を露出させるステップと、
を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記酸化膜を形成するステップは、プラズマ酸化工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記プラズマ酸化工程は、前記厚さの差異が発生するようにボトムバイアスを印加しながら行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記接合領域を形成するステップは、前記第１トレンチの底にドーパントを拡散させるステップを含むことを特徴とする請求項７に記載の半導体装置の製造方法
【請求項１８】
前記ビットラインを形成するステップ後に、
前記ボディの上部をエッチングしてフィラーを形成するステップと、
前記フィラーの側壁に垂直ワードラインを形成するステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１９】
前記ボディは、シリコンボディを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２０】
前記接合領域を形成するステップは、ドーパントが含まれたガスの雰囲気中でアニールするステップを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２１】
前記接合領域を形成するステップは、
ドーパントが含まれたガスの雰囲気中で１次アニールするステップと、
前記１次アニールより高い温度で２次アニールするステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２２】
前記接合領域を形成するステップは、
ドーパントを前記第１トレンチの底に注入するステップと、
アニールするステップと、
を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項２３】
前記ドーパントは、Ｎ型不純物を含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【公開番号】特開２０１２−１９１９７（Ｐ２０１２−１９１９７Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１１−９６０７９（Ｐ２０１１−９６０７９）
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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