【課題】集積度が高く、データ保持時間の長い半導体記憶装置。
【解決手段】基板上の半導体膜と、半導体膜を覆う第１のゲート絶縁膜と、第１のゲート絶縁膜を介して半導体膜上に設けられた第１のゲート電極と、第１のゲート絶縁膜上にあり、半導体膜と重畳しない、第１のゲート電極と同一層かつ同一材料である第１の導電膜と、第１のゲート絶縁膜上にあり、第１のゲート電極および第１の導電膜の上面を露出し、第１のゲート電極および第１の導電膜の間に溝部を有する絶縁膜と、該絶縁膜上にあり、第１のゲート電極、第１の導電膜および溝部と接する酸化物半導体膜と、酸化物半導体膜を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して酸化物半導体膜および溝部上に設けられた第２のゲート電極と、第２のゲート絶縁膜および酸化物半導体膜を介して第１のゲート電極上に設けられた、第２のゲート電極と同一層かつ同一材料である第２の導電膜と、を有する。 （もっと読む）

【課題】半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、消費電力の小さい半導体記憶装置を提供する。また、三次元の形状を適用することで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供する。
【解決手段】溝部の設けられた絶縁膜１０３と、溝部を挟んで離間した一対の電極１１６と、溝部の側面および底面と接し、溝部の深さよりも厚さの薄い、一対の電極１１６と接する酸化物半導体膜１０６と、酸化物半導体膜１０６を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳して設けられたゲート電極１１２と、を有するトランジスタ１５０と、キャパシタ１６０と、を有する半導体記憶装置である。 （もっと読む）

【課題】高度に集積化したゲインセル方式の半導体メモリを提供する。
【解決手段】第１絶縁体１０１、読み出しビット線１０２ｂ、第２絶縁体１０３、第３絶縁体１０３、第１半導体膜１０５、第１導電層１０７ａ乃至１０７ｄ等を形成し、その上に凸状絶縁体１１２を形成する。そして、凸状絶縁体１１２を覆って、第２半導体膜１１４ａ、１１４ｂと第２ゲート絶縁膜１１５を形成する。その後、導電膜を形成し、これを異方性エッチングすることで、凸状絶縁体１１２の側面に書き込みワード線１１６ａ、１１６ｂを形成し、凸状絶縁体１１２の頂部に書き込みビット線１２５へ接続するための第３コンタクトプラグ１２４を形成する。このような構造でメモリセルの面積を最小で４Ｆ^２とできる。 （もっと読む）

【課題】十分な電流を流すことのできるトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。 （もっと読む）

【課題】垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。
【解決手段】第１の方向に延長するように形成された下部ピラーと、下部ピラー上に第１の方向と垂直な第２の方向に突出するように形成された上部ピラー２９０と、下部ピラーの一側壁に配置された埋め込みビットライン接合領域２６５と、トレンチを一部埋め込む埋め込みビットライン２８０と、エッチング停止膜２８５ａ上に形成された少なくとも上部ピラーの外周側面の一部を露出するようにリセスされた第１の層間絶縁膜２９０と、第１の層間絶縁膜上に形成された第２の層間絶縁膜２９５と、側面の一部が露出した上部ピラーの外周側面を覆いつつ、埋め込みビットラインと相互交差するゲート３２０ａとを備えるように形成される。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】第１絶縁体１０１上にビット線１０２ｂ、ビット線１０２ｂ上に第２絶縁体１０３、第２絶縁体１０３上にストライプ状の第３絶縁体１０６ａ乃至１０６ｃ等を形成し、第３絶縁体１０６ｂを覆って、半導体領域１０９ｂとゲート絶縁体１１０を形成する。ビット線１０２ｂと半導体領域１０９ｂは第１のコンタクトプラグ１０５ａ、１０５ｂで接続される。その後、導電性膜を形成し、これを異方性エッチングすることで、第３絶縁体１０６ａ乃至１０６ｃの側面にワード線１１１ａ乃至１１１ｄを形成し、第３絶縁体１０６ｂの頂部にキャパシタへ接続するための第２コンタクトプラグ１１５ｂを形成する。ワード線１１１ｂ、１１１ｃを同期させることで、キャパシタに電荷を出入りさせる。このような構造でメモリセルの面積を４Ｆ^２とできる。 （もっと読む）

【課題】ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ^２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ^２以下とできる。 （もっと読む）

【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 （もっと読む）

【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）

【課題】ＤＲＡＭメモリアレイに用いられるセミコンダクタ・オン・インシュレータ型トランジスタを提供する。
【解決手段】ＳＯＩ型のトランジスタは、半導体物質層６０（ＳＯＩ層）と、この半導体物質層６０の内部を通って走るゲート線６５ａ，６５ｂ，６６ｃと、このゲート線６５ａ，６５ｂ，６６ｃに沿ってソース拡散領域７０ａ、７０ｂ、７０ｃよりも遠くまで延びるドレイン拡散領域６４と、このドレイン拡散領域６４よりも上方にあるソース拡散領域７０ａ、７０ｂ、７０ｃと、ドレイン拡散領域６４まで延びるドレインコンタクト７９と、ソース拡散領域まで延びるソースコンタクトと、を備え、これらドレインコンタクト７９及びソースコンタクトは、ゲート線６５ａ，６５ｂ，６６ｃと平行に走る平面内にある。 （もっと読む）

【課題】補償容量素子を構成する複数のクラウン型下部電極を備えた容量ブロック間を上部電極で直列接続する際、容量ブロック間に空洞が形成されることを防止する。
【解決手段】２つの隣接する、異なる共通パッド電極（２２ｃ、２２ｄ）上に形成された容量ブロック（第１ブロック及び第２ブロック）が、上部電極３６ｃで電気的に直列に接続され、上部電極３６ｃで直列接続される２つの隣接する容量ブロック間の間隔Ｄ１を、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、２つのブロック間に埋設される上部電極膜の膜厚の２倍以下とする。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】更なる微細化に対応した高集積度のＤＲＡＭを得ることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２の表層に、第１の方向Ｙに延在する第１の溝部３と、第２の方向Ｘに延在し且つ第１の溝部３よりも深くなる第２の溝部５と、第１の溝部３と第２の溝部５との交差部分において第２の溝部５よりも深くなる第３の溝部７と、第１の溝部３と第２の溝部５との間から突出されたピラー部８と、ピラー部８に形成された下部拡散層９、チャネル領域１０及び上部拡散層１１と、第２の溝部５の内側において第２の方向Ｘに延在するビット配線層と、第１の溝部３の内側においてピラー部８の側面を覆うゲート絶縁膜と、第１の溝部３の内側においてゲート絶縁膜を介してピラー部８の側面を横切るように第１の方向Ｙに延在するワード配線層とを備える。 （もっと読む）

【課題】高速動作が可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に平行に延在する第１素子分離溝部とそれに交差する方向に延在する第２素子分離溝部とが交互に連なってなる素子分離溝に第１絶縁膜を埋め込んで形成された素子分離領域を複数備え、素子分離領域間に第１素子形成部と第２素子形成部とが交互に連なってなる素子形成領域を複数備え、各第１素子形成部は所定数の第１半導体ピラーを備え、各第２素子形成部は第２半導体ピラーを備え、各素子形成領域はピラーの下部に不純物拡散層からなる第１のビット線を備え、ピラーの上部に上部不純物拡散層を備え、各素子形成領域の第２半導体ピラーの上部不純物拡散層に電気的に接続する第1のビット線より低抵抗の第２のビット線を備え、ピラーの下部側壁に第２絶縁膜を介して第２の方向に延在するワード線を備えることを特徴とする。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）