埋め込みドープ層を有する完全空乏型ＳＯＩデバイス
【課題】完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよびそれを用いたデバイスを提供すること。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。
【解決手段】本発明は、第１の基板の表面領域にドープ層、ドープ層上に埋め込み酸化物層、埋め込み酸化物層上に半導体層を形成してＳｅＯＩウェーハを得る。ＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去し、第２の領域に上部トランジスタを形成する。第１の領域にリセスチャネルアレイトランジスタを形成し、第２の領域にｐチャネルトランジスタおよび／またはｎチャネルトランジスタを形成する。ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、完全空乏型ＳＯＩデバイスに関し、より詳細には、完全空乏型ダブルゲート（ｄｏｕｂｌｅ−ｇａｔｅ）ＳＯＩトランジスタおよびＤＲＡＭデバイスに関する。
【背景技術】
【０００２】
現在および将来の半導体製造において、たとえば相補型金属酸化膜半導体（ＣＭＯＳ）技術に関して、セミコンダクタオンインシュレータ（ＳｅＯＩ）半導体デバイス、特にシリコンオンインシュレータ（ＳＯＩ）半導体デバイスに対する関心が高まっている。
【０００３】
ＭＯＳトランジスタは、ｎチャネルトランジスタを考えるかｐチャネルトランジスタを考えるかにかかわりなく、高濃度ドープドレイン領域およびソース領域とこのドレイン領域とソース領域の間に配された逆ドープまたは弱ドープ（ｉｎｖｅｒｓｅｌｙ ｏｒ ｗｅａｋｌｙ ｄｏｐｅｄ）のチャネル領域との界面によって形成される、いわゆるｐｎ接合を備える。チャネル領域の導電率すなわち導電チャネルの駆動電流容量は、チャネル領域近傍に形成され薄い絶縁層によってそこから離隔されたゲート電極によって制御される。
【０００４】
近年、マルチゲートトランジスタ、特にダブルゲートトランジスタが当技術分野に導入された。単一のゲートを有するトランジスタと比較すると、ダブルゲートトランジスタは、比較的低濃度ドープのチャネル領域による高いオン電流、低いオフ電流、優れた閾値下特性（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）、および低い閾電圧の変動を示す。ダブルゲートトランジスタは、好ましくは、薄い埋め込み酸化物および高濃度ドープバックプレーン（層）を有する完全空乏型ＳＯＩ構造で実現される。ダブルゲートトランジスタは、ＤＲＡＭデバイスのコア回路および周辺回路の一部である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、当技術分野では、高濃度ドープバックプレーンを有する完全空乏型ダブルゲートＳＯＩトランジスタの製造工程は複雑で、バックプレーンを形成するために使用される高用量の注入物によりＳＯＩ領域に損傷を発生させることがある。従来、ドープバックプレーンは、ＳＯＩ層および埋め込み酸化物層を介する注入によって形成される。しかし、バックプレーン注入によって活性層へのドーパントの混入が引き起こされ、閾電圧の変動が増加する。選択されるドーピング率が高いほど、その結果生じる閾電圧の変動が大きくなる。さらに、バックゲートを形成するために当技術分野では比較的高いドーピングエネルギーが必要なので、ドーピング領域が深く延びることになる。これは、デバイスの小型化に悪影響を及ぼす。
【０００６】
これに鑑みて、本発明の根底にある課題は、あまり複雑でなく上述の課題を回避する完全空乏型ＳＯＩデバイスの製造方法ならびにこのような方法によって得られるデバイスを提供することである。本発明の根底にある特定の課題は、完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよび上述の欠点を防止できるこのようなデバイスを提供することである。
【課題を解決するための手段】
【０００７】
上述の目的に対処するために、第１の基板を提供するステップと、この第１の基板の表面領域に（第１の基板の上部領域内に、またはこの上部領域上に）ドープ層を配置（形成）するステップと、このドープ層上に埋め込み酸化物層を配置（形成）するステップと、この埋め込み酸化物層上に半導体層を配置（形成）してＳｅＯＩウェーハを得るステップと、このＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去するステップと、第２の領域に上部トランジスタ（たとえば、ｐチャネルトランジスタまたはｎチャネルトランジスタ）を形成するステップと、第１の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタ（ｒｅｃｅｓｓｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）を形成するステップとを含み、第２の領域に上部トランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのバックゲートを形成するステップを含み、第１の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのソース領域およびドレイン領域を形成するステップを含む半導体デバイスの製造方法が提供される。
【０００８】
本発明の方法によれば、半導体層および／または埋め込み酸化物層を介して第１の領域にトランジスタのソース領域／ドレイン領域を形成するためのドーピングは必要ではない。特に、第１の領域のトランジスタのソース領域／ドレイン領域の範囲は、ドープ層の厚さによって正確に決定することができる。さらに、同じ（埋め込み）ドープ層の一部は、第２の領域内と第１の領域のトランジスタのソース領域／ドレイン領域の両方における１つまたは複数のトランジスタのバックゲートの形成に使用でき、それによって、製造工程全体を単純化することができる。第１の領域はＤＲＡＭデバイスのメモリセル区域とすることができ、第２の領域はＤＲＡＭデバイスのコア領域または周辺回路の領域とすることができる。
【０００９】
方法は、第２の基板を提供するステップと、この第２の基板上に半導体層を形成するステップと、この半導体層および／またはドープ層上に埋め込み酸化物層を形成するステップと、この埋め込み酸化物層によって第１の基板と第２の基板を接合するステップと、第２の基板を外すステップとをさらに含むことができる。したがって、ウェーハ転写法によってＳｅＯＩウェーハを得ることができる。ウェーハ転写は、酸化物層によって容易になる。結果として得られるＳｅＯＩウェーハの埋め込み酸化物層は、第２の基板上に形成された半導体層上に形成された酸化物層と第１の基板上に形成された酸化物層の結合によって形成することができ、この結合は接合工程の結果生じる。あるいは、接合は、半導体層上にのみまたは基板上にのみ酸化物層を形成することによって容易になる。ウェーハ転写は、たとえば、ＳｍａｒｔＣｕｔ（Ｃ）法に従って実施することができる。
【００１０】
上述の実施形態では、ドープ層を形成するステップは、適切なドーパントの注入によって第１の基板の表面領域をドープするステップを含むことができる。これに関連して、ドーピングは、たとえば、半導体層を介して、または埋め込み酸化物層を介して、または半導体層および埋め込み酸化物層を介して実施できることに留意されたい。あるいは、ドープ層を形成するステップは、第１の基板の表面上にドープ層を形成する、特にエピタキシャル成長させるステップを含むことができる。たとえば、成長工程中にまたはこの後でドーパントを備える単結晶シリコン層を、多結晶シリコン第１の基板上にドープ層として成長させることができる。
【００１１】
上述の実施形態では、半導体層は、シリコン層、特に単結晶シリコン層とすることができる。このシリコン層を、第１の基板上に形成されたドープ層上にエピタキシャル成長させることができる。その上にシリコン層をエピタキシャル成長させた第１の基板上にシード層を設けることが好ましいことがある。一実施形態によれば、ドープ層のドーピングは、濃度に関する限り、ｎ（ｐ）ドープ層、特にｎ+（ｐ+）ドープ層である。ドーパントは、高融点金属とすることができる。ドーパントは、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａからなる群から選定することができる。
【００１２】
上述の例では、ＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去するステップは、第１の領域および第２の領域の半導体層上に酸化物層を任意選択で形成するステップと、第１の領域および第２の領域の酸化物層上にマスク層を形成するステップと、第２の領域のマスク層上にフォトレジストを形成し、第１の領域を露出するステップと、パターンフォトレジストに基づいて、第１の領域のマスク層、任意選択で形成された酸化物層、および半導体層を除去するステップと、フォトレジスト層を除去するステップと、第２の領域のマスク層を除去するステップと、第２の領域の酸化物層を除去するステップと、第１の領域の埋め込み酸化物層を除去するステップとを含むことができ、第２の領域のマスク層の除去後に、第１の領域の埋め込み酸化物層を除去する。
【００１３】
製造工程のこの特定の手順によって、工程フローに関して効率的な方法で、第１の領域の埋め込み酸化物層および半導体層を、損傷を及ぼすことなく確実に除去する。半導体デバイスの製造は、第２の領域にトレンチを形成し、ｎチャネルトランジスタを形成する領域からｐチャネルトランジスタを形成する領域を離隔するステップと、第２の領域から第１の領域を離隔するトレンチを形成するステップと、第１の領域にｐ型ウェル領域およびｎ型ウェル領域を形成するステップと、第１の領域にリセスチャネルアレイトランジスタトレンチを形成し、このトレンチが、第１の領域のドープ層の下に形成されたｐ型ウェル領域内に延びるようにするステップとをさらに含むことができる。
【００１４】
第２の領域のトレンチは、シャロートレンチアイソレータ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｏｒ）を形成するためにアイソレータ材料（酸化物）によって完全に充填されてもよいし、埋め込み酸化物層の高さまで満たされ、それによってメサ分離を提供してもよい。
【００１５】
第１の領域のｐ型ウェル領域およびｎ型ウェル領域は注入によって形成される。ここで、ＳＯＩウェーハの埋め込み酸化物および半導体層を介する注入は不要である。本発明の一実施形態による第１の領域に形成するべきメモリセルアレイの閾電圧は、ＲＣＡＴトレンチを介するドーパントのさらなる注入によって容易に調整することができる。したがって、本明細書において開示する方法によれば、第１の領域におけるＲＣＡＴの形成は、非常に効率的かつ損傷を避ける方法で、ＤＲＡＭのコア回路および周辺回路のためのｐ／ｎチャネルトランジスタの製造に組み込むことができる。
【００１６】
そのうえ、上述の例では、ドープ層にドーパントをさらに注入せずに、第１の領域にトランジスタのソース領域およびドレイン領域を形成する。この場合、必要なドーピング率は、ＳｅＯＩウェーハを完成させる前に基板上にドープ層を形成するときに、ドープ層によって既に提供されている。それによって、ドーパントマスク層の追加の堆積および除去が必要であり、ソース／ドレイン形成による損傷は発生しない。あるいは、第１の領域にトランジスタのソース領域およびドレイン領域を形成するステップは、ドープ層にドーパントを注入してドーピングプロファイルを調節するステップを含むことができる。
【００１７】
一実施形態によれば、隆起した（部分的にゲート誘電体の高さを超える）ソース領域およびドレイン領域を形成することが好ましい場合にそれを行うために、特にエピタキシャル成長によって、半導体層、特にシリコン層上に、第１の領域および第２の領域に形成されたトランジスタのゲート構造に隣接して追加のドープシリコン層を形成する。したがって、この場合に結果として得られる隆起したソース領域およびドレイン領域は、それぞれ第２の領域の追加のドープシリコン層および半導体層ならびに第２の領域の追加のドープシリコン層およびドープ層を備える。
【００１８】
本明細書において、基板と、この基板の表面の領域に形成されたドープ層と、このドープ層の一部上にのみ配置された埋め込み酸化物層と、ＳｅＯＩウェーハを得るようにドープ層の一部上に配置された埋め込み酸化物層上に配置された半導体層とを備えるセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハ、特にＳＯＩウェーハも提供される。
【００１９】
このようなウェーハは、（埋め込み）ドープ層がｐチャネルトランジスタおよび／またはｎチャネルトランジスタにバックゲートを提供し、リセスチャネルアレイトランジスタにソース領域／ドレイン領域を少なくとも部分的に提供するように半導体層および埋め込み酸化物層が設けられないウェーハの領域の、半導体層および埋め込み酸化物層が形成されメモリセルアレイ用のリセスチャネルアレイトランジスタが形成された領域に、ｐチャネルトランジスタおよび／またはｎチャネルトランジスタを備えるＤＲＡＭデバイスを形成するのに非常に適している。
【００２０】
上述のＳｅＯＩウェーハでは、基板および半導体層はシリコンからなるかまたはこれを含むことができ、ドープ層は高融点金属を含むことができる。特に、ドープ層は、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａをドーパントとして含むことができる。
【００２１】
本発明のさらなる特徴および利点については、図面を参照して説明する。その説明では、本発明の好ましい実施形態を図示することを意図した添付の図を参照する。このような実施形態は本発明の完全な範囲を示すものではないことを理解されたい。
【図面の簡単な説明】
【００２２】
【図１】埋め込みドープ層を備えるＳＯＩ構造が形成される、本発明による半導体デバイスを製造する方法の例の図である。
【図２ａ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｂ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｃ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｄ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｅ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【発明を実施するための形態】
【００２３】
埋め込みドープ層を備えるＳＯＩ構造の製造工程を図１に示す。この工程では、ドナーシリコン基板１を提供する。次に、ドナーシリコン基板１上にシリコン層２を成長させる。任意選択で、シリコン層２を成長させるために、ドナーシリコン基板１上にシード層（図示せず）を形成する。その後、シリコン層２上に（二）酸化シリコン層３を形成する。
【００２４】
一方、ＳＯＩ構造を得るために、シリコン基板４を設ける。シリコン基板４の領域内またはシリコン基板４の上面上に、ドープ層５を形成する。一例によれば、シリコン基板４の上部のｎ+ドーピングを実施し、それによってドープ層５が形成される。代替例によれば、ドープシリコン層５、特にｎ+ドープシリコン層を、シリコン基板４上にエピタキシャル成長させる。次いで、ドープ層５上に（二）酸化シリコン層６を形成する。ウェーハ転写工程中に、シリコン層２上に形成された酸化物層３とドープ層５上に形成された酸化物層６を互いに接合させ、ドナー基板１を除去する。その結果、基板４と、埋め込みドープ層５と、接合中に酸化物層３と６の結合から生じる埋め込み酸化物層７と、シリコン層２とを備える構造が得られる。
【００２５】
その後で、第２の領域上のシリコン層２および埋め込み酸化物層７を維持しながら、第１の領域上のシリコン層２および埋め込み酸化物層７を除去し、それによって、次いでＳＯＩウェーハ１０が形成される。除去は以下のように実施することができる。たとえば、シリコン層２およびハードマスク層上にパッド酸化物（ｐａｄ ｏｘｉｄｅ）を成長させ、パッド酸化物上に窒化物層を形成する。次いで、ハードマスク層上にフォトレジストを形成し、第１の領域のハードマスク層を露出するようにパターニングする。次に、第１の領域のハードマスク、下にあるパッド酸化物、およびシリコン層２をエッチングする。その後、フォトレジストを剥離し、窒化物を除去して、第１の領域の埋め込み酸化物層７を含めて露出された酸化物をすべて除去する。このようにして得られる、図１に示すＳＯＩウェーハ１０は、完全空乏型マルチ（ダブル）ゲートＳＯＩ ＦＥＴならびにＤＲＡＭデバイスの製造に適している。
【００２６】
以下では、本発明の一例によるＤＲＡＭデバイスの製造について、図２ａ〜２ｅを参照して説明する。図１に示すＳＯＩウェーハ１０を起点とする。次に、第１の領域のドープ層５の露出された部分ならびに第２の領域のシリコン層上に、パッド酸化物１１およびハードマスク層１２たとえば窒化物層を形成する。その結果得られる構造を図２ａに示す。３つの活性領域、すなわちｎチャネルＦＥＴを形成する領域、ｐチャネルＦＥＴを形成する領域、およびメモリセルアレイを形成する領域が示されている。ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域は、シリコン層２と、埋め込み酸化物層７と、ならびにパッド酸化物１１と、パッド窒化物（ｐａｄ ｎｉｔｒｉｄｅ）１２とを備える。メモリセルアレイは、パッド酸化物１１とパッド窒化物１２とを備えるが、シリコン層２および埋め込み酸化物層７は含まない。
【００２７】
その後で、フォトリソグラフィ処理によって、３つの異なる活性領域を離隔するトレンチを形成する。多少詳しく説明すると、パターニングされたフォトレジストをパッド窒化物上に形成し、トレンチ領域のフォトレジストをエッチングし、フォトレジストの除去後にシリコンをエッチングしてトレンチを形成する。次にその後で、トレンチにトレンチ酸化物ライナおよびトレンチ窒化物ライナを形成し、次いで、トレンチを酸化物材料で充填する。アニールおよび化学機械研磨ならびに窒化物および酸化物のエッチングの後で、図２ｂに示す構造が得られる。トレンチ１３は、ｎチャネルＦＥＴの活性領域をｐチャネルＦＥＴの活性領域から、およびｐチャネルＦＥＴの活性領域をメモリセルアレイの活性領域から、それぞれ離隔する。トレンチ１３を、上述のトレンチ酸化物ライナ１４およびトレンチ窒化物ライナ１５ならびにトレンチ充填酸化物１６で充填する。ｎチャネルＦＥＴの活性領域をｐチャネルＦＥＴの活性領域から離隔するトレンチを完全に充填し、シャロートレンチアイソレーションを形成してもよく、メサ分離を形成するために単に埋め込み酸化物層７の上面から底面まで充填してもよいことに留意されたい。
【００２８】
次に、図２ｂに示す構造全体上に遮蔽酸化物（ｓｃｒｅｅｎｉｎｇ ｏｘｉｄｅ）（図示せず）を形成し、メモリセルアレイの領域に下部ｎ型ウェル領域および上部ｐ型ウェル領域を注入によって形成する。メモリセルアレイの領域に、ＲＣＡＴ（リセスチャネルアレイトランジスタ）を形成しなければならない。平坦化酸化物の堆積および平坦化酸化物の化学機械平坦化を含む平坦化のステップの後で、窒化物ハードマスクおよび適切にパターニングされたフォトレジストを形成し、メモリセルアレイの領域でＲＣＡＴトレンチをエッチングする。このエッチングされたＲＣＡＴトレンチに酸化物を形成する。ＲＣＡＴトレンチを介してｐ型ウェル領域で閾電圧およびゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）を調整するための種の注入を実施する。ＲＣＡＴトレンチならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域に、異なる厚さのゲート酸化物を形成する。その結果得られる構造を図２ｃに示す。図に示すように、ｎ型ウェル領域１９の上方に形成されたｐ型ウェル領域１８内に部分的に延びるＲＣＡＴトレンチ１７を形成する。ｐ型ウェル領域１８内に、閾電圧を調整するための注入物領域２０およびゲート酸化物を調整するための注入物領域２１を形成する。相対的に厚いゲート酸化物２２’をｎチャネルＦＥＴの領域に形成し、相対的に薄いゲート酸化物２２’’をｐチャネルＦＥＴの領域に形成する。あるいは、ゲート酸化物２２’および２２’’の両方を相対的に薄くまたは厚く形成してもよいし、ゲート酸化物２２’’をゲート酸化物２２’より厚く形成してもよい。別のゲート酸化物２２’’’をＲＣＡＴトレンチ１７に形成する。ゲート酸化物の窒化およびゲート酸化物のアニールを実施することができる。
【００２９】
ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域ならびにメモリセルアレイの領域のゲート電極構造を、図２ｄに示すように形成する。示した例において、ゲート構造は、ＴｉＮで作製された層２３と、多結晶シリコンで作製された層２４と、Ｗバリア層２５と、窒化物層２６とを備える。図示のゲート構造は、それぞれの層の堆積および当技術分野で知られているフォトリソグラフィ処理の結果、得られる。図２ｄに示す構造上に窒化物層を堆積させ、低濃度ドープドレイン領域を、ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のそれぞれのゲート構造に隣接して注入する。ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のゲート構造の上方の窒化物層の上方に側壁スペーサ酸化物を形成し、エッチング後に酸化物側壁スペーサを得る。ｎチャネルＦＥＴおよびｐチャネルＦＥＴの領域のゲート構造およびメモリセルアレイの領域のゲート構造の上方に別の窒化物層を堆積させ、エッチングして窒化物側壁スペーサを形成する。
【００３０】
メモリセルアレイの領域の埋め込みドープ領域の表面５上の酸化物ならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のシリコン層２上の酸化物をエッチバックし、このようにして露出された表面上に、選択的エピタキシャル成長によってシリコンを形成し、エピタキシャル成長させたシリコンに、ならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のシリコン層２の下に、さらに任意選択でメモリセルアレイの領域の埋め込み注入層５の下に、それぞれドーパントを注入する。しかし、エピタキシャルシリコン（ｅｐｉ ｓｉｌｉｃｏｎ）を介する大量のドーピングがＲＣＡＴで不要になるように、ドープ層５のドープ濃度を調節することが好ましいことがある。その結果得られる構造を図２ｅに示す。この図に示すように、ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のゲート構造は、酸化物と窒化物とを備える側壁スペーサ２７を備える。メモリセルアレイの領域のゲート構造は、窒化物で作製された側壁スペーサ２８を備える。ゲート構造のすべてに隣接して、エピタキシャルシリコン２９を形成し、ソース領域／ドレイン領域を形成するためにドープする。エピタキシャル構造の成長後または成長中の注入によって、エピタキシャル構造のドーピングを実施することができる。
【００３１】
本発明の一実施形態による図２ａから２ｅの説明から明らかなように、薄い埋め込み高濃度ドープｎ型層５をＳＯＩウェーハに形成し、このＳＯＩウェーハは、一方ではＤＲＡＭデバイスのコア回路および周辺回路のバックゲート層として使用することができ、他方では、メモリセル区域のＲＣＡＴの高濃度ドープソース領域およびドレイン領域に使用することができる。ｐ型ドープ基板のｎ+バックプレーンの提供について説明してきたが、ｎ型ドープ基板にｐ+バックプレーンを提供するｐ型ドープ層も本発明によって包含されることは容易に理解されよう。
【００３２】
これまで説明した実施形態はすべて、限定することを意図したものではなく、本発明の特徴および利点を示す例の役割を果たす。上述の特徴のいくつかまたはすべては異なるように組み合わせることもできることを理解されたい。
【符号の説明】
【００３３】
１ ドナーシリコン基板
２ シリコン層
３ （二）酸化シリコン層
４ シリコン基板
５ ドープ層
６ 酸化物層
７ 埋め込み酸化物層
１０ ＳＯＩウェーハ
１１ パッド酸化物
１２ ハードマスク層
１３ トレンチ
１４ トレンチ酸化物ライナ
１５ トレンチ窒化物ライナ
１６ トレンチ充填酸化物
１７ ＲＣＡＴトレンチ
１８ ｐ型ウェル領域
１９ ｎ型ウェル領域
２０ 閾電圧を調整するための注入物領域
２１ ゲート酸化物を調整するための注入物領域
２２’、２２’’、２２’’’ ゲート酸化物
２３ ＴｉＮで作製された層
２４ 多結晶シリコンで作製された層
２５ Ｗバリア層
２６ 窒化物層
２７ 酸化物と窒化物とを備える側壁スペーサ
２８ 窒化物で作製された側壁スペーサ
２９ エピタキシャルシリコン
【技術分野】
【０００１】
本発明は、完全空乏型ＳＯＩデバイスに関し、より詳細には、完全空乏型ダブルゲート（ｄｏｕｂｌｅ−ｇａｔｅ）ＳＯＩトランジスタおよびＤＲＡＭデバイスに関する。
【背景技術】
【０００２】
現在および将来の半導体製造において、たとえば相補型金属酸化膜半導体（ＣＭＯＳ）技術に関して、セミコンダクタオンインシュレータ（ＳｅＯＩ）半導体デバイス、特にシリコンオンインシュレータ（ＳＯＩ）半導体デバイスに対する関心が高まっている。
【０００３】
ＭＯＳトランジスタは、ｎチャネルトランジスタを考えるかｐチャネルトランジスタを考えるかにかかわりなく、高濃度ドープドレイン領域およびソース領域とこのドレイン領域とソース領域の間に配された逆ドープまたは弱ドープ（ｉｎｖｅｒｓｅｌｙ ｏｒ ｗｅａｋｌｙ ｄｏｐｅｄ）のチャネル領域との界面によって形成される、いわゆるｐｎ接合を備える。チャネル領域の導電率すなわち導電チャネルの駆動電流容量は、チャネル領域近傍に形成され薄い絶縁層によってそこから離隔されたゲート電極によって制御される。
【０００４】
近年、マルチゲートトランジスタ、特にダブルゲートトランジスタが当技術分野に導入された。単一のゲートを有するトランジスタと比較すると、ダブルゲートトランジスタは、比較的低濃度ドープのチャネル領域による高いオン電流、低いオフ電流、優れた閾値下特性（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）、および低い閾電圧の変動を示す。ダブルゲートトランジスタは、好ましくは、薄い埋め込み酸化物および高濃度ドープバックプレーン（層）を有する完全空乏型ＳＯＩ構造で実現される。ダブルゲートトランジスタは、ＤＲＡＭデバイスのコア回路および周辺回路の一部である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、当技術分野では、高濃度ドープバックプレーンを有する完全空乏型ダブルゲートＳＯＩトランジスタの製造工程は複雑で、バックプレーンを形成するために使用される高用量の注入物によりＳＯＩ領域に損傷を発生させることがある。従来、ドープバックプレーンは、ＳＯＩ層および埋め込み酸化物層を介する注入によって形成される。しかし、バックプレーン注入によって活性層へのドーパントの混入が引き起こされ、閾電圧の変動が増加する。選択されるドーピング率が高いほど、その結果生じる閾電圧の変動が大きくなる。さらに、バックゲートを形成するために当技術分野では比較的高いドーピングエネルギーが必要なので、ドーピング領域が深く延びることになる。これは、デバイスの小型化に悪影響を及ぼす。
【０００６】
これに鑑みて、本発明の根底にある課題は、あまり複雑でなく上述の課題を回避する完全空乏型ＳＯＩデバイスの製造方法ならびにこのような方法によって得られるデバイスを提供することである。本発明の根底にある特定の課題は、完全空乏型ＳＯＩデバイスの製造に適したセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハおよび上述の欠点を防止できるこのようなデバイスを提供することである。
【課題を解決するための手段】
【０００７】
上述の目的に対処するために、第１の基板を提供するステップと、この第１の基板の表面領域に（第１の基板の上部領域内に、またはこの上部領域上に）ドープ層を配置（形成）するステップと、このドープ層上に埋め込み酸化物層を配置（形成）するステップと、この埋め込み酸化物層上に半導体層を配置（形成）してＳｅＯＩウェーハを得るステップと、このＳｅＯＩウェーハの第２の領域の埋め込み酸化物層および半導体層を維持しながらＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去するステップと、第２の領域に上部トランジスタ（たとえば、ｐチャネルトランジスタまたはｎチャネルトランジスタ）を形成するステップと、第１の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタ（ｒｅｃｅｓｓｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）を形成するステップとを含み、第２の領域に上部トランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのバックゲートを形成するステップを含み、第１の領域に下部トランジスタ、特にリセスチャネルアレイトランジスタを形成するステップが、ドープ層内またはこの近傍にそのトランジスタのソース領域およびドレイン領域を形成するステップを含む半導体デバイスの製造方法が提供される。
【０００８】
本発明の方法によれば、半導体層および／または埋め込み酸化物層を介して第１の領域にトランジスタのソース領域／ドレイン領域を形成するためのドーピングは必要ではない。特に、第１の領域のトランジスタのソース領域／ドレイン領域の範囲は、ドープ層の厚さによって正確に決定することができる。さらに、同じ（埋め込み）ドープ層の一部は、第２の領域内と第１の領域のトランジスタのソース領域／ドレイン領域の両方における１つまたは複数のトランジスタのバックゲートの形成に使用でき、それによって、製造工程全体を単純化することができる。第１の領域はＤＲＡＭデバイスのメモリセル区域とすることができ、第２の領域はＤＲＡＭデバイスのコア領域または周辺回路の領域とすることができる。
【０００９】
方法は、第２の基板を提供するステップと、この第２の基板上に半導体層を形成するステップと、この半導体層および／またはドープ層上に埋め込み酸化物層を形成するステップと、この埋め込み酸化物層によって第１の基板と第２の基板を接合するステップと、第２の基板を外すステップとをさらに含むことができる。したがって、ウェーハ転写法によってＳｅＯＩウェーハを得ることができる。ウェーハ転写は、酸化物層によって容易になる。結果として得られるＳｅＯＩウェーハの埋め込み酸化物層は、第２の基板上に形成された半導体層上に形成された酸化物層と第１の基板上に形成された酸化物層の結合によって形成することができ、この結合は接合工程の結果生じる。あるいは、接合は、半導体層上にのみまたは基板上にのみ酸化物層を形成することによって容易になる。ウェーハ転写は、たとえば、ＳｍａｒｔＣｕｔ（Ｃ）法に従って実施することができる。
【００１０】
上述の実施形態では、ドープ層を形成するステップは、適切なドーパントの注入によって第１の基板の表面領域をドープするステップを含むことができる。これに関連して、ドーピングは、たとえば、半導体層を介して、または埋め込み酸化物層を介して、または半導体層および埋め込み酸化物層を介して実施できることに留意されたい。あるいは、ドープ層を形成するステップは、第１の基板の表面上にドープ層を形成する、特にエピタキシャル成長させるステップを含むことができる。たとえば、成長工程中にまたはこの後でドーパントを備える単結晶シリコン層を、多結晶シリコン第１の基板上にドープ層として成長させることができる。
【００１１】
上述の実施形態では、半導体層は、シリコン層、特に単結晶シリコン層とすることができる。このシリコン層を、第１の基板上に形成されたドープ層上にエピタキシャル成長させることができる。その上にシリコン層をエピタキシャル成長させた第１の基板上にシード層を設けることが好ましいことがある。一実施形態によれば、ドープ層のドーピングは、濃度に関する限り、ｎ（ｐ）ドープ層、特にｎ+（ｐ+）ドープ層である。ドーパントは、高融点金属とすることができる。ドーパントは、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａからなる群から選定することができる。
【００１２】
上述の例では、ＳｅＯＩウェーハの第１の領域から埋め込み酸化物層および半導体層を除去するステップは、第１の領域および第２の領域の半導体層上に酸化物層を任意選択で形成するステップと、第１の領域および第２の領域の酸化物層上にマスク層を形成するステップと、第２の領域のマスク層上にフォトレジストを形成し、第１の領域を露出するステップと、パターンフォトレジストに基づいて、第１の領域のマスク層、任意選択で形成された酸化物層、および半導体層を除去するステップと、フォトレジスト層を除去するステップと、第２の領域のマスク層を除去するステップと、第２の領域の酸化物層を除去するステップと、第１の領域の埋め込み酸化物層を除去するステップとを含むことができ、第２の領域のマスク層の除去後に、第１の領域の埋め込み酸化物層を除去する。
【００１３】
製造工程のこの特定の手順によって、工程フローに関して効率的な方法で、第１の領域の埋め込み酸化物層および半導体層を、損傷を及ぼすことなく確実に除去する。半導体デバイスの製造は、第２の領域にトレンチを形成し、ｎチャネルトランジスタを形成する領域からｐチャネルトランジスタを形成する領域を離隔するステップと、第２の領域から第１の領域を離隔するトレンチを形成するステップと、第１の領域にｐ型ウェル領域およびｎ型ウェル領域を形成するステップと、第１の領域にリセスチャネルアレイトランジスタトレンチを形成し、このトレンチが、第１の領域のドープ層の下に形成されたｐ型ウェル領域内に延びるようにするステップとをさらに含むことができる。
【００１４】
第２の領域のトレンチは、シャロートレンチアイソレータ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｏｒ）を形成するためにアイソレータ材料（酸化物）によって完全に充填されてもよいし、埋め込み酸化物層の高さまで満たされ、それによってメサ分離を提供してもよい。
【００１５】
第１の領域のｐ型ウェル領域およびｎ型ウェル領域は注入によって形成される。ここで、ＳＯＩウェーハの埋め込み酸化物および半導体層を介する注入は不要である。本発明の一実施形態による第１の領域に形成するべきメモリセルアレイの閾電圧は、ＲＣＡＴトレンチを介するドーパントのさらなる注入によって容易に調整することができる。したがって、本明細書において開示する方法によれば、第１の領域におけるＲＣＡＴの形成は、非常に効率的かつ損傷を避ける方法で、ＤＲＡＭのコア回路および周辺回路のためのｐ／ｎチャネルトランジスタの製造に組み込むことができる。
【００１６】
そのうえ、上述の例では、ドープ層にドーパントをさらに注入せずに、第１の領域にトランジスタのソース領域およびドレイン領域を形成する。この場合、必要なドーピング率は、ＳｅＯＩウェーハを完成させる前に基板上にドープ層を形成するときに、ドープ層によって既に提供されている。それによって、ドーパントマスク層の追加の堆積および除去が必要であり、ソース／ドレイン形成による損傷は発生しない。あるいは、第１の領域にトランジスタのソース領域およびドレイン領域を形成するステップは、ドープ層にドーパントを注入してドーピングプロファイルを調節するステップを含むことができる。
【００１７】
一実施形態によれば、隆起した（部分的にゲート誘電体の高さを超える）ソース領域およびドレイン領域を形成することが好ましい場合にそれを行うために、特にエピタキシャル成長によって、半導体層、特にシリコン層上に、第１の領域および第２の領域に形成されたトランジスタのゲート構造に隣接して追加のドープシリコン層を形成する。したがって、この場合に結果として得られる隆起したソース領域およびドレイン領域は、それぞれ第２の領域の追加のドープシリコン層および半導体層ならびに第２の領域の追加のドープシリコン層およびドープ層を備える。
【００１８】
本明細書において、基板と、この基板の表面の領域に形成されたドープ層と、このドープ層の一部上にのみ配置された埋め込み酸化物層と、ＳｅＯＩウェーハを得るようにドープ層の一部上に配置された埋め込み酸化物層上に配置された半導体層とを備えるセミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハ、特にＳＯＩウェーハも提供される。
【００１９】
このようなウェーハは、（埋め込み）ドープ層がｐチャネルトランジスタおよび／またはｎチャネルトランジスタにバックゲートを提供し、リセスチャネルアレイトランジスタにソース領域／ドレイン領域を少なくとも部分的に提供するように半導体層および埋め込み酸化物層が設けられないウェーハの領域の、半導体層および埋め込み酸化物層が形成されメモリセルアレイ用のリセスチャネルアレイトランジスタが形成された領域に、ｐチャネルトランジスタおよび／またはｎチャネルトランジスタを備えるＤＲＡＭデバイスを形成するのに非常に適している。
【００２０】
上述のＳｅＯＩウェーハでは、基板および半導体層はシリコンからなるかまたはこれを含むことができ、ドープ層は高融点金属を含むことができる。特に、ドープ層は、Ｃｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａをドーパントとして含むことができる。
【００２１】
本発明のさらなる特徴および利点については、図面を参照して説明する。その説明では、本発明の好ましい実施形態を図示することを意図した添付の図を参照する。このような実施形態は本発明の完全な範囲を示すものではないことを理解されたい。
【図面の簡単な説明】
【００２２】
【図１】埋め込みドープ層を備えるＳＯＩ構造が形成される、本発明による半導体デバイスを製造する方法の例の図である。
【図２ａ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｂ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｃ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｄ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【図２ｅ】は、図１に示すＳＯＩウェーハに基づく、本発明の一例によるＤＲＡＭデバイスの製造を示す図である。
【発明を実施するための形態】
【００２３】
埋め込みドープ層を備えるＳＯＩ構造の製造工程を図１に示す。この工程では、ドナーシリコン基板１を提供する。次に、ドナーシリコン基板１上にシリコン層２を成長させる。任意選択で、シリコン層２を成長させるために、ドナーシリコン基板１上にシード層（図示せず）を形成する。その後、シリコン層２上に（二）酸化シリコン層３を形成する。
【００２４】
一方、ＳＯＩ構造を得るために、シリコン基板４を設ける。シリコン基板４の領域内またはシリコン基板４の上面上に、ドープ層５を形成する。一例によれば、シリコン基板４の上部のｎ+ドーピングを実施し、それによってドープ層５が形成される。代替例によれば、ドープシリコン層５、特にｎ+ドープシリコン層を、シリコン基板４上にエピタキシャル成長させる。次いで、ドープ層５上に（二）酸化シリコン層６を形成する。ウェーハ転写工程中に、シリコン層２上に形成された酸化物層３とドープ層５上に形成された酸化物層６を互いに接合させ、ドナー基板１を除去する。その結果、基板４と、埋め込みドープ層５と、接合中に酸化物層３と６の結合から生じる埋め込み酸化物層７と、シリコン層２とを備える構造が得られる。
【００２５】
その後で、第２の領域上のシリコン層２および埋め込み酸化物層７を維持しながら、第１の領域上のシリコン層２および埋め込み酸化物層７を除去し、それによって、次いでＳＯＩウェーハ１０が形成される。除去は以下のように実施することができる。たとえば、シリコン層２およびハードマスク層上にパッド酸化物（ｐａｄ ｏｘｉｄｅ）を成長させ、パッド酸化物上に窒化物層を形成する。次いで、ハードマスク層上にフォトレジストを形成し、第１の領域のハードマスク層を露出するようにパターニングする。次に、第１の領域のハードマスク、下にあるパッド酸化物、およびシリコン層２をエッチングする。その後、フォトレジストを剥離し、窒化物を除去して、第１の領域の埋め込み酸化物層７を含めて露出された酸化物をすべて除去する。このようにして得られる、図１に示すＳＯＩウェーハ１０は、完全空乏型マルチ（ダブル）ゲートＳＯＩ ＦＥＴならびにＤＲＡＭデバイスの製造に適している。
【００２６】
以下では、本発明の一例によるＤＲＡＭデバイスの製造について、図２ａ〜２ｅを参照して説明する。図１に示すＳＯＩウェーハ１０を起点とする。次に、第１の領域のドープ層５の露出された部分ならびに第２の領域のシリコン層上に、パッド酸化物１１およびハードマスク層１２たとえば窒化物層を形成する。その結果得られる構造を図２ａに示す。３つの活性領域、すなわちｎチャネルＦＥＴを形成する領域、ｐチャネルＦＥＴを形成する領域、およびメモリセルアレイを形成する領域が示されている。ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域は、シリコン層２と、埋め込み酸化物層７と、ならびにパッド酸化物１１と、パッド窒化物（ｐａｄ ｎｉｔｒｉｄｅ）１２とを備える。メモリセルアレイは、パッド酸化物１１とパッド窒化物１２とを備えるが、シリコン層２および埋め込み酸化物層７は含まない。
【００２７】
その後で、フォトリソグラフィ処理によって、３つの異なる活性領域を離隔するトレンチを形成する。多少詳しく説明すると、パターニングされたフォトレジストをパッド窒化物上に形成し、トレンチ領域のフォトレジストをエッチングし、フォトレジストの除去後にシリコンをエッチングしてトレンチを形成する。次にその後で、トレンチにトレンチ酸化物ライナおよびトレンチ窒化物ライナを形成し、次いで、トレンチを酸化物材料で充填する。アニールおよび化学機械研磨ならびに窒化物および酸化物のエッチングの後で、図２ｂに示す構造が得られる。トレンチ１３は、ｎチャネルＦＥＴの活性領域をｐチャネルＦＥＴの活性領域から、およびｐチャネルＦＥＴの活性領域をメモリセルアレイの活性領域から、それぞれ離隔する。トレンチ１３を、上述のトレンチ酸化物ライナ１４およびトレンチ窒化物ライナ１５ならびにトレンチ充填酸化物１６で充填する。ｎチャネルＦＥＴの活性領域をｐチャネルＦＥＴの活性領域から離隔するトレンチを完全に充填し、シャロートレンチアイソレーションを形成してもよく、メサ分離を形成するために単に埋め込み酸化物層７の上面から底面まで充填してもよいことに留意されたい。
【００２８】
次に、図２ｂに示す構造全体上に遮蔽酸化物（ｓｃｒｅｅｎｉｎｇ ｏｘｉｄｅ）（図示せず）を形成し、メモリセルアレイの領域に下部ｎ型ウェル領域および上部ｐ型ウェル領域を注入によって形成する。メモリセルアレイの領域に、ＲＣＡＴ（リセスチャネルアレイトランジスタ）を形成しなければならない。平坦化酸化物の堆積および平坦化酸化物の化学機械平坦化を含む平坦化のステップの後で、窒化物ハードマスクおよび適切にパターニングされたフォトレジストを形成し、メモリセルアレイの領域でＲＣＡＴトレンチをエッチングする。このエッチングされたＲＣＡＴトレンチに酸化物を形成する。ＲＣＡＴトレンチを介してｐ型ウェル領域で閾電圧およびゲート酸化物（ｇａｔｅ ｏｘｉｄｅ）を調整するための種の注入を実施する。ＲＣＡＴトレンチならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域に、異なる厚さのゲート酸化物を形成する。その結果得られる構造を図２ｃに示す。図に示すように、ｎ型ウェル領域１９の上方に形成されたｐ型ウェル領域１８内に部分的に延びるＲＣＡＴトレンチ１７を形成する。ｐ型ウェル領域１８内に、閾電圧を調整するための注入物領域２０およびゲート酸化物を調整するための注入物領域２１を形成する。相対的に厚いゲート酸化物２２’をｎチャネルＦＥＴの領域に形成し、相対的に薄いゲート酸化物２２’’をｐチャネルＦＥＴの領域に形成する。あるいは、ゲート酸化物２２’および２２’’の両方を相対的に薄くまたは厚く形成してもよいし、ゲート酸化物２２’’をゲート酸化物２２’より厚く形成してもよい。別のゲート酸化物２２’’’をＲＣＡＴトレンチ１７に形成する。ゲート酸化物の窒化およびゲート酸化物のアニールを実施することができる。
【００２９】
ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域ならびにメモリセルアレイの領域のゲート電極構造を、図２ｄに示すように形成する。示した例において、ゲート構造は、ＴｉＮで作製された層２３と、多結晶シリコンで作製された層２４と、Ｗバリア層２５と、窒化物層２６とを備える。図示のゲート構造は、それぞれの層の堆積および当技術分野で知られているフォトリソグラフィ処理の結果、得られる。図２ｄに示す構造上に窒化物層を堆積させ、低濃度ドープドレイン領域を、ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のそれぞれのゲート構造に隣接して注入する。ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のゲート構造の上方の窒化物層の上方に側壁スペーサ酸化物を形成し、エッチング後に酸化物側壁スペーサを得る。ｎチャネルＦＥＴおよびｐチャネルＦＥＴの領域のゲート構造およびメモリセルアレイの領域のゲート構造の上方に別の窒化物層を堆積させ、エッチングして窒化物側壁スペーサを形成する。
【００３０】
メモリセルアレイの領域の埋め込みドープ領域の表面５上の酸化物ならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のシリコン層２上の酸化物をエッチバックし、このようにして露出された表面上に、選択的エピタキシャル成長によってシリコンを形成し、エピタキシャル成長させたシリコンに、ならびにｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のシリコン層２の下に、さらに任意選択でメモリセルアレイの領域の埋め込み注入層５の下に、それぞれドーパントを注入する。しかし、エピタキシャルシリコン（ｅｐｉ ｓｉｌｉｃｏｎ）を介する大量のドーピングがＲＣＡＴで不要になるように、ドープ層５のドープ濃度を調節することが好ましいことがある。その結果得られる構造を図２ｅに示す。この図に示すように、ｎチャネルＦＥＴの領域およびｐチャネルＦＥＴの領域のゲート構造は、酸化物と窒化物とを備える側壁スペーサ２７を備える。メモリセルアレイの領域のゲート構造は、窒化物で作製された側壁スペーサ２８を備える。ゲート構造のすべてに隣接して、エピタキシャルシリコン２９を形成し、ソース領域／ドレイン領域を形成するためにドープする。エピタキシャル構造の成長後または成長中の注入によって、エピタキシャル構造のドーピングを実施することができる。
【００３１】
本発明の一実施形態による図２ａから２ｅの説明から明らかなように、薄い埋め込み高濃度ドープｎ型層５をＳＯＩウェーハに形成し、このＳＯＩウェーハは、一方ではＤＲＡＭデバイスのコア回路および周辺回路のバックゲート層として使用することができ、他方では、メモリセル区域のＲＣＡＴの高濃度ドープソース領域およびドレイン領域に使用することができる。ｐ型ドープ基板のｎ+バックプレーンの提供について説明してきたが、ｎ型ドープ基板にｐ+バックプレーンを提供するｐ型ドープ層も本発明によって包含されることは容易に理解されよう。
【００３２】
これまで説明した実施形態はすべて、限定することを意図したものではなく、本発明の特徴および利点を示す例の役割を果たす。上述の特徴のいくつかまたはすべては異なるように組み合わせることもできることを理解されたい。
【符号の説明】
【００３３】
１ ドナーシリコン基板
２ シリコン層
３ （二）酸化シリコン層
４ シリコン基板
５ ドープ層
６ 酸化物層
７ 埋め込み酸化物層
１０ ＳＯＩウェーハ
１１ パッド酸化物
１２ ハードマスク層
１３ トレンチ
１４ トレンチ酸化物ライナ
１５ トレンチ窒化物ライナ
１６ トレンチ充填酸化物
１７ ＲＣＡＴトレンチ
１８ ｐ型ウェル領域
１９ ｎ型ウェル領域
２０ 閾電圧を調整するための注入物領域
２１ ゲート酸化物を調整するための注入物領域
２２’、２２’’、２２’’’ ゲート酸化物
２３ ＴｉＮで作製された層
２４ 多結晶シリコンで作製された層
２５ Ｗバリア層
２６ 窒化物層
２７ 酸化物と窒化物とを備える側壁スペーサ
２８ 窒化物で作製された側壁スペーサ
２９ エピタキシャルシリコン
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
第１の基板を提供するステップと、
前記第１の基板の表面領域にドープ層を配置するステップと、
前記ドープ層上に埋め込み酸化物層を配置するステップと、
前記埋め込み酸化物層上に半導体層を配置してＳｅＯＩウェーハを得るステップと、
前記ＳｅＯＩウェーハの第２の領域の前記埋め込み酸化物層および前記半導体層を維持しながら前記ＳｅＯＩウェーハの第１の領域から前記埋め込み酸化物層および前記半導体層を除去するステップと、
前記第２の領域に上部トランジスタを形成するステップと、
前記第１の領域に下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップと
を含み、
前記第２の領域に前記上部トランジスタを形成するステップが、前記ドープ層内またはこの近傍にバックゲートを形成するステップを含み、
前記第１の領域に前記下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップが、前記ドープ層にまたはこの近傍にソース領域およびドレイン領域を形成するステップを含むことを特徴とする方法。
【請求項２】
前記第１の領域はＤＲＡＭデバイスのメモリセル区域であり、前記第２の領域は前記ＤＲＡＭデバイスのコア領域または周辺回路の領域であることを特徴とする請求項１に記載の方法。
【請求項３】
第２の基板を提供するステップと、
前記第２の基板上に前記半導体層を形成するステップと、
前記半導体層および／または前記ドープ層上に前記埋め込み酸化物層を形成するステップと、
前記埋め込み酸化物層によって前記第１の基板と前記第２の基板を接合するステップと、
前記第２の基板を外すステップと
をさらに含むことを特徴とする請求項１または２に記載の方法。
【請求項４】
前記ドープ層を形成する前記ステップは、前記第１の基板の前記表面領域をドープするステップを含むことを特徴とする請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記ドープ層を形成する前記ステップは、前記第１の基板の前記表面上に前記ドープ層をエピタキシャル成長させるステップを含むことを特徴とする請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記半導体層はシリコンからなるかまたはこれを含み、かつ／または前記第１の基板はシリコンからなるかまたはこれを含むことを特徴とする請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記ドープ層の前記ドーパントは、ｎ型ドーパント、特にｎ+ドーパント、またはｐ型ドーパント、特にｐ+ドーパントであることを特徴とする請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記ＳｅＯＩウェーハの前記第１の領域から前記埋め込み酸化物層および前記半導体層を除去するステップは、
前記第１の領域および前記第２の領域の前記酸化物層上にマスク層を形成するステップと、
前記第２の領域の前記マスク層上にフォトレジストを形成し、前記第１の領域を露出するステップと、
前記第１の領域の前記マスク層および前記半導体層を除去するステップと、
前記フォトレジスト層を除去するステップと、
前記第２の領域の前記マスク層を除去するステップと、
前記第２の領域の前記酸化物層を除去するステップと、
前記第１の領域の前記埋め込み酸化物層を除去するステップと
を含み、
前記第２の領域の前記マスク層の除去後に、前記第１の領域の前記埋め込み酸化物層を除去することを特徴とする請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記第２の領域にトレンチを形成し、ｎチャネルトランジスタを形成する領域からｐチャネルトランジスタを形成する領域を離隔するステップと、
前記第２の領域から前記第１の領域を離隔するトレンチを形成するステップと、
前記第１の領域のｐ型ウェル領域およびｎ型ウェル領域を形成するステップと、
前記第１の領域にリセスチャネルアレイトランジスタトレンチを形成し、前記トレンチが、前記第１の領域の前記ドープ層の下に形成された前記ｐ型ウェル領域に延びるようにするステップと
をさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記第１の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントをさらに注入することなく実施されることを特徴とする請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントを注入して前記ドーピングプロファイルを調節するステップを含むことを特徴とする請求項１から９のいずれか一項に記載の方法。
【請求項１２】
ソース領域およびドレイン領域を形成するために、前記シリコン層上に、前記第１の領域および第２の領域に形成された前記トランジスタのゲート構造に隣接してドープシリコン層をエピタキシャル成長によって形成するステップをさらに含むことを特徴とする請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
セミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハであって、
基板と、
前記基板の表面の領域に形成されたドープ層と、
前記ドープ層の一部上にのみ配置された埋め込み酸化物層と、
前記ＳｅＯＩウェーハを得るように前記ドープ層の前記一部上に配置された前記埋め込み酸化物層上に配置された半導体層と
を備えることを特徴とするＳｅＯＩウェーハ。
【請求項１４】
前記基板および前記半導体層はシリコンからなるかまたはこれを含み、前記ドープ層は、高融点金属、特にＣｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａを含むことを特徴とする請求項１３に記載のＳｅＯＩウェーハ。
【請求項１５】
請求項１３または１４に記載の前記ＳｅＯＩウェーハと、
前記半導体層および前記埋め込み酸化物層が形成された領域の１つまたは複数のｐチャネルトランジスタおよび／またはｎチャネルトランジスタであって、前記ドープ層がｐチャネルトランジスタおよび／またはｎチャネルトランジスタに前記バックゲートを提供する、ｐチャネルトランジスタおよび／またはｎチャネルトランジスタと、
前記ウェーハの、半導体層および埋め込み酸化物層が提供されない前記領域のメモリセルアレイ用のリセスチャネルアレイトランジスタであって、前記ドープ層がリセスチャネルアレイトランジスタに前記ソース領域／ドレイン領域を少なくとも部分的に提供する、リセスチャネルアレイトランジスタと
を備えることを特徴とするＤＲＡＭデバイス。
【請求項１】
半導体デバイスの製造方法であって、
第１の基板を提供するステップと、
前記第１の基板の表面領域にドープ層を配置するステップと、
前記ドープ層上に埋め込み酸化物層を配置するステップと、
前記埋め込み酸化物層上に半導体層を配置してＳｅＯＩウェーハを得るステップと、
前記ＳｅＯＩウェーハの第２の領域の前記埋め込み酸化物層および前記半導体層を維持しながら前記ＳｅＯＩウェーハの第１の領域から前記埋め込み酸化物層および前記半導体層を除去するステップと、
前記第２の領域に上部トランジスタを形成するステップと、
前記第１の領域に下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップと
を含み、
前記第２の領域に前記上部トランジスタを形成するステップが、前記ドープ層内またはこの近傍にバックゲートを形成するステップを含み、
前記第１の領域に前記下部トランジスタとしてリセスチャネルアレイトランジスタを形成するステップが、前記ドープ層にまたはこの近傍にソース領域およびドレイン領域を形成するステップを含むことを特徴とする方法。
【請求項２】
前記第１の領域はＤＲＡＭデバイスのメモリセル区域であり、前記第２の領域は前記ＤＲＡＭデバイスのコア領域または周辺回路の領域であることを特徴とする請求項１に記載の方法。
【請求項３】
第２の基板を提供するステップと、
前記第２の基板上に前記半導体層を形成するステップと、
前記半導体層および／または前記ドープ層上に前記埋め込み酸化物層を形成するステップと、
前記埋め込み酸化物層によって前記第１の基板と前記第２の基板を接合するステップと、
前記第２の基板を外すステップと
をさらに含むことを特徴とする請求項１または２に記載の方法。
【請求項４】
前記ドープ層を形成する前記ステップは、前記第１の基板の前記表面領域をドープするステップを含むことを特徴とする請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記ドープ層を形成する前記ステップは、前記第１の基板の前記表面上に前記ドープ層をエピタキシャル成長させるステップを含むことを特徴とする請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記半導体層はシリコンからなるかまたはこれを含み、かつ／または前記第１の基板はシリコンからなるかまたはこれを含むことを特徴とする請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記ドープ層の前記ドーパントは、ｎ型ドーパント、特にｎ+ドーパント、またはｐ型ドーパント、特にｐ+ドーパントであることを特徴とする請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記ＳｅＯＩウェーハの前記第１の領域から前記埋め込み酸化物層および前記半導体層を除去するステップは、
前記第１の領域および前記第２の領域の前記酸化物層上にマスク層を形成するステップと、
前記第２の領域の前記マスク層上にフォトレジストを形成し、前記第１の領域を露出するステップと、
前記第１の領域の前記マスク層および前記半導体層を除去するステップと、
前記フォトレジスト層を除去するステップと、
前記第２の領域の前記マスク層を除去するステップと、
前記第２の領域の前記酸化物層を除去するステップと、
前記第１の領域の前記埋め込み酸化物層を除去するステップと
を含み、
前記第２の領域の前記マスク層の除去後に、前記第１の領域の前記埋め込み酸化物層を除去することを特徴とする請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記第２の領域にトレンチを形成し、ｎチャネルトランジスタを形成する領域からｐチャネルトランジスタを形成する領域を離隔するステップと、
前記第２の領域から前記第１の領域を離隔するトレンチを形成するステップと、
前記第１の領域のｐ型ウェル領域およびｎ型ウェル領域を形成するステップと、
前記第１の領域にリセスチャネルアレイトランジスタトレンチを形成し、前記トレンチが、前記第１の領域の前記ドープ層の下に形成された前記ｐ型ウェル領域に延びるようにするステップと
をさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記第１の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントをさらに注入することなく実施されることを特徴とする請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１の領域に前記トランジスタの前記ソース領域および前記ドレイン領域を形成するステップは、前記ドープ層にドーパントを注入して前記ドーピングプロファイルを調節するステップを含むことを特徴とする請求項１から９のいずれか一項に記載の方法。
【請求項１２】
ソース領域およびドレイン領域を形成するために、前記シリコン層上に、前記第１の領域および第２の領域に形成された前記トランジスタのゲート構造に隣接してドープシリコン層をエピタキシャル成長によって形成するステップをさらに含むことを特徴とする請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
セミコンダクタオンインシュレータ（ＳｅＯＩ）ウェーハであって、
基板と、
前記基板の表面の領域に形成されたドープ層と、
前記ドープ層の一部上にのみ配置された埋め込み酸化物層と、
前記ＳｅＯＩウェーハを得るように前記ドープ層の前記一部上に配置された前記埋め込み酸化物層上に配置された半導体層と
を備えることを特徴とするＳｅＯＩウェーハ。
【請求項１４】
前記基板および前記半導体層はシリコンからなるかまたはこれを含み、前記ドープ層は、高融点金属、特にＣｏ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、またはＴａを含むことを特徴とする請求項１３に記載のＳｅＯＩウェーハ。
【請求項１５】
請求項１３または１４に記載の前記ＳｅＯＩウェーハと、
前記半導体層および前記埋め込み酸化物層が形成された領域の１つまたは複数のｐチャネルトランジスタおよび／またはｎチャネルトランジスタであって、前記ドープ層がｐチャネルトランジスタおよび／またはｎチャネルトランジスタに前記バックゲートを提供する、ｐチャネルトランジスタおよび／またはｎチャネルトランジスタと、
前記ウェーハの、半導体層および埋め込み酸化物層が提供されない前記領域のメモリセルアレイ用のリセスチャネルアレイトランジスタであって、前記ドープ層がリセスチャネルアレイトランジスタに前記ソース領域／ドレイン領域を少なくとも部分的に提供する、リセスチャネルアレイトランジスタと
を備えることを特徴とするＤＲＡＭデバイス。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【公開番号】特開２０１２−１４６９６２（Ｐ２０１２−１４６９６２Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−２７３５７１（Ｐ２０１１−２７３５７１）
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（５０７０８８０７１）ソイテック (93)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１２月１４日（２０１１．１２．１４）
【出願人】（５０７０８８０７１）ソイテック (93)
【Ｆターム（参考）】
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