半導体記憶装置
【課題】ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、シリコン基板に形成される情報記憶装置（メモリ）は現在のパーソナルコンピュータ、家電製品、デジカメや携帯電話に広く使われており、年々大容量化されるとともに価格も安くなって高性能化されてきている。
情報記憶容量とアクセスタイム等によっていくつかのメモリの種類に分類されるが、ダイナミックメモリ（ＤＲＡＭ）に相当するような大容量かつ高速動作のできるメモリ素子候補の一つとして１トランジスタ型メモリが研究開発されている。
【０００３】
１トランジスタ型メモリは、キャパシタレスＤＲＡＭとも呼ばれ、１つの電界効果トランジスタにおけるチャネル部の電気的なポテンシャルを変調させ、読み出し電流量に差を発生させることでメモリとして機能される。これはチャネル部のポテンシャルを変化させることで、電界効果トランジスタのしきい値電圧を変動させていることに相当する。
【０００４】
このような１トランジスタ型メモリとしてバルク基板上に形成されたフィン型トランジスタを用いたものがある。この１トランジスタ型メモリでは、フィンの根元付近にホールに対するポテンシャルバリアを形成し、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）にて発生させたホールをフィンに閉じ込めることにより、チャネル部のポテンシャルが変化される。従って、このような１トランジスタ型メモリの書き込み効率を向上させるには、ＧＩＤＬにてホールを効率よく発生させることが重要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２００９／２６７１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、不純物拡散層と、ソース／ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成する。不純物拡散層は、前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース／ドレイン層は、前記チャネル領域を挟み込むようにして前記フィンに形成されている。そして、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
【図２】図２は、図１の半導体記憶装置の等価回路図である。
【図３】図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍のエネルギーバンド図である。
【図４】図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。
【図５】図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとゲートリーク電流Ｉｇとの関係を示す図である。
【図６】図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
【図７】図７（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャート、図７（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャートである。
【図８】図８は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図９】図９は、第３実施形態に係る半導体記憶装置の概略構成を示す斜視図である。
【図１０】図１０は、第３実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。
【図１１】図１１は、第３実施形態に係る半導体記憶装置のフィン、ゲート電極、ウェル、ビット線およびソース線のレイアウトを示す平面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
図１（ａ）〜図１（ｃ）において、半導体基板１にはフィン３が形成され、フィン３上にはキャップ層４が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。キャップ層４の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板１およびフィン３の導電型はＰ型に設定することができる。このＰ型不純物としては、例えば、Ｂを用いることができる。
【００１１】
そして、半導体基板１上にはフィン３間が埋め込まれるように埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の高さは、フィン３の上部が突出するように設定することができる。また、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１２】
そして、埋め込み絶縁層２上には、ゲート絶縁膜５を介してフィン３の両側に設けられたゲート電極Ｇが形成されている。なお、ゲート電極Ｇは、フィン３に跨るように形成し、フィン３の両側のゲート電極Ｇが一体化されていてもよい。なお、ゲート絶縁膜５の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Ｇの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Ｇの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。
【００１３】
そして、ここではｎ型フィンＦＥＴを使うため、フィン３のＳＴＩ上端部の高さ近傍から根元との間にはＰ型不純物拡散層６が形成されている。なお、Ｐ型不純物拡散層６のＰ型不純物としては、例えば、ＢまたはＩｎを用いることができる。このＰ型不純物拡散層６のＰ型不純物濃度はフィン３のＰ型不純物濃度より大きくなるように設定され、フィン３のチャネル領域間のボディ領域にホールｈ＋を閉じ込めるポテンシャルバリアＢＰを形成することができる。なお、Ｐ型不純物拡散層６は、ゲート電極Ｇにてフィン３に形成されるチャネル領域と重ならないように配置することが好ましい。
【００１４】
また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。なお、ドレイン層Ｄおよびソース層Ｓの導電型はＮ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。
【００１５】
図２は、図１の半導体記憶装置の等価回路図である。
図２において、図１のゲート電極Ｇ、ドレイン層Ｄおよびソース層ＳにてフィントランジスタＦＴが構成されている。そして、ゲート電極Ｇはワード線ＷＬに接続され、ドレイン層Ｄはビット線ＢＬに接続され、ソース層Ｓはソース線ＳＬに接続され、半導体基板１は基板バイアス線ＵＬに接続されている。なお、ワード線ＷＬにはゲート電圧Ｖｇ、ビット線ＢＬにはドレイン電圧Ｖｄ、ソース線ＳＬにはソース電圧Ｖｓ、基板バイアス線ＵＬには基板バイアス電圧Ｖｂを与えることができる。
【００１６】
以下、図１の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン３のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘１’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘０’が書き込まれた状態とする。
【００１７】
この半導体記憶装置にデータ‘１’が書き込まれる場合、ゲート電圧Ｖｇが負電位かつ基板バイアス電圧Ｖｂおよびドレイン電圧Ｖｄが正電位かつソース電圧Ｖｓがグランド電位に設定される。
【００１８】
この時、ゲート電圧Ｖｇが負電位に設定されると、フィントランジスタＦＴはオフし、ドレイン層Ｄ近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はＧＩＤＬを発生させる。
【００１９】
図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍のエネルギーバンド図である。
図３（ａ）において、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位に設定されると、ドレイン層Ｄ近傍の空乏層ＫＵが曲げられ強電界がかかる。このため、図３（ｂ）に示すように、空乏層ＫＵにバンド間トンネル電流ＴＮが流れ、ホールｈ＋と電子ｅ−のペアが発生する。このうちホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、ＧＩＤＬによってデータ‘１’が書き込まれる。
【００２０】
一方、この半導体記憶装置にデータ‘０’が書き込まれる場合、ゲート電圧Ｖｇおよびソース電圧Ｖｓがグランド電位に設定され、基板バイアス電圧Ｖｂがグランド電位または負電位に設定され、ドレイン電圧Ｖｄが負電位に設定される。このため、フィン３のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００２１】
フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタＦＴがオン状態になり始めるゲート電圧Ｖｇ（しきい値Ｖｔ）が低くなり、同じゲート電圧Ｖｇを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図１の半導体記憶装置に記憶されたデータが‘０’か‘１’かを判別することができる。
【００２２】
ここで、ＧＩＤＬによってデータ‘１’を書き込む方法では、ゲート電圧Ｖｇが負電位に設定されるため、図１（ｃ）に示すように、チャネル領域のホールｈ＋に対するポテンシャルが引き下げられる。このため、ホールｈ＋が半導体基板１側に逃げ出し難くすることができ、書き込み効率を向上させることができる。
【００２３】
また、ＧＩＤＬによってデータ‘１’を書き込む際に基板バイアス電圧Ｖｂを正電位に設定することにより、ゲート電圧Ｖｇの絶対値の増大を抑制しつつ、ＧＩＤＬを増大させることができる。基板バイアス電圧Ｖｂをグランド電位に設定した場合に比べてゲートリーク電流を減少させることができ、書き込み効率を向上させることができる。
【００２４】
この時、電界効果トランジスタの蓄積状態におけるゲートリーク電流Ｉｇとドレイン電流Ｉｄは以下の（１）式および（２）式で表すことができる。
Ｉｇ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｃｈ（Ｌ，Ｖｇ，Ｖｂ）＋Ｉｇｓ＋Ｉｇｄ ・・・（１）
Ｉｄ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｄ＋ＩＧＩＤＬ（Ｖｇ，Ｖｂ）＋ＩＪＬ ・・・・（２）
【００２５】
（１）式において、Ｉｇｓ＋Ｉｇｄはゲート電極Ｇとソース層Ｓおよびドレイン層Ｄとが重なっている部分で生じるゲートリーク電流である。また、Ｉｇｃｈはチャネル領域とゲート電極Ｇとの間に発生するゲートリーク電流で、一般的にはゲート長Ｌとゲート電圧Ｖｇと基板バイアス電圧Ｖｂの関数になる。
【００２６】
（２）式において、ドレイン電流Ｉｄとして観測される成分はゲートリーク電流Ｉｇｄ、接合リーク電流ＩＪＬおよびＧＩＤＬによって発生した分ＩＧＩＤＬ（Ｖｇ，Ｖｂ）である。
【００２７】
ここで、このバンド間トンネル電流ＴＮは、空乏層ＫＵの幅と電界に依存するので、ドレイン層Ｄの不純物プロファイルに影響される。ドレイン層Ｄの不純物濃度が大きすぎると、ゲート電圧Ｖｇによって空乏層ＫＵが曲がらなくなるし、ドレイン層Ｄの不純物濃度が低すぎると、空乏層ＫＵの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Ｄおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Ｖｇを固定した時のＧＩＤＬを増大させることができる。
【００２８】
また、フィントランジスタＦＴはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。
【００２９】
また、フィントランジスタＦＴは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Ｖｂを印加してもＶｔ（しきい値）特性に変動は生じない。特に、バルク基板を用いたフィントランジスタＦＴについてはＳＯＩにおけるＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層がなく、基板バイアス電圧Ｖｂを印加すると、その基板バイアス電圧Ｖｂがフィン３に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域（チャネル領域に少数キャリアの反転層が形成される状態）におけるゲート電圧範囲のＩｄ−Ｖｇ特性は、フィン３の形状（フィン幅）とゲート電極Ｇの仕事関数でほぼ決まる。
【００３０】
一方で、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態（チャネル領域に多数キャリアが蓄積する層が形成される状態）にする場合には、バルク基板を用いたフィントランジスタＦＴに基板バイアス電圧Ｖｂを印加すると、特徴的なドレイン電流特性が見られる。
【００３１】
図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。ただし、ドレイン電圧Ｖｄは、１．０Ｖに固定した。
図４において、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Ｖｂを印加した場合はドレイン電流Ｉｄが大きくなり、負の基板バイアス電圧Ｖｂを印加した場合はドレイン電流Ｉｄが小さくなる。
【００３２】
一方、ゲート電極Ｇに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Ｖｂを変えても、ドレイン電流Ｉｄは変化しない。
【００３３】
図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとゲートリーク電流Ｉｇとの関係を示す図である。ただし、ドレイン電圧Ｖｄは、１．０Ｖに固定した。
図５において、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Ｖｂを印加した場合はゲートリーク電流Ｉｇが大きくなり、負の基板バイアス電圧Ｖｂを印加した場合はゲートリーク電流Ｉｇが小さくなる。
【００３４】
一方、ゲート電極Ｇに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Ｖｂを変えても、ゲートリーク電流Ｉｇは変化しない。
【００３５】
ここで、ゲート電極Ｇと半導体基板１との間の電界が同じと考えられる２つの場合を考えてみる。例えば、図５の（Ｖｇ，Ｖｂ）＝（−０．９Ｖ，０．０Ｖ）の点Ｐ３と（−０．４Ｖ，０．５Ｖ）の点Ｐ４を比較する。この場合、ソース層Ｓとドレイン層Ｄ極に印加されている電圧は（Ｖｓ，Ｖｄ）＝（０．０Ｖ，１．０Ｖ）である。両者とも半導体基板１に対してゲート電圧Ｖｇは−０．９Ｖになっているので、ゲートリーク電流Ｉｇは同じになるはずである。
【００３６】
ところが、実際には、図５に示すように、点Ｐ３の方が点Ｐ４よりもゲートリーク電流Ｉｇが大きい。これはソース層Ｓもしくはドレイン層Ｄとゲート電極Ｇが重なっている領域において、Ｖｇ＝−０．９Ｖとした方がＶｇ＝−０．４Ｖ（＋Ｖｂ＝０．５Ｖ）とした場合より高い電界が印加されることになり、（１）式のゲートリーク電流Ｉｇｓ、Ｉｇｄ、特にゲートリーク電流Ｉｇｄが増加するためと考えられる。つまり、この２つのバイアス条件を比較すると、Ｉｇｄ成分が目にみえるくらいの寄与を持っていることになる。
【００３７】
このような状況下で、図４の（Ｖｇ，Ｖｂ）＝（−０．９Ｖ，０．０Ｖ）の点Ｐ１と（Ｖｇ，Ｖｂ）＝（−０．４Ｖ，０．５Ｖ）の点Ｐ２を見てみる。すると、観測されたドレイン電流Ｉｄについては、点Ｐ２の方が点Ｐ１よりもゲートリーク電流Ｉｇが大きい。これは、（２）式を参照すると、ドレイン電流Ｉｄの各成分のうち、Ｖｇ＝−０．９Ｖの場合には、増大していたはずのＩｇｄ成分は他の成分に比較すると小さくて事実上見えなくなり、残りのＩＧＩＤＬと接合リーク電流ＩＪＬでドレイン電流Ｉｄが決まっていることを示唆している。
【００３８】
さらに、ドレイン電圧Ｖｄを一定として比較しているので、接合リーク電流ＩＪＬの寄与も小さいはずである。もし、接合リーク電流ＩＪＬがドレイン電流Ｉｄの中で支配的だとすると、その電流成分のＶｇ依存性は小さく、ドレイン電流Ｉｄはほぼ一定の値を示すはずである。ところが、実際にはそうなってなくて、ドレイン電流Ｉｄはかなり大きいＶｇ依存性を持っていることがわかる。従って、このドレイン電流ＩｄはＩＧＩＤＬ成分が占める割合が大きいことが推測される。
【００３９】
以上のことから、ゲート電圧Ｖｇが一定の元でＩＧＩＤＬ成分を大きくするには、基板バイアス電圧Ｖｂを正電位に設定すればよいことになる。この現象の解釈としては、基板バイアス電圧Ｖｂを正電位に設定すると、ドレイン空乏層幅が小さくなり、ＧＩＤＬがより一層発生しやすくなることと、発生したホールが半導体基板１に逃げにくくなるのでボディのポテンシャルがより正側に移動し、これがさらにフィードバックがかかったようになって正の基板バイアス電圧Ｖｂがより効果的に印加されることなどが挙げられる。
【００４０】
図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
図６（ａ）において、データ‘１’のライト期間では、例えば、ゲート電圧Ｖｇが−２Ｖ、基板バイアス電圧Ｖｂが０．５Ｖ、ドレイン電圧Ｖｄが２Ｖ、ソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、データ‘１’が書き込まれる。
【００４１】
データ‘１’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが０．５Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められたままになる。
【００４２】
データ‘１’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、ソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが０．５Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが低くなり、フィントランジスタＦＴの電流量が大きくなる。図６（ａ）においてはライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Ｖｂを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。
【００４３】
一方、図６（ｂ）において、データ‘０’のライト期間では、例えば、ゲート電圧Ｖｇおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖ、ドレイン電圧Ｖｄが−２Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋がドレイン層Ｄに排出され、データ‘０’が書き込まれる。なお、データ‘０’のライト期間に基板バイアス電圧Ｖｂを負電位に設定することにより、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋が半導体基板１に逃げ易くすることができ、データ‘０’の書き込みを効率化することができる。
【００４４】
データ‘０’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域からは、ホールｈ＋が排出されたままになる。
【００４５】
データ‘０’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖ、ソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが高くなり、フィントランジスタＦＴの電流量が小さくなる。
図６（ｂ）においてもライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Ｖｂを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。
【００４６】
ここで、ホールド期間およびリード期間についてもライト期間の基板バイアス電圧Ｖｂをそのまま印加することにより、データ‘１’および‘０’のいずれが書き込まれた場合においても、ライトボディ電位状態を保持しやすくし、リードディスターブを抑制することができる。
【００４７】
図７（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャート、図７（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャートである。
図６（ａ）および図６（ｂ）では、データ‘１’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Ｖｂが０．５Ｖに設定され、データ‘０’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Ｖｂが−０．５Ｖに設定されていた。これに対して、図７（ａ）では、基板バイアス電圧Ｖｂが、データ‘１’のライト期間に０．５Ｖに設定された後、ホールド期間およびリード期間に０Ｖに変更され、図７（ｂ）では、基板バイアス電圧Ｖｂが、データ‘０’のライト期間、ホールド期間およびリード期間に０Ｖに設定される。
【００４８】
これにより、データ‘１’のライト期間だけ基板バイアス電圧Ｖｂを印加すればよく、書き込んだビットについて基板バイアス電圧Ｖｂに関する情報を保持する必要がなくなることから、制御を簡易化することが可能となるとともに、消費電力を低減することができる。
【００４９】
なお、図７（ａ）および図７（ｂ）の方法では、データ‘１’のライト期間以外は、基板バイアス電圧Ｖｂを０Ｖに設定する方法について説明したが、データ‘１’のライト時の保持特性を向上させるため、０．１Ｖ程度の微小な正電圧を印加してもよい。
【００５０】
また、上述した実施形態では、半導体基板１から直接フィン３を形成する方法について説明したが、半導体基板１にウェルを形成し、このウェルからフィン３を形成するようにしてもよい。この場合、基板バイアス電圧Ｖｂの代わりにウェルバイアス電圧をウェルに印加すればよい。
【００５１】
（第２実施形態）
図８は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図８では３行３列の場合を示した。
図８において、この半導体記憶装置では、フィントランジスタＦＴがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線ＷＬはワード線デコーダ１２に接続され、ビット線ＢＬはビット線デコーダ１１に接続され、基板バイアス線ＵＬは基板バイアス電圧発生部１３に接続され、ソース線ＳＬはグランド電位ＧＮＤに接続されている。
【００５２】
ビット線デコーダ１１は、選択ロウのビット線ＢＬにドレイン電圧Ｖｄを印加することができる。ワード線デコーダ１２は、選択カラムのワード線ＷＬにゲート電圧Ｖｇを印加することができる。基板バイアス電圧発生部１３は、選択カラムの基板バイアス線ＵＬに基板バイアス電圧Ｖｂを印加することができる。
【００５３】
そして、ビット線デコーダ１１およびワード線デコーダ１２にて選択された選択セルのゲート電極Ｇにワード線ＷＬを介してゲート電圧Ｖｇが印加され、ドレイン層Ｄにビット線ＢＬを介してドレイン電圧Ｖｄが印加され、半導体基板１に基板バイアス線ＵＬを介して基板バイアス線ＵＬが印加されることで、ライト動作およびリード動作が行われる。
【００５４】
ここで、同一ロウのフィントランジスタＦＴにて基板バイアス線ＵＬを共有させることにより、フィントランジスタＦＴごとに個別に基板バイアス電圧Ｖｂを印加させる必要がなくなり、回路規模を低減させることができる。
【００５５】
（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１０は、第３実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図、図１１は、第３実施形態に係る半導体記憶装置のフィン、ゲート電極、ウェル、ビット線およびソース線のレイアウトを示す平面図である。なお、図９では３行３列、図１０および図１１では４行４列の場合を示した。
【００５６】
図９〜図１１において、半導体基板２１には複数のウェルＷが形成され、各ウェルＷ上にはフィン２３が形成されている。また、各フィン２３上にはキャップ層２４が形成されている。なお、半導体基板２１の導電型はＮ型、ウェルＷおよびフィン２３の導電型はＰ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができ、Ｐ型不純物としては、例えば、Ｂを用いることができる。また、各フィン２３は、ウェルＷに沿って配置することができる。そして、半導体基板２１上にはフィン２３間が埋め込まれるように埋め込み絶縁層２２が形成されている。
【００５７】
そして、埋め込み絶縁層２２上には、ゲート絶縁膜２５を介してフィン２３の両側に設けられたゲート電極Ｇ２が形成されている。各フィン２３の先端と根元との間にはＰ型不純物拡散層２６が形成されている。
【００５８】
また、フィン２３には、ゲート電極Ｇ２にてフィン２３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄ２およびソース層Ｓ２が形成されている。ここで、ドレイン層Ｄおよびソース層Ｓは、同一フィン２３上で隣接するフィントランジスタＦＴ間で共有されている。なお、ドレイン層Ｄ２およびソース層Ｓ２の導電型はＮ型に設定することができる。また、各ウェルＷの端部には、ウェルコンタクトＣＮが形成されている。
【００５９】
そして、ゲート電極Ｇ２はワード線ＷＬに接続され、ドレイン層Ｄ２はビット線ＢＬに接続され、ソース層Ｓ２はソース線ＳＬに接続され、各ウェルＷはウェルコンタクトＣＮを介して基板バイアス線ＵＬに接続されている。なお、ビット線ＢＬ、ソース線ＳＬおよび基板バイアス線ＵＬは、ＡｌまたはＣｕなどの金属配線を用いることができる。
【００６０】
ここで、同一のフィン２３に形成されるフィントランジスタＦＴにてウェルＷを共有することにより、フィントランジスタＦＴごとに個別にウェルコンタクトＣＮを形成する必要がなくなり、メモリセルの面積を小さくすることができる。例えば、同一のフィン２３に形成されるフィントランジスタＦＴにてウェルＷを共有した場合、ワード線ＷＬの幅および間隔をＦとすると、隣接するフィントランジスタＦＴ間でドレイン層Ｄおよびソース層Ｓを共有できるので、メモリセルＭＣの面積は２Ｆ×３Ｆ＝６Ｆ２とすることができ、６Ｆ２〜８Ｆ２のＤＲＡＭと同等以下にすることができる。一方、フィントランジスタＦＴごとに個別にウェルコンタクトＣＮを形成すると、メモリセルＭＣの面積は２Ｆ×５Ｆ＝１０Ｆ２となり、６Ｆ２〜８Ｆ２のＤＲＡＭより大きくなる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１、２１ 半導体基板、２、２２ 埋め込み絶縁層、３、２３ フィン、４、２４ キャップ層、５、２５ ゲート絶縁膜、６、２６ Ｐ型不純物拡散層、Ｇ、Ｇ２ ゲート電極、Ｄ、Ｄ２ ドレイン層、Ｓ、Ｓ２ ソース層、ＦＴ フィントランジスタ、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＵＬ 基板バイアス線、１１ ビット線デコーダ、１２ ワード線デコーダ、１３ 基板バイアス電圧発生部、Ｗ ウェル、ＭＣ メモリセル、ＣＮ ウェルコンタクト
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、シリコン基板に形成される情報記憶装置（メモリ）は現在のパーソナルコンピュータ、家電製品、デジカメや携帯電話に広く使われており、年々大容量化されるとともに価格も安くなって高性能化されてきている。
情報記憶容量とアクセスタイム等によっていくつかのメモリの種類に分類されるが、ダイナミックメモリ（ＤＲＡＭ）に相当するような大容量かつ高速動作のできるメモリ素子候補の一つとして１トランジスタ型メモリが研究開発されている。
【０００３】
１トランジスタ型メモリは、キャパシタレスＤＲＡＭとも呼ばれ、１つの電界効果トランジスタにおけるチャネル部の電気的なポテンシャルを変調させ、読み出し電流量に差を発生させることでメモリとして機能される。これはチャネル部のポテンシャルを変化させることで、電界効果トランジスタのしきい値電圧を変動させていることに相当する。
【０００４】
このような１トランジスタ型メモリとしてバルク基板上に形成されたフィン型トランジスタを用いたものがある。この１トランジスタ型メモリでは、フィンの根元付近にホールに対するポテンシャルバリアを形成し、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）にて発生させたホールをフィンに閉じ込めることにより、チャネル部のポテンシャルが変化される。従って、このような１トランジスタ型メモリの書き込み効率を向上させるには、ＧＩＤＬにてホールを効率よく発生させることが重要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２００９／２６７１５５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置によれば、フィンと、ゲート電極と、不純物拡散層と、ソース／ドレイン層とが設けられている。フィンは半導体基板上に形成されている。ゲート電極は、前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成する。不純物拡散層は、前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する。ソース／ドレイン層は、前記チャネル領域を挟み込むようにして前記フィンに形成されている。そして、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
【図２】図２は、図１の半導体記憶装置の等価回路図である。
【図３】図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍のエネルギーバンド図である。
【図４】図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。
【図５】図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとゲートリーク電流Ｉｇとの関係を示す図である。
【図６】図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
【図７】図７（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャート、図７（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャートである。
【図８】図８は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図９】図９は、第３実施形態に係る半導体記憶装置の概略構成を示す斜視図である。
【図１０】図１０は、第３実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図である。
【図１１】図１１は、第３実施形態に係る半導体記憶装置のフィン、ゲート電極、ウェル、ビット線およびソース線のレイアウトを示す平面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）の半導体記憶装置のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）のフィン３の高さ方向のＰ型不純物濃度分布およびポテンシャル分布を示す図である。
図１（ａ）〜図１（ｃ）において、半導体基板１にはフィン３が形成され、フィン３上にはキャップ層４が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。キャップ層４の材料は、例えば、シリコン窒化膜を用いることができる。また、半導体基板１およびフィン３の導電型はＰ型に設定することができる。このＰ型不純物としては、例えば、Ｂを用いることができる。
【００１１】
そして、半導体基板１上にはフィン３間が埋め込まれるように埋め込み絶縁層２が形成されている。なお、埋め込み絶縁層２の高さは、フィン３の上部が突出するように設定することができる。また、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１２】
そして、埋め込み絶縁層２上には、ゲート絶縁膜５を介してフィン３の両側に設けられたゲート電極Ｇが形成されている。なお、ゲート電極Ｇは、フィン３に跨るように形成し、フィン３の両側のゲート電極Ｇが一体化されていてもよい。なお、ゲート絶縁膜５の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Ｇの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Ｇの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。
【００１３】
そして、ここではｎ型フィンＦＥＴを使うため、フィン３のＳＴＩ上端部の高さ近傍から根元との間にはＰ型不純物拡散層６が形成されている。なお、Ｐ型不純物拡散層６のＰ型不純物としては、例えば、ＢまたはＩｎを用いることができる。このＰ型不純物拡散層６のＰ型不純物濃度はフィン３のＰ型不純物濃度より大きくなるように設定され、フィン３のチャネル領域間のボディ領域にホールｈ＋を閉じ込めるポテンシャルバリアＢＰを形成することができる。なお、Ｐ型不純物拡散層６は、ゲート電極Ｇにてフィン３に形成されるチャネル領域と重ならないように配置することが好ましい。
【００１４】
また、フィン３には、ゲート電極Ｇにてフィン３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄおよびソース層Ｓが形成されている。なお、ドレイン層Ｄおよびソース層Ｓの導電型はＮ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。
【００１５】
図２は、図１の半導体記憶装置の等価回路図である。
図２において、図１のゲート電極Ｇ、ドレイン層Ｄおよびソース層ＳにてフィントランジスタＦＴが構成されている。そして、ゲート電極Ｇはワード線ＷＬに接続され、ドレイン層Ｄはビット線ＢＬに接続され、ソース層Ｓはソース線ＳＬに接続され、半導体基板１は基板バイアス線ＵＬに接続されている。なお、ワード線ＷＬにはゲート電圧Ｖｇ、ビット線ＢＬにはドレイン電圧Ｖｄ、ソース線ＳＬにはソース電圧Ｖｓ、基板バイアス線ＵＬには基板バイアス電圧Ｖｂを与えることができる。
【００１６】
以下、図１の半導体記憶装置の動作について説明する。なお、以下の説明では、フィン３のチャネル領域間のボディ領域にホールが閉じ込められた状態をデータ‘１’が書き込まれた状態、ボディ領域のホールが排出された状態をデータ‘０’が書き込まれた状態とする。
【００１７】
この半導体記憶装置にデータ‘１’が書き込まれる場合、ゲート電圧Ｖｇが負電位かつ基板バイアス電圧Ｖｂおよびドレイン電圧Ｖｄが正電位かつソース電圧Ｖｓがグランド電位に設定される。
【００１８】
この時、ゲート電圧Ｖｇが負電位に設定されると、フィントランジスタＦＴはオフし、ドレイン層Ｄ近傍の空乏層が曲げられて強電界がかかり、バンド間トンネル電流が流れる。このバンド間トンネル電流はＧＩＤＬを発生させる。
【００１９】
図３（ａ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍の空乏層の状態を示す図、図３（ｂ）は、図１の半導体記憶装置のバンド間トンネル電流が発生する時のドレイン層Ｄ近傍のエネルギーバンド図である。
図３（ａ）において、ゲート電圧Ｖｇが負電位かつドレイン電圧Ｖｄが正電位に設定されると、ドレイン層Ｄ近傍の空乏層ＫＵが曲げられ強電界がかかる。このため、図３（ｂ）に示すように、空乏層ＫＵにバンド間トンネル電流ＴＮが流れ、ホールｈ＋と電子ｅ−のペアが発生する。このうちホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、ＧＩＤＬによってデータ‘１’が書き込まれる。
【００２０】
一方、この半導体記憶装置にデータ‘０’が書き込まれる場合、ゲート電圧Ｖｇおよびソース電圧Ｖｓがグランド電位に設定され、基板バイアス電圧Ｖｂがグランド電位または負電位に設定され、ドレイン電圧Ｖｄが負電位に設定される。このため、フィン３のチャネル領域間のボディ領域に蓄積されたホールがドレイン層Ｄに排出され、データ‘０’が書き込まれる。
【００２１】
フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べてボディ領域のポテンシャルがプラス側に高くなる。このため、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、フィントランジスタＦＴがオン状態になり始めるゲート電圧Ｖｇ（しきい値Ｖｔ）が低くなり、同じゲート電圧Ｖｇを印加した場合に流れる電流量が大きくなる。この電流量の差を検出することで、図１の半導体記憶装置に記憶されたデータが‘０’か‘１’かを判別することができる。
【００２２】
ここで、ＧＩＤＬによってデータ‘１’を書き込む方法では、ゲート電圧Ｖｇが負電位に設定されるため、図１（ｃ）に示すように、チャネル領域のホールｈ＋に対するポテンシャルが引き下げられる。このため、ホールｈ＋が半導体基板１側に逃げ出し難くすることができ、書き込み効率を向上させることができる。
【００２３】
また、ＧＩＤＬによってデータ‘１’を書き込む際に基板バイアス電圧Ｖｂを正電位に設定することにより、ゲート電圧Ｖｇの絶対値の増大を抑制しつつ、ＧＩＤＬを増大させることができる。基板バイアス電圧Ｖｂをグランド電位に設定した場合に比べてゲートリーク電流を減少させることができ、書き込み効率を向上させることができる。
【００２４】
この時、電界効果トランジスタの蓄積状態におけるゲートリーク電流Ｉｇとドレイン電流Ｉｄは以下の（１）式および（２）式で表すことができる。
Ｉｇ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｃｈ（Ｌ，Ｖｇ，Ｖｂ）＋Ｉｇｓ＋Ｉｇｄ ・・・（１）
Ｉｄ（Ｌ，Ｖｇ，Ｖｂ）＝Ｉｇｄ＋ＩＧＩＤＬ（Ｖｇ，Ｖｂ）＋ＩＪＬ ・・・・（２）
【００２５】
（１）式において、Ｉｇｓ＋Ｉｇｄはゲート電極Ｇとソース層Ｓおよびドレイン層Ｄとが重なっている部分で生じるゲートリーク電流である。また、Ｉｇｃｈはチャネル領域とゲート電極Ｇとの間に発生するゲートリーク電流で、一般的にはゲート長Ｌとゲート電圧Ｖｇと基板バイアス電圧Ｖｂの関数になる。
【００２６】
（２）式において、ドレイン電流Ｉｄとして観測される成分はゲートリーク電流Ｉｇｄ、接合リーク電流ＩＪＬおよびＧＩＤＬによって発生した分ＩＧＩＤＬ（Ｖｇ，Ｖｂ）である。
【００２７】
ここで、このバンド間トンネル電流ＴＮは、空乏層ＫＵの幅と電界に依存するので、ドレイン層Ｄの不純物プロファイルに影響される。ドレイン層Ｄの不純物濃度が大きすぎると、ゲート電圧Ｖｇによって空乏層ＫＵが曲がらなくなるし、ドレイン層Ｄの不純物濃度が低すぎると、空乏層ＫＵの幅が大きくなってバンド間トンネリングが起こりにくくなる。このため、ドレイン層Ｄおよびその近傍のチャネル領域付近の不純物プロファイルを適正化することで、ゲート電圧Ｖｇを固定した時のＧＩＤＬを増大させることができる。
【００２８】
また、フィントランジスタＦＴはダブルゲート型トランジスタである。このため、短チャネル効果抑制と基板不純物プロファイル起因の特性ばらつきを抑制することができ、メモリの微細化に適している。
【００２９】
また、フィントランジスタＦＴは完全空乏型チャネルデバイスとして動作していることから、基板バイアス電圧Ｖｂを印加してもＶｔ（しきい値）特性に変動は生じない。特に、バルク基板を用いたフィントランジスタＦＴについてはＳＯＩにおけるＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層がなく、基板バイアス電圧Ｖｂを印加すると、その基板バイアス電圧Ｖｂがフィン３に直接伝えることができる。それでも完全空乏化している状態での空乏領域から反転領域（チャネル領域に少数キャリアの反転層が形成される状態）におけるゲート電圧範囲のＩｄ−Ｖｇ特性は、フィン３の形状（フィン幅）とゲート電極Ｇの仕事関数でほぼ決まる。
【００３０】
一方で、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態（チャネル領域に多数キャリアが蓄積する層が形成される状態）にする場合には、バルク基板を用いたフィントランジスタＦＴに基板バイアス電圧Ｖｂを印加すると、特徴的なドレイン電流特性が見られる。
【００３１】
図４は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。ただし、ドレイン電圧Ｖｄは、１．０Ｖに固定した。
図４において、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Ｖｂを印加した場合はドレイン電流Ｉｄが大きくなり、負の基板バイアス電圧Ｖｂを印加した場合はドレイン電流Ｉｄが小さくなる。
【００３２】
一方、ゲート電極Ｇに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Ｖｂを変えても、ドレイン電流Ｉｄは変化しない。
【００３３】
図５は、図１の半導体記憶装置の基板バイアス電圧を変化させた時のゲート電圧Ｖｇとゲートリーク電流Ｉｇとの関係を示す図である。ただし、ドレイン電圧Ｖｄは、１．０Ｖに固定した。
図５において、ゲート電極Ｇに負の電圧を印加し、チャネル領域を蓄積状態にすると、正の基板バイアス電圧Ｖｂを印加した場合はゲートリーク電流Ｉｇが大きくなり、負の基板バイアス電圧Ｖｂを印加した場合はゲートリーク電流Ｉｇが小さくなる。
【００３４】
一方、ゲート電極Ｇに正の電圧を印加し、チャネル領域を反転状態にすると、基板バイアス電圧Ｖｂを変えても、ゲートリーク電流Ｉｇは変化しない。
【００３５】
ここで、ゲート電極Ｇと半導体基板１との間の電界が同じと考えられる２つの場合を考えてみる。例えば、図５の（Ｖｇ，Ｖｂ）＝（−０．９Ｖ，０．０Ｖ）の点Ｐ３と（−０．４Ｖ，０．５Ｖ）の点Ｐ４を比較する。この場合、ソース層Ｓとドレイン層Ｄ極に印加されている電圧は（Ｖｓ，Ｖｄ）＝（０．０Ｖ，１．０Ｖ）である。両者とも半導体基板１に対してゲート電圧Ｖｇは−０．９Ｖになっているので、ゲートリーク電流Ｉｇは同じになるはずである。
【００３６】
ところが、実際には、図５に示すように、点Ｐ３の方が点Ｐ４よりもゲートリーク電流Ｉｇが大きい。これはソース層Ｓもしくはドレイン層Ｄとゲート電極Ｇが重なっている領域において、Ｖｇ＝−０．９Ｖとした方がＶｇ＝−０．４Ｖ（＋Ｖｂ＝０．５Ｖ）とした場合より高い電界が印加されることになり、（１）式のゲートリーク電流Ｉｇｓ、Ｉｇｄ、特にゲートリーク電流Ｉｇｄが増加するためと考えられる。つまり、この２つのバイアス条件を比較すると、Ｉｇｄ成分が目にみえるくらいの寄与を持っていることになる。
【００３７】
このような状況下で、図４の（Ｖｇ，Ｖｂ）＝（−０．９Ｖ，０．０Ｖ）の点Ｐ１と（Ｖｇ，Ｖｂ）＝（−０．４Ｖ，０．５Ｖ）の点Ｐ２を見てみる。すると、観測されたドレイン電流Ｉｄについては、点Ｐ２の方が点Ｐ１よりもゲートリーク電流Ｉｇが大きい。これは、（２）式を参照すると、ドレイン電流Ｉｄの各成分のうち、Ｖｇ＝−０．９Ｖの場合には、増大していたはずのＩｇｄ成分は他の成分に比較すると小さくて事実上見えなくなり、残りのＩＧＩＤＬと接合リーク電流ＩＪＬでドレイン電流Ｉｄが決まっていることを示唆している。
【００３８】
さらに、ドレイン電圧Ｖｄを一定として比較しているので、接合リーク電流ＩＪＬの寄与も小さいはずである。もし、接合リーク電流ＩＪＬがドレイン電流Ｉｄの中で支配的だとすると、その電流成分のＶｇ依存性は小さく、ドレイン電流Ｉｄはほぼ一定の値を示すはずである。ところが、実際にはそうなってなくて、ドレイン電流Ｉｄはかなり大きいＶｇ依存性を持っていることがわかる。従って、このドレイン電流ＩｄはＩＧＩＤＬ成分が占める割合が大きいことが推測される。
【００３９】
以上のことから、ゲート電圧Ｖｇが一定の元でＩＧＩＤＬ成分を大きくするには、基板バイアス電圧Ｖｂを正電位に設定すればよいことになる。この現象の解釈としては、基板バイアス電圧Ｖｂを正電位に設定すると、ドレイン空乏層幅が小さくなり、ＧＩＤＬがより一層発生しやすくなることと、発生したホールが半導体基板１に逃げにくくなるのでボディのポテンシャルがより正側に移動し、これがさらにフィードバックがかかったようになって正の基板バイアス電圧Ｖｂがより効果的に印加されることなどが挙げられる。
【００４０】
図６（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャート、図６（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形の一例を示すタイミングチャートである。
図６（ａ）において、データ‘１’のライト期間では、例えば、ゲート電圧Ｖｇが−２Ｖ、基板バイアス電圧Ｖｂが０．５Ｖ、ドレイン電圧Ｖｄが２Ｖ、ソース電圧Ｖｓが０Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められ、データ‘１’が書き込まれる。
【００４１】
データ‘１’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが０．５Ｖに設定される。
この時、ＧＩＤＬにて発生されたホールｈ＋は、ポテンシャルバリアＢＰによってフィン３のチャネル領域間のボディ領域に閉じ込められたままになる。
【００４２】
データ‘１’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、ソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが０．５Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが低くなり、フィントランジスタＦＴの電流量が大きくなる。図６（ａ）においてはライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Ｖｂを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。
【００４３】
一方、図６（ｂ）において、データ‘０’のライト期間では、例えば、ゲート電圧Ｖｇおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖ、ドレイン電圧Ｖｄが−２Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋がドレイン層Ｄに排出され、データ‘０’が書き込まれる。なお、データ‘０’のライト期間に基板バイアス電圧Ｖｂを負電位に設定することにより、フィン３のチャネル領域間のボディ領域に蓄積されたホールｈ＋が半導体基板１に逃げ易くすることができ、データ‘０’の書き込みを効率化することができる。
【００４４】
データ‘０’のライト後のホールド期間では、例えば、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよびソース電圧Ｖｓが０Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域からは、ホールｈ＋が排出されたままになる。
【００４５】
データ‘０’のホールド後のリード期間では、例えば、ゲート電圧Ｖｇが−０．０５Ｖ、ドレイン電圧Ｖｄが−１Ｖ、基板バイアス電圧Ｖｂが−０．５Ｖ、ソース電圧Ｖｓが０Ｖに設定される。
この時、フィン３のチャネル領域間のボディ領域にホールｈ＋が閉じ込められている時は、閉じ込められていない時に比べて、しきい値Ｖｔが高くなり、フィントランジスタＦＴの電流量が小さくなる。
図６（ｂ）においてもライト期間、ホールド期間、リード期間のそれぞれにおいて基板バイアス電圧Ｖｂを変えた例を示しているが、ここは一定電圧を印加することでもかまわない。
【００４６】
ここで、ホールド期間およびリード期間についてもライト期間の基板バイアス電圧Ｖｂをそのまま印加することにより、データ‘１’および‘０’のいずれが書き込まれた場合においても、ライトボディ電位状態を保持しやすくし、リードディスターブを抑制することができる。
【００４７】
図７（ａ）は、データ‘１’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャート、図７（ｂ）は、データ‘０’の書き込み時のライト期間、ホールド期間およびリード期間におけるゲート電圧Ｖｇ、ドレイン電圧Ｖｄおよび基板バイアス電圧Ｖｂの波形のその他の例を示すタイミングチャートである。
図６（ａ）および図６（ｂ）では、データ‘１’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Ｖｂが０．５Ｖに設定され、データ‘０’のライト期間、ホールド期間およびリード期間では、基板バイアス電圧Ｖｂが−０．５Ｖに設定されていた。これに対して、図７（ａ）では、基板バイアス電圧Ｖｂが、データ‘１’のライト期間に０．５Ｖに設定された後、ホールド期間およびリード期間に０Ｖに変更され、図７（ｂ）では、基板バイアス電圧Ｖｂが、データ‘０’のライト期間、ホールド期間およびリード期間に０Ｖに設定される。
【００４８】
これにより、データ‘１’のライト期間だけ基板バイアス電圧Ｖｂを印加すればよく、書き込んだビットについて基板バイアス電圧Ｖｂに関する情報を保持する必要がなくなることから、制御を簡易化することが可能となるとともに、消費電力を低減することができる。
【００４９】
なお、図７（ａ）および図７（ｂ）の方法では、データ‘１’のライト期間以外は、基板バイアス電圧Ｖｂを０Ｖに設定する方法について説明したが、データ‘１’のライト時の保持特性を向上させるため、０．１Ｖ程度の微小な正電圧を印加してもよい。
【００５０】
また、上述した実施形態では、半導体基板１から直接フィン３を形成する方法について説明したが、半導体基板１にウェルを形成し、このウェルからフィン３を形成するようにしてもよい。この場合、基板バイアス電圧Ｖｂの代わりにウェルバイアス電圧をウェルに印加すればよい。
【００５１】
（第２実施形態）
図８は、第２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。なお、図８では３行３列の場合を示した。
図８において、この半導体記憶装置では、フィントランジスタＦＴがロウ方向およびカラム方向にマトリクス状に配置されている。そして、ワード線ＷＬはワード線デコーダ１２に接続され、ビット線ＢＬはビット線デコーダ１１に接続され、基板バイアス線ＵＬは基板バイアス電圧発生部１３に接続され、ソース線ＳＬはグランド電位ＧＮＤに接続されている。
【００５２】
ビット線デコーダ１１は、選択ロウのビット線ＢＬにドレイン電圧Ｖｄを印加することができる。ワード線デコーダ１２は、選択カラムのワード線ＷＬにゲート電圧Ｖｇを印加することができる。基板バイアス電圧発生部１３は、選択カラムの基板バイアス線ＵＬに基板バイアス電圧Ｖｂを印加することができる。
【００５３】
そして、ビット線デコーダ１１およびワード線デコーダ１２にて選択された選択セルのゲート電極Ｇにワード線ＷＬを介してゲート電圧Ｖｇが印加され、ドレイン層Ｄにビット線ＢＬを介してドレイン電圧Ｖｄが印加され、半導体基板１に基板バイアス線ＵＬを介して基板バイアス線ＵＬが印加されることで、ライト動作およびリード動作が行われる。
【００５４】
ここで、同一ロウのフィントランジスタＦＴにて基板バイアス線ＵＬを共有させることにより、フィントランジスタＦＴごとに個別に基板バイアス電圧Ｖｂを印加させる必要がなくなり、回路規模を低減させることができる。
【００５５】
（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の概略構成を示す斜視図、図１０は、第３実施形態に係る半導体記憶装置のフィンおよびゲート電極のレイアウトを示す平面図、図１１は、第３実施形態に係る半導体記憶装置のフィン、ゲート電極、ウェル、ビット線およびソース線のレイアウトを示す平面図である。なお、図９では３行３列、図１０および図１１では４行４列の場合を示した。
【００５６】
図９〜図１１において、半導体基板２１には複数のウェルＷが形成され、各ウェルＷ上にはフィン２３が形成されている。また、各フィン２３上にはキャップ層２４が形成されている。なお、半導体基板２１の導電型はＮ型、ウェルＷおよびフィン２３の導電型はＰ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができ、Ｐ型不純物としては、例えば、Ｂを用いることができる。また、各フィン２３は、ウェルＷに沿って配置することができる。そして、半導体基板２１上にはフィン２３間が埋め込まれるように埋め込み絶縁層２２が形成されている。
【００５７】
そして、埋め込み絶縁層２２上には、ゲート絶縁膜２５を介してフィン２３の両側に設けられたゲート電極Ｇ２が形成されている。各フィン２３の先端と根元との間にはＰ型不純物拡散層２６が形成されている。
【００５８】
また、フィン２３には、ゲート電極Ｇ２にてフィン２３に形成されるチャネル領域を互いに挟み込むようにドレイン層Ｄ２およびソース層Ｓ２が形成されている。ここで、ドレイン層Ｄおよびソース層Ｓは、同一フィン２３上で隣接するフィントランジスタＦＴ間で共有されている。なお、ドレイン層Ｄ２およびソース層Ｓ２の導電型はＮ型に設定することができる。また、各ウェルＷの端部には、ウェルコンタクトＣＮが形成されている。
【００５９】
そして、ゲート電極Ｇ２はワード線ＷＬに接続され、ドレイン層Ｄ２はビット線ＢＬに接続され、ソース層Ｓ２はソース線ＳＬに接続され、各ウェルＷはウェルコンタクトＣＮを介して基板バイアス線ＵＬに接続されている。なお、ビット線ＢＬ、ソース線ＳＬおよび基板バイアス線ＵＬは、ＡｌまたはＣｕなどの金属配線を用いることができる。
【００６０】
ここで、同一のフィン２３に形成されるフィントランジスタＦＴにてウェルＷを共有することにより、フィントランジスタＦＴごとに個別にウェルコンタクトＣＮを形成する必要がなくなり、メモリセルの面積を小さくすることができる。例えば、同一のフィン２３に形成されるフィントランジスタＦＴにてウェルＷを共有した場合、ワード線ＷＬの幅および間隔をＦとすると、隣接するフィントランジスタＦＴ間でドレイン層Ｄおよびソース層Ｓを共有できるので、メモリセルＭＣの面積は２Ｆ×３Ｆ＝６Ｆ２とすることができ、６Ｆ２〜８Ｆ２のＤＲＡＭと同等以下にすることができる。一方、フィントランジスタＦＴごとに個別にウェルコンタクトＣＮを形成すると、メモリセルＭＣの面積は２Ｆ×５Ｆ＝１０Ｆ２となり、６Ｆ２〜８Ｆ２のＤＲＡＭより大きくなる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１、２１ 半導体基板、２、２２ 埋め込み絶縁層、３、２３ フィン、４、２４ キャップ層、５、２５ ゲート絶縁膜、６、２６ Ｐ型不純物拡散層、Ｇ、Ｇ２ ゲート電極、Ｄ、Ｄ２ ドレイン層、Ｓ、Ｓ２ ソース層、ＦＴ フィントランジスタ、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＵＬ 基板バイアス線、１１ ビット線デコーダ、１２ ワード線デコーダ、１３ 基板バイアス電圧発生部、Ｗ ウェル、ＭＣ メモリセル、ＣＮ ウェルコンタクト
【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェルと、
前記ウェル上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、
前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、
前記チャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備え、
データ‘１’のライト時にゲート電圧が負電位かつウェルバイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。
【請求項２】
データ‘０’のライト時に前記ゲート電圧がグランド電位に設定され、前記ウェルバイアス電圧がグランド電位または負電位に設定され、前記ドレイン電圧が負電位に設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ウェルは前記フィンに沿って配置されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記フィンに沿って配置され、前記ドレイン層に接続されたビット線と、
前記フィンに直交するように配置され、前記ゲート電極に接続されたワード線と、
前記フィンに直交するように配置され、前記ソース層に接続されたソース線と、
選択ロウのビット線に前記ドレイン電圧を印加するビット線デコーダと、
選択カラムのワード線に前記ゲート電圧を印加するワード線デコーダと、
選択カラムのウェルに前記ウェルバイアス電圧を印加する基板バイアス電圧発生部とを備えることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
ライト期間のウェルバイアス電圧がホールド期間およびリード期間にそのまま維持されることを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
ホールド期間およびリード期間においてウェルバイアス電圧がグランド電位または負電位に切り替えられることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項７】
半導体基板上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、
前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、
前記チャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備え、
データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。
【請求項１】
半導体基板に形成されたウェルと、
前記ウェル上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、
前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、
前記チャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備え、
データ‘１’のライト時にゲート電圧が負電位かつウェルバイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。
【請求項２】
データ‘０’のライト時に前記ゲート電圧がグランド電位に設定され、前記ウェルバイアス電圧がグランド電位または負電位に設定され、前記ドレイン電圧が負電位に設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ウェルは前記フィンに沿って配置されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記フィンに沿って配置され、前記ドレイン層に接続されたビット線と、
前記フィンに直交するように配置され、前記ゲート電極に接続されたワード線と、
前記フィンに直交するように配置され、前記ソース層に接続されたソース線と、
選択ロウのビット線に前記ドレイン電圧を印加するビット線デコーダと、
選択カラムのワード線に前記ゲート電圧を印加するワード線デコーダと、
選択カラムのウェルに前記ウェルバイアス電圧を印加する基板バイアス電圧発生部とを備えることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
ライト期間のウェルバイアス電圧がホールド期間およびリード期間にそのまま維持されることを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
ホールド期間およびリード期間においてウェルバイアス電圧がグランド電位または負電位に切り替えられることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項７】
半導体基板上に形成されたフィンと、
前記フィンの両側にゲート絶縁膜を介して設けられ、前記フィンにチャネル領域を形成するゲート電極と、
前記チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層と、
前記チャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備え、
データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定されることを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１８２３６９（Ｐ２０１２−１８２３６９Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４５２１３（Ｐ２０１１−４５２１３）
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年３月２日（２０１１．３．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]