【課題】ボディーコンタクトを有する半導体装置の製造において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ形成面積の増大を抑制する。
【解決手段】
分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。 （もっと読む）

【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。
【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。 （もっと読む）

【課題】 セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置を提供する。
【解決手段】 メモリセルが、第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含む。第１の転送トランジスタは、半導体基板の表層部のうち一部の領域に形成された第１のウェル内に配置されている。第１のインバータの抵抗素子は、第１の転送トランジスタのドレインと第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、第１の転送トランジスタのソースと第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような第１の高リーク電流構造を含む。第１の高リーク電流構造は、ドレインと第１のウェルとの界面に配置され、第１導電型の不純物濃度が第１のウェルの不純物濃度よりも高い高濃度領域を含む。第２の高リーク電流構造も同様の構成である。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】例えば全体の製造コストを低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置２００は、半導体基板１１０と、ポリシリコン層３０と、サイドスペーサ４０と、第１シリサイド層２６２と、第２シリサイド層２６３と、金属膜２６１とを備える。半導体基板１１０は、拡散層１４を有する。ポリシリコン層３０は、半導体基板１１０の上において、拡散層１４の付近に形成されている。サイドスペーサ４０は、半導体基板１１０の上において、拡散層１４とポリシリコン層３０との間に形成されている。第１シリサイド層２６２は、拡散層１４の上に自己整合的に形成されている。第２シリサイド層２６３は、ポリシリコン層３０の上に自己整合的に形成されている。金属膜２６１は、第１シリサイド層２６２と第２シリサイド層２６３とを接続するように連続して延びている。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおいて、トランジスタのデバイス特性における非対称性不良を抑制する。
【解決手段】半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。 （もっと読む）

【課題】ポリシリコンゲートと金属膜との反応によりデュアルゲートを形成する場合、ゲートの高さ方向以外に横方向にも金属膜の拡散及びシリサイド反応が生じるため、NMIS領域とPMIS領域とのPN境界に於いて金属原子の相互拡散が発生する。
【解決手段】ポリシリコン膜から成るゲート電極６，７は、NMIS領域とPMIS領域との境界に於ける素子分離絶縁膜５Ｓの上方に形成された空隙１０を埋め込むサイドウォールスペーサ部分１２Ｓを介して分離され、互いに対向し合っている。ゲート電極６上には第１金属膜１４が形成され、ゲート電極７上には異種の第２金属膜１６が形成されている。熱処理によるシリサイド化反応の促進により、ゲート電極６，７は、異種の金属シリサイドゲートと成る。その際、絶縁膜１２Ｓの介在により、金属膜１４，１６からゲート電極６，７への金属原子の相互拡散は抑止される。 （もっと読む）

スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）手段を得る。ＳＲＡＭ手段は、第１ノード（Ａ）とビット線バーとの間を接続する、第１パスゲートＦＥＴ（Ｔ６）を有する。第２パスゲートＦＥＴ（Ｔ１）は、第２ノード（Ｂ）とビット線（ＢＬ）との間を接続する。第２ノード（Ｂ）は、第１パスゲートＦＥＴ（Ｔ６）に接続し、第１パスゲートＦＥＴ（Ｔ６）は、第２ノード（Ｂ）の電圧（Ｖ_Ｂ）に基づいて切り替わる。第１ノード（Ａ）は、第２パスゲートＦＥＴ（Ｔ１）に接続する。第２パスゲートＦＥＴ（Ｔ１）は、第１ノード（Ａ）の電圧（Ｖ_Ａ）により切り替わる。
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【課題】ＦｉｎＦＥＴ素子などを含む高密度集積回路を製造するための方法を提供する。
【解決手段】回路パターン（１００）を半導体基板（３００）のデバイス層（３２０）に形成する方法は、回路パターン（１００）を２つの直交するサブパターン（２００，２１０）に分解することと、第１サブパターンのパターンを、デバイス層（３２０）の上に横たわるハードマスク層（３３０，５００）に転写することと、他方のサブパターンのパターンを、パターン化したハードマスク層（３３０，５００）の上に横たわる感光層（３５０）に転写することと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）をマスクとして用いてデバイス層（３２０）のパターニングを行うことと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）を除去することを含む。 （もっと読む）

【課題】読み出し及び書き込み動作時におけるスタティックノイズマージン（ＳＮＭ）を改善できるメモリセルを有する半導体記憶装置を提供する。
【解決手段】フリップフロップの第１ノードにゲートが接続されたＮＭＯＳトランジスタＮ４と、フリップフロップの第２ノードにゲートが接続されたＮＭＯＳトランジスタＮ６と、ＮＭＯＳトランジスタＮ４の電流通路の一端に、その電流通路の一端が接続されたトランスファーゲートＮ３と、ＮＭＯＳトランジスタＮ６の電流通路の一端に、その電流通路の一端が接続されたトランスファーゲートＮ５と、ビット線対とを備える。さらに、フリップフロップの第１ノードにアノードが接続され、トランスファーゲートＮ５の電流通路の一端にカソードが接続されたダイオードＤ２と、フリップフロップの第２ノードにアノードが接続され、トランスファーゲートＮ３の電流通路の一端にカソードが接続されたダイオードＤ１とを備える。 （もっと読む）

【課題】SRAMのメモリセルの面積を減少させる。
【解決手段】SRAMセルのレイアウトにおいて、ゲート２ａとゲート２ｂとの間にローカル配線３ａを設けて、活性領域１ａと活性領域１ｂとを接続した構造とする。これにより、ゲート２ａ、２ｂ間にコンタクトを設ける必要がない。従って、メモリセル領域Ｃの短辺方向の寸法を縮小させることができる。
また、ゲート２ｃの左端部をゲート２ａから後退させ、活性領域１ｂとゲート２ｃとを接続するローカル配線３ｂを斜め方向に配置した構造とする。これにより、ゲート２ａをメモリセル領域Ｃの中心方向にシフトさせることができる。従って、メモリセル領域Ｃの長辺方向の寸法を縮小させることができる。 （もっと読む）

【課題】素子分離領域の応力によるＭＩＳトランジスタの特性変動を抑制したＳＲＡＭを有する半導体装置及びその製造方法を提供する。
【解決手段】第１のアクセストランジスタＴｒＡ１の活性領域と基板コンタクト領域Ｒｓｕｂが平面視して一体になるように分離絶縁膜２６を形成する。そして、第１のアクセストランジスタＴｒＡ１の活性領域と基板コンタクト領域Ｒｓｕｂとの間に位置する半導体基板１１上にはダミーゲート電極１６ｃを形成する。そして、ダミーゲート電極１６ｃを基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９と電気的に接続する。 （もっと読む）

【課題】 デバイス特性のばらつきが抑制された半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０上に形成された複数のＭＯＳトランジスタと、ＭＯＳトランジスタに応力（Ｆ２）を発生させるＳｉＮ膜４とを備える。半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。デバイス特性をコントロールする観点から、メモリセルアレイ部におけるＳｉＮ膜４の配置等が適宜調整される。たとえば、ＳＲＡＭメモリセルにおけるドライバ／アクセス／ロードトランジスタ上に各々異なるＳｉＮ膜４が形成される。 （もっと読む）

【課題】電界効果型トランジスタを積層することを可能としつつ、電界効果型トランジスタが配置される半導体層を絶縁体上に安価に形成する。
【解決手段】絶縁層４を介して積層された半導体層３、５にＶ_DD配線およびＶ_SS配線をそれぞれ形成するとともに、１対のトランスファーゲートをそれぞれ形成し、さらにＣＭＯＳインバータＩＶ１、ＩＶ２をそれぞれ構成するＰチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを配置することにより、ＳＲＡＭを構成する。 （もっと読む）

【課題】半導体不良分析のための分析構造体を提供する。
【解決手段】半導体基板の所定領域に配置された複数の分析領域と、ゲート電極及び不純物領域を備えながら分析領域に配置される、アレイ構造の半導体トランジスタと、分析領域に配置されて、半導体トランジスタを横方向に連結するワードラインと、ビットライン及びビットラインと不純物領域を連結する垂直配線構造体を備えながら、半導体トランジスタの不純物領域を縦方向に連結するビットライン構造体と、を含む。この時、ビットラインは、分析領域の位置によって異なる高さであることを特徴とする。これにより、配線不良に関する早くて正確な分析が可能であるため、半導体装置の開発期間を最小化できる。 （もっと読む）

【課題】 従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。
【解決手段】 ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。 （もっと読む）

【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）