【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とするインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】同時に読み書きを行うデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善する。
【解決手段】各々のメモリセルは、第１及び第２のストアノードにデータを保持する第１及び第２のインバータと、第１のビット線対と第１及び第２のストアノードとの間にそれぞれ接続された第１及び第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、第１のストアノードのデータをゲートに受ける第１のＰチャネルトランジスタ、第２のビット線対の一方と第１のＰチャネルトランジスタのドレインとの間に接続された第２のＰチャネルトランジスタ、第２のストアノードのデータをゲートに受ける第３のＰチャネルトランジスタ、第２のビット線対の他方と第３のＰチャネルトランジスタのドレインとの間に接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備する。 （もっと読む）

【課題】セルサイズを縮小化しつつ、読み出し特性を向上させることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。ＳＲＡＭセルＭＣは、第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１と入力端及び出力端が相互に接続された第２のインバータＩＮＶ２と、第１のインバータＩＮＶ１又は第２のインバータＩＮＶ２のいずれか一方の入力端にゲートが接続された第１の読み出しドライバトランジスタＱｒｄ１と、第１の読み出しドライバトランジスタＱｒｄ１を介して第１の読み出しビット線ＲＢＬと接続され、ゲートが読み出しワード線ＲＷＬに接続された第１の読み出し転送トランジスタＱｒｘ１とを備える。第１の読み出し転送トランジスタＱｒｘ１は、メモリセルアレイ内の少なくとも２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で共有される。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】ＳＲＡＭにおいてＮＭＯＳ及びＰＭＯＳトランジスタのバランスを確保して、ＰＭＯＳトランジスタの閾値電圧を高くできる半導体装置及びその製造方法を提供する。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。 （もっと読む）

【課題】トランジスタの閾値ばらつきの増大を抑制する半導体装置の提供。
【解決手段】ＳＲＡＭメモリセルであって、第１のゲート電極Ｇｐ１と第１のソース及びドレイン拡散層とを有する第１のｐＭＯＳトランジスタＴｐ１と、第１のゲート電極と分断された第２のゲート電極Ｇｎ１と第２のソース及びドレイン拡散層とを有する第１のｎＭＯＳトランジスタＴｎ１と、第３のゲート電極Ｇｐ２と第３のソース及びドレイン拡散層とを有する第２のｐＭＯＳトランジスタＴｐ２と、第４のゲート電極Ｇｎ２と第４のソース及びドレイン拡散層とを有する第２のｎＭＯＳトランジスタＴｎ２と、第１のソース／ドレイン拡散層の一方に接続するソース／ドレインコンタクトＣＳ１と、第１のゲート電極と第３のソース／ドレイン拡散層を接続させるコンタクトＳＣ１と、素子分離絶縁膜上に形成され、第１及び第２のゲート電極を電気的に接続するコンタクトＣ１とを具備する。 （もっと読む）

【課題】シェアードコンタクトを備えるフルCMOS型のSRAMメモリセルにおいて、安定した低電圧動作を得る。
【解決手段】半導体記憶装置は、第１の配線が、第３のドレイン活性領域と第２のゲート電極用配線を開口するように配置された一つの第１のコンタクトを介して、第３のドレイン活性領域と第２のゲート電極用配線に電気的に接続されるとともに、第２の配線が、第４のドレイン活性領域と第１のゲート電極用配線を開口するように配置された一つの第２のコンタクトを介して、第４のドレイン活性領域と第１のゲート電極用配線に電気的に接続されており、第１から第４のいずれかのドレイン活性領域と離れた部分もしくは連続した部分に活性領域を備え、活性領域と前記第１ゲート若しくは前記第２ゲート電極用配線が重なる。 （もっと読む）

【課題】レイアウト面積の増大を抑制しつつ、デュアルポートＳＲＡＭのビットセルの縦横のアスペクトの不均衡を低減する。
【解決手段】Ａポート用伝送トランジスタＦＡ１、ＦＡ２を互いに隣接させてビットセルの一端に配置するとともに、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２を互いに隣接させてビットセルの他端に配置し、Ａポート用伝送トランジスタＦＡ１、ＦＡ２のゲート電極を共有させることで、Ａポート用ビット線ＢＬＡｃ、ＢＬＡｔを互いに隣接させて配置し、Ｂポート用伝送トランジスタＦＢ１、ＦＢ２のゲート電極を共有させることで、Ｂポート用ビット線ＢＬＢｃ、ＢＬＢｔを互いに隣接させて配置する。 （もっと読む）

【課題】不揮発性メモリの高速化を小面積で実現する。
【解決手段】例えば、ＳＲＡＭに代表される低集積で高速なメモリアレイ５３を半導体基板上に形成し、その上層にフラッシュメモリに代表される高集積で低速なメモリアレイ５４を形成する。メモリアレイ５４は、各メモリセルのチャネルが縦方向に形成され、小面積での大容量化が図られている。メモリアレイ５３とメモリアレイ５４は、データ線等が適宜共通化されており、外部からメモリアレイ５４に書き込みを行う際には、メモリアレイ５３に書き込みを行い、メモリアレイ５３からメモリアレイ５４に転送を行う。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）

【課題】簡単な構成で大きな動作マージンを確保できかつ動作特性を向上した半導体記憶装置を提供する。
【解決手段】メモリセル内のラッチ部に含まれるトランジスタ（Ｎ１）のしきい値電圧（Ｖth）を動的に制御して、そのトランジスタの動作特性を動的に制御し、データの書き込み特性を向上させる。しきい値電圧を制御するために、トランジスタ（Ｎ１）のボディにバイアス信号を印加する。このバイアス信号としてビット線（ＷＢＬ）の信号を使用する。データ書き込み時において事前にビット線（ＷＢＬ）により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタ（Ｎ１）のボディにバイアスを印加し、トランジスタ（Ｎ１）のしきい値（Ｖth）を低下させる。 （もっと読む）

【課題】従来のＳＲＡＭセルは、セル内の異なる領域に形成されたウエル領域に電位差が生じる問題があった。
【解決手段】本発明の半導体集積回路装置は、第１のＰウエル領域と、第２のＰウエル領域と、第１のＰウエル領域と第２のＰウエル領域との間に位置するＮウエル領域と、から構成されるＳＲＡＭセルを備える半導体集積回路装置であって、ＳＲＡＭセルは、第１のＰウエル領域に電位を供給し、ウエルコンタクトＷＣに接続される第１のタップＰ型拡散層と、第２のＰウエル領域に電位を供給し、ウエルコンタクトＷＣに接続される第２のタップＰ型拡散層と、を有し、第１、第２のタップＰ型拡散層は、ＳＲＡＭセルのレイアウトの中心に対して略対称位置上に配置され、少なくともその一部がＳＲＡＭセル内のＮウエル領域の上方を通過する第１の金属配線２７によって互いに接続されるものである。 （もっと読む）

【課題】製造コスト増加を抑制することができるＳＲＡＭ型半導体記憶装置の提供。
【解決手段】データを記憶する記憶回路と、第１アクセストランジスタと第２アクセストランジスタとを備え、データの読み出しと書き込みを制御するアクセス制御回路と、記憶回路とアクセス制御回路とに接地電圧を供給する接地電圧供給領域と、第１アクセストランジスタに備えられた第１ゲート電極と第１アクセストランジスタに備えられた第２ゲート電極とを接続する第２導電型のポリシリコン８とを具備するＳＲＡＭ型半導体記憶装置を構成する。その接地電圧供給領域１５は、接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体２２であり一部分を除く他の部分が第１導電型の半導体１５で構成される。 （もっと読む）

【課題】従来の半導体装置では、伝達トランジスタにおける駆動能力のばらつきを抑制しながら、伝達トランジスタの駆動能力を向上させることができない問題があった。
【解決手段】本発明の半導体装置は、駆動トランジスタ３０及び負荷トランジスタ４０からなる第１のインバータと、駆動トランジスタ３１及び負荷トランジスタ４１からなる第２のインバータと、第１のインバータの出力端子とビット線対の一方との間に設けられた伝達トランジスタ１０と、第２のインバータの出力端子とビット線対の他方との間に設けられた伝達トランジスタ１１と、駆動トランジスタ３０と伝達トランジスタ１１を絶縁する絶縁トランジスタ５０とを有し、伝達トランジスタ１０、伝達トランジスタ１１、駆動トランジスタ３０及び絶縁トランジスタ５０が連続した活性領域で形成され、絶縁トランジスタ５０は駆動トランジスタ３０と伝達トランジスタ１１の間に設けられるものである。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】過渡応答が良いノイズ低減対策用のキャパシタを歩留まり良く形成する。
【解決手段】電源電位（ＶＤＤ）が印加される配線Ｍａおよび接地電位（ＧＮＤ）が印加される配線Ｍｂ上に窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、このキャパシタ絶縁膜ＣＺ上にタングステン膜を堆積し、エッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。この配線Ｍａ、Ｍｂ、キャパシタ絶縁膜ＣＺおよびフローティング電極ＦＥからなるキャパシタＣａ_１とＣａ_２により電源ノイズを低減することができる。また、フローティング電極ＦＥを分割したので、歩留まりの向上を図ることができる。 （もっと読む）

【課題】フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域ＡＡ１−１、ＡＡ１−２と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域ＡＡ１−１、ＡＡ１−２と交差するように配置されたゲート電極ＧＣ１−１と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域ＡＡ１−１、ＡＡ１−２上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域Ｃ１−２は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。 （もっと読む）

【課題】絶縁膜に開口された接続孔の内部に、チタン膜上に窒化チタン膜が形成された積層構造のバリアメタル膜を介して金属膜を埋め込んだ接続部における不具合を回避する。
【解決手段】コンタクトホールＣ１を形成して、その底部にニッケルシリサイド層１４を露出させた後、ＴｉＣｌ_４ガスを用いた熱反応により熱反応Ｔｉ膜２１ａを形成し、ＴｉＣｌ_４ガスを用いたプラズマ反応によりプラズマ反応Ｔｉ膜２１ｂを形成し、Ｈ_２ガスを用いたプラズマ処理を施して、プラズマ反応Ｔｉ膜２１ｂの塩素濃度を低減すると同時に、ニッケルシリサイド層１４の表面の酸化膜を還元し、ＮＨ_３ガスを用いた熱窒化処理及びＮＨ_３ガスを用いたプラズマ処理を施して、プラズマ反応Ｔｉ膜２１ｂの表面に窒素リッチＴｉＮ膜２１ｃを形成すると同時に、ニッケルシリサイド層１４の表面の酸化膜を還元する。 （もっと読む）