半導体装置
【課題】フィン領域の寸法管理が容易なダブルゲート型FinFETを有する半導体装置を提供する。
【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域AA1−1、AA1−2と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域AA1−1、AA1−2と交差するように配置されたゲート電極GC1−1と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域AA1−1、AA1−2上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域C1−2は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。
【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域AA1−1、AA1−2と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域AA1−1、AA1−2と交差するように配置されたゲート電極GC1−1と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域AA1−1、AA1−2上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域C1−2は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置においてダブルゲート型のフィン型MOS電界効果トランジスタを用いた回路、例えばSRAMセルのレイアウトに関するものである。
【背景技術】
【0002】
近年、シリコン基板上に形成されるLSIにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは、論理回路、またはSRAMなどの記憶装置に用いられるMOS型電界効果トランジスタ(以下、MOSFETと記す)において、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在、チャネル長L < 30nm以下の短チャネル領域においてカットオフ特性を改善するために、3次元構造MIS型半導体装置の一種として、SOI(Silicon on insulator)基板を用いてシリコン基板を短冊状に細く切り出して突起状領域(これを、フィン領域と記す)を形成し、それにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするダブルゲート型Fully Depleted-SOI MOSFETが提案されている(例えば、非特許文献1,2、特許文献1,2参照)。
【0003】
フィン領域にゲート電極を立体交差させて、フィン領域の側面にチャネルを形成したMOSFET(以下、FinFETと記す)は上記のFully Depleted-SOI MOSFETとなっているため、短チャネル効果を抑制するためにはフィン幅をゲート長よりも短くしなければならない。例えば、シングルゲートの完全空乏型のSOI基板を用いたMOSFETにおいてはゲート長の1/3までチャネル層を薄膜化することが必要とされており(例えば、非特許文献3参照)、FinFETでは単純にこの2倍程度の値、つまりゲート長の2/3程度まで薄膜化しなければならない。例えば、ゲート長が20nmの素子においてはフィン幅を12〜15nm程度にしなければならない。これは従来の平面型MOSFETの場合と異なり、FinFETの場合にはリソグラフィで決定される最小寸法がゲート長からフィン幅に変わり、それがより厳しい寸法管理が必要なことを意味する。
【0004】
これらの素子を用いて例えばSRAMセルの回路を構成しようとすると、このフィン幅の寸法管理が難しいこと、特にSRAMセル内では活性領域が複雑な形状になるため、各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが難しいという問題があった。その結果として、十分なスタティックノイズマージン(Static Noise Margin(SNM))を得ることが難しく、動作点が不安定になってしまうという欠点があった(例えば、非特許文献4参照)。
【0005】
一方で、ある第1の材料からなるダミーパターンをシリコン基板上に形成し、その上に第2の材料膜を堆積し、反応性イオンエッチング(RIE)などを用いて第2の材料膜をエッチバックすることにより、ダミーパターンの側壁部にのみ選択的に第2の材料膜を残すことが可能である。この残された膜の厚さは、当初堆積した膜厚とエッチング時間によって決定されるため、比較的精度の高い寸法制御が可能である。したがって、このようにして残した第2の材料膜を、パターニングのマスクとして用いることができる。この方法によって形成される第2の材料膜では、従来のレジスト塗布と光露光の組み合わせによって形成されるマスク材(レジスト)と比較して、寸法のばらつきを小さくできる(例えば、非特許文献5参照)。
【特許文献1】特開平2−263473号公報
【特許文献2】特許第2768719号公報
【非特許文献1】D. Hisamoto et al., “A Folded-Channel MOSFET for Deep-sub-tenth Micron Era”, IEDM '98, p.1032
【非特許文献2】X. Huang et al., “Sub 50-nm FinFET: PMOS”, IEDM '99, p. 67.
【非特許文献3】H. S. Philip Wong et al., “Device Design Considerations for Double-Gate, Ground-Plane, and Single-Gated Ultra-Thin SOI MOSFET's at the 25 nm Channel Length Generation”, IEDM '98, pp. 407-410
【非特許文献4】E. J. Nowak et al., “A Functional FinFET-DGCMOS SRAM Cell”, IEDM Tech. Dig., pp. 411-414, 2002
【非特許文献5】A. Kaneko et al., “Sidewall Transfer Process and Selective Gate Sidewall Spacer Formation Technology for Sub-15nm FinFET with Elevated Source/Drain Extension”, IEDM Tech. Dig., pp. 863-866, 2005
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、フィン領域の寸法管理が容易なダブルゲート型FinFETを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
この発明の一実施態様の半導体装置は、半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、前記フィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、前記フィン領域上に形成されたコンタクト材とを具備し、前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする。
【0008】
この発明の他の実施態様の半導体装置は、半導体基板上に形成されたロードトランジスタと、前記半導体基板上に形成されたトランスファトランジスタと、前記半導体基板上に形成されたドライバートランジスタとを具備し、前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第1、第2のフィン領域と、前記第1、第2のフィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第1、第2のフィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記第1のフィン領域の側面に形成される第1のチャネル領域を挟むように、前記第1のフィン領域内に形成された第1のソース領域及び第1のドレイン領域と、前記ゲート電極下の前記第2のフィン領域の側面に形成される第2のチャネル領域を挟むように、前記第2のフィン領域内に形成された第2のソース領域及び第2のドレイン領域と、前記第1、第2のフィン領域上に形成された第1のコンタクト材とを有し、前記第1のコンタクト材が接続された前記第1、第2のフィン領域上のコンタクト領域は、前記第1、第2のチャネル領域のチャネル長方向に延伸して配置された前記第1、第2のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第1、第2のフィン領域とに跨っていることを特徴とする。
【発明の効果】
【0009】
この発明によれば、フィン領域の寸法管理が容易なダブルゲート型FinFETを有する半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[第1実施形態]
図1(a)及び図1(b)は、典型的なダブルゲート型MOSFETの構造と静電ポテンシャルをそれぞれ示している。
【0012】
ダブルゲート型MOSFETでは、図1(a)で示されているように、トップゲート(もしくは、フロントゲートと呼ぶ)電極1とバックゲート電極2に同時に同じ電圧を印加する。このため、図1(b)に示すように、チャネルに垂直な方向で切った断面でのポテンシャルを見ると、両側のゲート電極でフェルミ準位が引っ張られて、両方の側面の表面部にチャネルが形成されるのがわかる。通常、FinFETと呼ばれるトランジスタは、両側のゲート電極に同時に等しい電位を与えるような構造となっており、狭義のダブルゲート型トランジスタとなっている。
【0013】
図2は、FinFETの構造を示す斜視図である。図2に示すように、半導体基板111上には、突起状領域(フィン領域)111A、絶縁膜112が形成されている。突起状領域111Aの側面部には、ソース113とドレイン114が形成されている。ソース113とドレイン114との間の突起状領域111A上には、ゲート絶縁膜115が形成されている。さらに、ゲート絶縁膜115上には、突起状領域111Aに対してゲート電極116が立体交差するように形成されている。
【0014】
図3は、6個のトランジスタから構成された6トランジスタによるSRAMセルの回路図である。
【0015】
この回路中で、ビットラインBLT,BLCにそれぞれ接続されたnチャネルMOS電界効果トランジスタ(以下、nFETと記す)11とnFET12をトランスファトランジスタ(もしくは、パスゲートトランジスタ)と呼び、接地電位端Vssに接続されたnFET13とnFET14をドライバートランジスタ(もしくは、プルダウントランジスタ)と呼ぶ。また、電源電位端Vddに接続されたpチャネルMOS電界効果トランジスタ(以下、pFETと記す)15とpFET16は、ロードトランジスタ(もしくは、プルアップトランジスタ)と呼ぶ。通常、SRAMセルの安定性は、ドライバートランジスタとトランスファトランジスタの電流駆動力の比の値(β比)で決まり、ドライバートランジスタの駆動力をトランスファトランジスタよりも大きく取ることで安定度を稼いでいる。これは、実際にはチャネル幅を大きくしたり、しきい値電圧Vtを適当にコントロールすることによって行われている。
【0016】
ところが、この6トランジスタのSRAMセルにおいて、各トランジスタを上述のFinFETで構成しようとすると、以下の点で困難が生じる。
【0017】
(A) ドライバートランジスタとトランスファトランジスタを構成するnFETの電流駆動力比の調整を、従来型のようにチャネル幅を調整することで行うことができない。これは、FinFETのチャネル幅はフィン領域であるシリコン突起状領域の高さによって決定され、このシリコン突起状領域の高さを各トランジスタで変えることは一般には難しいからである。
【0018】
(B) 電流駆動力を調整するために、トランジスタごとにゲート長をコントロールする手法は有効と考えられる。ただし、この場合、十分なβ比(電流駆動力比)を取ることが難しく、更にSRAMセル内でまちまちなゲート長のトランジスタが存在することになり、リソグラフィのCD制御(Critical Dimension Control)が難しくなる。
【0019】
従って、本発明の実施形態では、FinFETを用いてSRAMセルを構成する一方法として、ドライバートランジスタのFinFETは2本のフィン領域を用いて形成し、トランスファトランジスタのFinFETは1本のフィン領域を用いて形成することにより、β比(電流駆動力比)を改善しながら、寸法ばらつきを低減する。
【0020】
図4は、本発明の第1実施形態におけるSRAMセルのレイアウトを示す図である。破線A内が単位セルに相当する。
【0021】
SRAMセルA内には、ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、及びロードトランジスタLO1の3個のトランジスタが配置されている。さらに、SRAMセルA内には、SRAMセルの中心点CNを基準として、前記ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、及びロードトランジスタLO1に対し、ドライバートランジスタDR2−1,DR2−2、トランスファトランジスタTR2、及びロードトランジスタLO2が点対称に配置されている。
【0022】
フィン領域AA1−1,AA1−2,AA1−3,AA1−4は、ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、ロードトランジスタLO1のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域AA1−1,AA1−2,AA1−4上には、ゲート絶縁膜を介してゲート電極GC1−1が形成されている。フィン領域AA1−3上には、ゲート絶縁膜を介してゲート電極GC1−2が形成されている。
【0023】
フィン領域AA1−1,AA1−2の一部分上にはコンタクト領域C1−1が形成され、フィン領域AA1−1,AA1−2,AA1−3の一方の端部上にはコンタクト領域C1−2が形成されている。フィン領域AA1−3の一部分上には、コンタクト領域C1−3が形成されている。さらに、フィン領域AA1−4の一部分上にはコンタクト領域C1−4が形成され、フィン領域AA1−4の一方の端部上及び後述するゲート電極GC2−1上にはコンタクト領域C1−5が形成されている。ゲート電極GC1−2上にはコンタクト領域C1−6が形成されている。コンタクト領域C1−2が形成されるフィン領域AA1−2は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域(フリンジ)を有している。同様に、コンタクト領域C1−2が形成されるフィン領域AA1−1,フィン領域AA1−3は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。
【0024】
また、フィン領域AA2−1,AA2−2,AA2−3,AA2−4は、ドライバートランジスタDR2−1,DR2−2、トランスファトランジスタTR2、ロードトランジスタLO2のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域AA2−1,AA2−2,AA2−4上には、ゲート絶縁膜を介してゲート電極GC2−1が形成されている。フィン領域AA2−3上には、ゲート絶縁膜を介してゲート電極GC2−2が形成されている。
【0025】
フィン領域AA2−1,AA2−2の一部分上にはコンタクト領域C2−1が形成され、フィン領域AA2−1,AA2−2,AA2−3の一方の端部上にはコンタクト領域C2−2が形成されている。フィン領域AA2−3の一部分上には、コンタクト領域C2−3が形成されている。さらに、フィン領域AA2−4の一部分上にはコンタクト領域C2−4が形成され、フィン領域AA2−4の一方の端部上及びゲート電極GC1−1上にはコンタクト領域C2−5が形成されている。ゲート電極GC2−2上にはコンタクト領域C2−6が形成されている。コンタクト領域C2−2が形成されるフィン領域AA2−2は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。同様に、コンタクト領域C2−2が形成されるフィン領域AA2−1,フィン領域AA2−3は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。なお、各コンタクト領域は、各フィン領域と上層配線とを接続するためのコンタクト材が形成される領域である。
【0026】
本発明の第1実施形態のSRAMセルにおける特徴は以下の点にある。
【0027】
(1) 側壁パターン転写用のダミーパターン形成時に二重露光を行ってダミーパターンを形成することにより、β比が2のSRAMセルが側壁パターン転写プロセスで形成できる。ドライバートランジスタにフィン領域を1本しか使わないパターンは比較的簡単に形成できるが、フィン領域を2本使う場合は本発明の実施形態で述べるような工夫が必要になる。
【0028】
(2) ドライバートランジスタのn型FinFETが、曲がりを有するフィン領域(bent Fin)を有し、コンタクト領域(金属配線領域)においてコンタクト材が略平行な2本のフィン領域を接続する。
【0029】
(3) フィン領域となっている活性領域(の側面部)とコンタクト材との接触面積を通常のボーダーレスコンタクトの場合に比較して大きくできるので、寄生抵抗を低減可能である。
【0030】
(4) ドライバートランジスタのコンタクト領域C1−1を2本のフィン領域に非対称に配置することで、コンタクト領域C1−1とコンタクト領域C1−4間のスペースを確保しながら、低抵抗化できる。
【0031】
(5) ドライバートランジスタとトランスファトランジスタを一直線上からオフセットして配置している。これによって、フィン領域を2本用いるトランジスタを形成しながら、コンタクト-コンタクト間のデザインルールを遵守できるようなレイアウトが可能となる。
【0032】
図5(a)及び図5(b)に、SRAMセル内の曲がりを有するフィン領域の概念図を示す。図5(a)に示すように、通常、直線状に形成されるフィン領域AA1−1,AA1−2,AA1−3が途中で、ゲート電極に平行な方向に曲がっており、言い換えると、それらがチャネル長方向に延伸した領域におけるフィン幅方向に曲がっており、その曲がった部分でコンタクト領域C1−2と交差するようにしている。なお、図5(a)に示すフィン領域AA1−1,AA1−2,AA1−3のパターンは、図5(b)に示すようなフィン領域AA3−1,AA3−2,AA3−3のパターンに変形しても良い。
【0033】
このように、フィン領域の曲がった部分にコンタクト領域を形成すると、フィン領域の側面とコンタクト材との接触面積を大きくすることができ、結果的に寄生抵抗を低減できる。さらに、SRAMセルに適用した場合にはフィン領域1本からなるトランジスタとフィン領域2本から構成されるトランジスタとを、コンタクト領域において接続することができる。後述するように、これは側壁パターン転写を用いて活性領域を形成した場合に応用できる。実際には、後で述べるようにこの側壁パターンをトリミングして所望の形にする必要がある(図10等参照)が、トリミングマスクの合わせズレを考慮すると、前述したフリンジをつけた形状しか活性領域を形成できない。
【0034】
図6〜図13は、この第1実施形態におけるSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0035】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図6に示すような第1のダミーパターンD1、D2を露光する。ここでは、現像はせず、潜像のみとする。次に、図7に示すような、第2のダミーパターンD3を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD1とD3は重なり合う領域が必ず存在する。また、ダミーパターンD2は、図7に示した2回目の露光工程において露光してもよい。
【0036】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図8に示すような、第1、第2のダミーパターンD1、D2、D3を形成する。なお、破線A内が1つのSRAMセル(単位セル)を示す。その後、側壁パターンとなる材料を、ダミーパターンD1、D2、D3上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図9に示すように、ダミーパターンD1、D2、D3の側壁部に側壁パターンSPを残す。
【0037】
次に、ダミーパターンD1、D2、D3を取り除いてから、図10に示すように、レジスト膜R1でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R1をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図10に示したレジスト膜R1を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図11に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。
【0038】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図12に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図13に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA1−1、AA1−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。さらに、後で述べる図22に示すような各金属配線を層間絶縁膜を介して形成する。
【0039】
なお、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図6に示したダミーパターンD1、D2を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図7に示したダミーパターンD3を露光し現像する。このようにして、図8に示したダミーパターンを加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図6及び図7に示したダミーパターンD1、D2、D3を一括して露光し現像する。これにより、図8に示したダミーパターンを加工するためのレジスト膜を形成してもよい。
【0040】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0041】
[第2実施形態]
次に、この発明の第2実施形態について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第2実施形態は、第1実施形態においてフィン領域AA1−1,AA1−2,AA1−3、及びこれらと対称に形成されるフィン領域AA2−1,AA2−2,AA2−3の形状が異なり、その他の構成は第1実施形態と同様である。
【0042】
図14は、本発明の第2実施形態におけるSRAMセルのレイアウトを示す図である。フィン領域AA3−1,AA3−2は、コンタクト領域C1−2でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域AA3−3は、図14に示すように、コンタクト領域C1−2において、チャネル長方向と略直交方向でかつ中心点CNと反対側に曲がっている。フィン領域AA3−4は、図14に示すように、チャネル長方向に沿って配置されている。また、フィン領域AA4−1,AA4−2,AA4−3,AA4−4は、SRAMセルの中心点CNを基準として、フィン領域AA3−1,AA3−2,AA3−3,AA3−4に対して点対称に形成されているため、その説明は省略する。
【0043】
図15〜図22は、この第2実施形態のSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0044】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図15に示すような第1のダミーパターンD11、D12を露光する。ここでは、現像はせず、潜像のみとする。次に、図16に示すような、第2のダミーパターンD13を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD11とD13は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。また、ダミーパターンD12は、図16に示した2回目の露光工程において露光しても良い。
【0045】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図17に示すような、第1、第2のダミーパターンD11、D12、D13を形成する。その後、側壁パターンとなる材料を、ダミーパターンD11、D12、D13上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図17に示すように、ダミーパターンD11、D12、D13の側壁部に側壁パターンSPを残す。
【0046】
次に、ダミーパターンD11、D12、D13を取り除いてから、図18に示すように、レジスト膜R2でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R2をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図18に示したレジスト膜R2を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図19に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。ドライバートランジスタにおける2本のフィン領域AA3−1、AA3−2同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線A内が1つのSRAMセル(単位セル)を示す。
【0047】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図20に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図21に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA3−1、AA3−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域AA3−1、AA3−2のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域AA3−3のチャネル長方向と略直交方向に形成された領域とがコンタクト領域C1−2で接続されている。
【0048】
次に、半導体基板上に層間絶縁膜を形成した後、図22に示すように、第1配線M1、第2配線M2、第3配線M3を含む金属配線を形成する。Bにて示す、コンタクト領域C1−1とコンタクト領域C1−4との間は、最小デザインルールを厳守する必要がある。よって、前述したように、コンタクト領域C1−1だけオフセットして配置することにより、コンタクト領域C1−4とコンタクト領域C1−1との間の距離を必要十分に保つようにする。また、Cにて示す、コンタクト領域C1−2とコンタクト領域C1−5は、インバータの出力ノードに相当し、第1配線M1で共通接続されるため、コンタクト領域C1−2とコンタクト領域C1−5とが接触しても構わない。なお、第3配線M3により形成されたVss配線、Vdd配線、BLT配線、BLC配線にそれぞれ接続されるコンタクト材は、第3配線M3から第1配線M1まで直接形成されているわけではなく、図示しない第2配線M2にて形成された中継パターンを介して、第3配線M3から第1配線M1まで形成されている。
【0049】
なお、第1実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図15に示したダミーパターンD11、D12を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図16に示したダミーパターンD13を露光し現像する。このようにして、ダミーパターンD11、D12、D13を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図15及び図16に示したダミーパターンD11、D12、D13を一括して露光し現像する。これにより、ダミーパターンD11、D12、D13を加工するためのレジスト膜を形成してもよい。
【0050】
この第2実施形態の場合は、第1実施形態の特徴に加えて以下のような特徴を持つ。
【0051】
(6) 第2のダミーパターンD13と第1のダミーパターンD11、D12の重なりが無いので、合わせずれの許容度が第1実施形態よりも大きくなる。
【0052】
(7) 大きく太いダミーパターンD11、D12と細いダミーパターンD13を、別々に露光するためにリソグラフィが容易になる。
【0053】
従って、前述した製造方法によっても側壁パターン転写法をβ=2のSRAMセルのレイアウトに用いることが可能となり、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいSRAMを構成することが可能となる。
【0054】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0055】
[第3実施形態]
次に、この発明の第3実施形態について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第3実施形態は、SOI基板上に形成されたFinFETで構成されている。さらに、第3実施形態は、第1実施形態においてフィン領域AA1−1,AA1−2,AA1−3,AA1−4、及びこれらと対称に形成されるフィン領域AA2−1,AA2−2,AA2−3,AA2−4の形状が異なり、その他の構成は第1実施形態と同様である。
【0056】
図23は、本発明の第3実施形態におけるSRAMセルのレイアウトを示す図である。フィン領域AA5−1,AA5−2は、コンタクト領域C1−2でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域AA5−3は、図23に示すように、コンタクト領域C1−2において、チャネル長方向と略直交方向でかつ中心点CN側に曲がり、コンタクト領域C1−5に達している。フィン領域AA5−4は、図23に示すように、コンタクト領域C1−5において、チャネル長方向と略直交方向でかつ中心点CN側に曲がっている。また、フィン領域AA6−1,AA6−2,AA6−3,AA6−4は、SRAMセルの中心点CNを基準として、フィン領域AA5−1,AA5−2,AA5−3,AA5−4に対して点対称に形成されているため、その説明は省略する。
【0057】
この第3実施形態は以下のような特徴を持つ。この実施形態の場合、FinFETが形成されるシリコン基板はSOI基板であることが必要である。
【0058】
(8) nFETのドレイン領域とpFETのドレイン領域(つまりインバータの出力ノードに相当する領域)がチャネル長方向と略直交方向に曲がったフィン領域を用いて接続されている。すなわち、従来はインバータの出力ノードに相当する領域が、共有コンタクト領域(share contact)と配線領域で接続されていたが、この実施形態では金属配線によるLI(Local Interconnect:局所配線)領域を省略して、フィン領域による接続を利用できる。したがって、金属配線層数を減らすことが可能となる。
【0059】
(9) SOI基板上にインバータを形成するため、ウェル耐圧を気にすることなくウェル分離幅を小さくできる。したがって、SRAMセル面積も低減できる。
【0060】
(10) ロードトランジスタのpFETが曲がりを有するフィン領域(bent Fin)から形成されていて、トランスファトランジスタのnFETの曲がりを有するフィン領域と共通コンタクト領域で接続されている。このような構造にすることで、側壁パターン転写プロセスを応用してSRAMのパターンを形成することができる。
【0061】
従って、この実施形態によれば、SRAMセル面積を縮小し、金属配線層数を減らすことができ、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいSRAMを構成することが可能となる。
【0062】
以下、図24〜図32は、この第3実施形態のSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0063】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図24に示すような第1のダミーパターンD21を露光する。このような太いパターンだけを先に露光しておく。ここでは、現像はせず、潜像のみとする。次に、図25に示すような、第2のダミーパターンD22を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD21とD22は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。
【0064】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図26に示すような、第1、第2のダミーパターンD21、D22を形成する。その後、側壁パターンとなる材料を、ダミーパターンD21、D22上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図26に示すように、ダミーパターンD21、D22の側壁部に側壁パターンSPを残す。
【0065】
次に、図27に示すように、ダミーパターンD21、D22を取り除く。その後、図28に示すように、レジスト膜R3でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R3をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図28に示したレジスト膜R3を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図29に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。第1実施形態と異なり、ドライバートランジスタにおける2本のフィン領域AA5−1、AA5−2同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線A内が1つのSRAMセル(単位セル)を示す。
【0066】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図30に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図31に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA5−1、AA5−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域AA5−1、AA5−2のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域AA5−3のチャネル長方向と略直交方向に形成された領域(曲がりを有するフィン領域)とがコンタクト領域C1−2で接続されている。また、ロードトランジスタにおけるフィン領域AA5−4の一部分上にコンタクト領域C1−4が形成されている。さらに、ロードトランジスタのフィン領域AA5−4とトランスファトランジスタにおけるフィン領域AA5−3のチャネル長方向と略直交方向に形成された領域とが、コンタクト領域C1−5で接続されている。
【0067】
次に、半導体基板上に層間絶縁膜を形成した後、図32に示すように、第1配線M1、第2配線M2を含む金属配線を形成する。第1、第2実施形態と異なり、ロードトランジスタのフィン領域AA5−4とドライバートランジスタのフィン領域AA5−1、AA5−2とが、チャネル長方向と略直交方向に形成されたトランスファトランジスタのフィン領域AA5−3を介して電気的に接続されているため、これらを接続するための金属配線が不要となり、第1配線M1と第2配線M2の2層の配線で形成できる。
【0068】
なお、第1実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図24に示したダミーパターンD21を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図25に示したダミーパターンD22を露光し現像する。このようにして、ダミーパターンD21、D22を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図24及び図25に示したダミーパターンD21、D22を一括して露光し現像する。これにより、ダミーパターンD21、D22を加工するためのレジスト膜を形成してもよい。
【0069】
この第3実施形態では、基板にSOI基板を用いる必要があるが、ウェル分離幅を縮小できるため、セル面積を小さくできると共に、金属配線層を簡略化できるという利点がある。
【0070】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0071】
次に、トランスファトランジスタとドライバートランジスタを一直線上でなく、オフセットして、すなわち一直線上からずらして配置することのメリットを記す。図33〜図36に、ドライバートランジスタを構成する2本のフィン領域のうち、1本をトランスファトランジスタのフィン領域と同じ線上に配置した場合のレイアウト形成工程を示す。
【0072】
例えば、図33に示すように、ダミーパターンの側壁部に側壁パターンSPを形成する。続いて、図34に示すように、側壁パターンSP上に側壁パターンSPに対するトリミングマスクを形成する場合、ダミーパターン間距離が小さくなるので、側壁パターンSPに対するトリミングマスクのリソグラフィが厳しくなる。ここでは、レジスト膜を全面に塗布してトリミング部を開口することになるので、より小さい寸法に対してリソグラフィが難しくなる。図35に、側壁パターンSPに対するトリミングマスクのリソグラフィが成功し、トリミングを実行した場合のフィン領域パターンFPを示す。なお、図18を参照すると、フィン領域をトランスファトランジスタとドライバートランジスタとでオフセット配置することで、十分なレジスト開口幅を確保できることがわかる。
【0073】
また、図36に示したように、ワード線のゲート電極に対するコンタクト領域C1−6と、ドライバートランジスタとトランスファトランジスタを接続しているコンタクト領域C1−2とが接近すると、デザインルール違反が生じる。これは、図21と比較するとよくわかる。
【0074】
一方で、図21では接地電位Vssをドライバートランジスタに供給するコンタクト領域C1−1と、ロードトランジスタに電源電位Vddを供給するコンタクト領域C1−4との距離が図36と比較して接近するものの、前述したようにコンタクト領域C1−1をオフセット配置(フィン領域AA3−1、AA3−2の中央からずらして配置)することにより、これらのコンタクト領域C1−1、C1−4間でもセル面積の増大を伴うことなくデザインルールを満たすことが可能である。
【0075】
なお以上は、図35に示すように、ドライバートランジスタの一方のフィン領域AA7−1がトランスファトランジスタのフィン領域AA7−3と同一線上にあり、ドライバートランジスタの他方のフィン領域AA7−2が外側(ロードトランジスタと逆側)に配置された場合を説明した。これに対し、ドライバートランジスタの他方のフィン領域AA7−2をロードトランジスタ側に配置すると、コンタクト領域C1−1をオフセット配置したとしても、コンタクト領域間のデザインルール違反が生じるか、逆に最小デザインルールを厳守すると、セル面積の増大を引き起こす結果となる。
【0076】
以上説明したように本発明の実施形態によれば、十分なスタティックノイズマージンを得ることができる、ダブルゲート型FinFETを用いたSRAMセルを有する半導体装置及びその製造方法を提供することが可能である。また、FinFETを用いたSRAMセルにおいて、フィン領域の寸法管理の容易な側壁パターン転写によるリソグラフィを適用するための方法、及び寄生抵抗を低減するレイアウト形成方法を提供することができる。
【0077】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【0078】
【図1】(a)は典型的なダブルゲート型MOSFETの構造を示す図であり、(b)はダブルゲート型MOSFETの静電ポテンシャルを示す図である。
【図2】FinFETの構造を示す斜視図である。
【図3】6個のトランジスタから構成された6トランジスタによるSRAMセルの回路図である。
【図4】本発明の第1実施形態におけるSRAMセルのレイアウトを示す図である。
【図5】前記SRAMセル内の曲がりを有するフィン領域の概念図である。
【図6】第1実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図7】第1実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図8】第1実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図9】第1実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図10】第1実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図11】第1実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図12】第1実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図13】第1実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図14】本発明の第2実施形態におけるSRAMセルのレイアウトを示す図である。
【図15】第2実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図16】第2実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図17】第2実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図18】第2実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図19】第2実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図20】第2実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図21】第2実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図22】第2実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図23】本発明の第3実施形態におけるSRAMセルのレイアウトを示す図である。
【図24】第3実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図25】第3実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図26】第3実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図27】第3実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図28】第3実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図29】第3実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図30】第3実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図31】第3実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図32】第3実施形態におけるSRAMセルの製造方法を示す第9工程の平面図である。
【図33】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第1工程の平面図である。
【図34】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第2工程の平面図である。
【図35】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第3工程の平面図である。
【図36】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第4工程の平面図である。
【符号の説明】
【0079】
1…トップゲート電極、2…バックゲート電極、11,12,13,14…nチャネルMOS電界効果トランジスタ(nFET)、15,16…pチャネルMOS電界効果トランジスタ(pFET)、111…半導体基板、111A…突起状領域(フィン領域)、112…絶縁膜、113…ソース、114…ドレイン、115…ゲート絶縁膜、116…ゲート電極、A…SRAMセル、AA1−1,AA1−2,AA1−3,AA1−4,AA2−1,AA2−2,AA2−3,AA2−4,AA3−1,AA3−2,AA3−3,AA3−4,AA4−1,AA4−2,AA4−3,AA4−4,AA5−1,AA5−2,AA5−3,AA5−4,AA6−1,AA6−2,AA6−3,AA6−4,AA7−1,AA7−2,AA7−3…フィン領域、C1−1,C1−2,C1−3,C1−4,C1−5,C1−6,C2−1,C2−2,C2−3,C2−4,C2−5,C2−6…コンタクト領域、CN…中心点、DR1−1,DR1−2,DR2−1,DR2−2…ドライバートランジスタ、GC1−1,GC1−2,GC2−1,GC2−2…ゲート電極、LO1,LO2…ロードトランジスタ、TR1,TR2…トランスファトランジスタ、D1,D2,D3,D11,D12,D13,D21,D22…ダミーパターン、SP…側壁パターン、R1,R2,R3…レジスト膜、FP…フィン領域パターン、M1…第1配線、M2…第2配線、M3…第3配線。
【技術分野】
【0001】
本発明は、半導体装置においてダブルゲート型のフィン型MOS電界効果トランジスタを用いた回路、例えばSRAMセルのレイアウトに関するものである。
【背景技術】
【0002】
近年、シリコン基板上に形成されるLSIにおいて、そこに用いられる素子の微細化によって高性能化が達成されてきている。これは、論理回路、またはSRAMなどの記憶装置に用いられるMOS型電界効果トランジスタ(以下、MOSFETと記す)において、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されることで実現されている。現在、チャネル長L < 30nm以下の短チャネル領域においてカットオフ特性を改善するために、3次元構造MIS型半導体装置の一種として、SOI(Silicon on insulator)基板を用いてシリコン基板を短冊状に細く切り出して突起状領域(これを、フィン領域と記す)を形成し、それにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするダブルゲート型Fully Depleted-SOI MOSFETが提案されている(例えば、非特許文献1,2、特許文献1,2参照)。
【0003】
フィン領域にゲート電極を立体交差させて、フィン領域の側面にチャネルを形成したMOSFET(以下、FinFETと記す)は上記のFully Depleted-SOI MOSFETとなっているため、短チャネル効果を抑制するためにはフィン幅をゲート長よりも短くしなければならない。例えば、シングルゲートの完全空乏型のSOI基板を用いたMOSFETにおいてはゲート長の1/3までチャネル層を薄膜化することが必要とされており(例えば、非特許文献3参照)、FinFETでは単純にこの2倍程度の値、つまりゲート長の2/3程度まで薄膜化しなければならない。例えば、ゲート長が20nmの素子においてはフィン幅を12〜15nm程度にしなければならない。これは従来の平面型MOSFETの場合と異なり、FinFETの場合にはリソグラフィで決定される最小寸法がゲート長からフィン幅に変わり、それがより厳しい寸法管理が必要なことを意味する。
【0004】
これらの素子を用いて例えばSRAMセルの回路を構成しようとすると、このフィン幅の寸法管理が難しいこと、特にSRAMセル内では活性領域が複雑な形状になるため、各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが難しいという問題があった。その結果として、十分なスタティックノイズマージン(Static Noise Margin(SNM))を得ることが難しく、動作点が不安定になってしまうという欠点があった(例えば、非特許文献4参照)。
【0005】
一方で、ある第1の材料からなるダミーパターンをシリコン基板上に形成し、その上に第2の材料膜を堆積し、反応性イオンエッチング(RIE)などを用いて第2の材料膜をエッチバックすることにより、ダミーパターンの側壁部にのみ選択的に第2の材料膜を残すことが可能である。この残された膜の厚さは、当初堆積した膜厚とエッチング時間によって決定されるため、比較的精度の高い寸法制御が可能である。したがって、このようにして残した第2の材料膜を、パターニングのマスクとして用いることができる。この方法によって形成される第2の材料膜では、従来のレジスト塗布と光露光の組み合わせによって形成されるマスク材(レジスト)と比較して、寸法のばらつきを小さくできる(例えば、非特許文献5参照)。
【特許文献1】特開平2−263473号公報
【特許文献2】特許第2768719号公報
【非特許文献1】D. Hisamoto et al., “A Folded-Channel MOSFET for Deep-sub-tenth Micron Era”, IEDM '98, p.1032
【非特許文献2】X. Huang et al., “Sub 50-nm FinFET: PMOS”, IEDM '99, p. 67.
【非特許文献3】H. S. Philip Wong et al., “Device Design Considerations for Double-Gate, Ground-Plane, and Single-Gated Ultra-Thin SOI MOSFET's at the 25 nm Channel Length Generation”, IEDM '98, pp. 407-410
【非特許文献4】E. J. Nowak et al., “A Functional FinFET-DGCMOS SRAM Cell”, IEDM Tech. Dig., pp. 411-414, 2002
【非特許文献5】A. Kaneko et al., “Sidewall Transfer Process and Selective Gate Sidewall Spacer Formation Technology for Sub-15nm FinFET with Elevated Source/Drain Extension”, IEDM Tech. Dig., pp. 863-866, 2005
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、フィン領域の寸法管理が容易なダブルゲート型FinFETを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
この発明の一実施態様の半導体装置は、半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、前記フィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、前記フィン領域上に形成されたコンタクト材とを具備し、前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする。
【0008】
この発明の他の実施態様の半導体装置は、半導体基板上に形成されたロードトランジスタと、前記半導体基板上に形成されたトランスファトランジスタと、前記半導体基板上に形成されたドライバートランジスタとを具備し、前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第1、第2のフィン領域と、前記第1、第2のフィン領域の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第1、第2のフィン領域と交差するように配置されたゲート電極と、前記ゲート電極下の前記第1のフィン領域の側面に形成される第1のチャネル領域を挟むように、前記第1のフィン領域内に形成された第1のソース領域及び第1のドレイン領域と、前記ゲート電極下の前記第2のフィン領域の側面に形成される第2のチャネル領域を挟むように、前記第2のフィン領域内に形成された第2のソース領域及び第2のドレイン領域と、前記第1、第2のフィン領域上に形成された第1のコンタクト材とを有し、前記第1のコンタクト材が接続された前記第1、第2のフィン領域上のコンタクト領域は、前記第1、第2のチャネル領域のチャネル長方向に延伸して配置された前記第1、第2のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第1、第2のフィン領域とに跨っていることを特徴とする。
【発明の効果】
【0009】
この発明によれば、フィン領域の寸法管理が容易なダブルゲート型FinFETを有する半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[第1実施形態]
図1(a)及び図1(b)は、典型的なダブルゲート型MOSFETの構造と静電ポテンシャルをそれぞれ示している。
【0012】
ダブルゲート型MOSFETでは、図1(a)で示されているように、トップゲート(もしくは、フロントゲートと呼ぶ)電極1とバックゲート電極2に同時に同じ電圧を印加する。このため、図1(b)に示すように、チャネルに垂直な方向で切った断面でのポテンシャルを見ると、両側のゲート電極でフェルミ準位が引っ張られて、両方の側面の表面部にチャネルが形成されるのがわかる。通常、FinFETと呼ばれるトランジスタは、両側のゲート電極に同時に等しい電位を与えるような構造となっており、狭義のダブルゲート型トランジスタとなっている。
【0013】
図2は、FinFETの構造を示す斜視図である。図2に示すように、半導体基板111上には、突起状領域(フィン領域)111A、絶縁膜112が形成されている。突起状領域111Aの側面部には、ソース113とドレイン114が形成されている。ソース113とドレイン114との間の突起状領域111A上には、ゲート絶縁膜115が形成されている。さらに、ゲート絶縁膜115上には、突起状領域111Aに対してゲート電極116が立体交差するように形成されている。
【0014】
図3は、6個のトランジスタから構成された6トランジスタによるSRAMセルの回路図である。
【0015】
この回路中で、ビットラインBLT,BLCにそれぞれ接続されたnチャネルMOS電界効果トランジスタ(以下、nFETと記す)11とnFET12をトランスファトランジスタ(もしくは、パスゲートトランジスタ)と呼び、接地電位端Vssに接続されたnFET13とnFET14をドライバートランジスタ(もしくは、プルダウントランジスタ)と呼ぶ。また、電源電位端Vddに接続されたpチャネルMOS電界効果トランジスタ(以下、pFETと記す)15とpFET16は、ロードトランジスタ(もしくは、プルアップトランジスタ)と呼ぶ。通常、SRAMセルの安定性は、ドライバートランジスタとトランスファトランジスタの電流駆動力の比の値(β比)で決まり、ドライバートランジスタの駆動力をトランスファトランジスタよりも大きく取ることで安定度を稼いでいる。これは、実際にはチャネル幅を大きくしたり、しきい値電圧Vtを適当にコントロールすることによって行われている。
【0016】
ところが、この6トランジスタのSRAMセルにおいて、各トランジスタを上述のFinFETで構成しようとすると、以下の点で困難が生じる。
【0017】
(A) ドライバートランジスタとトランスファトランジスタを構成するnFETの電流駆動力比の調整を、従来型のようにチャネル幅を調整することで行うことができない。これは、FinFETのチャネル幅はフィン領域であるシリコン突起状領域の高さによって決定され、このシリコン突起状領域の高さを各トランジスタで変えることは一般には難しいからである。
【0018】
(B) 電流駆動力を調整するために、トランジスタごとにゲート長をコントロールする手法は有効と考えられる。ただし、この場合、十分なβ比(電流駆動力比)を取ることが難しく、更にSRAMセル内でまちまちなゲート長のトランジスタが存在することになり、リソグラフィのCD制御(Critical Dimension Control)が難しくなる。
【0019】
従って、本発明の実施形態では、FinFETを用いてSRAMセルを構成する一方法として、ドライバートランジスタのFinFETは2本のフィン領域を用いて形成し、トランスファトランジスタのFinFETは1本のフィン領域を用いて形成することにより、β比(電流駆動力比)を改善しながら、寸法ばらつきを低減する。
【0020】
図4は、本発明の第1実施形態におけるSRAMセルのレイアウトを示す図である。破線A内が単位セルに相当する。
【0021】
SRAMセルA内には、ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、及びロードトランジスタLO1の3個のトランジスタが配置されている。さらに、SRAMセルA内には、SRAMセルの中心点CNを基準として、前記ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、及びロードトランジスタLO1に対し、ドライバートランジスタDR2−1,DR2−2、トランスファトランジスタTR2、及びロードトランジスタLO2が点対称に配置されている。
【0022】
フィン領域AA1−1,AA1−2,AA1−3,AA1−4は、ドライバートランジスタDR1−1,DR1−2、トランスファトランジスタTR1、ロードトランジスタLO1のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域AA1−1,AA1−2,AA1−4上には、ゲート絶縁膜を介してゲート電極GC1−1が形成されている。フィン領域AA1−3上には、ゲート絶縁膜を介してゲート電極GC1−2が形成されている。
【0023】
フィン領域AA1−1,AA1−2の一部分上にはコンタクト領域C1−1が形成され、フィン領域AA1−1,AA1−2,AA1−3の一方の端部上にはコンタクト領域C1−2が形成されている。フィン領域AA1−3の一部分上には、コンタクト領域C1−3が形成されている。さらに、フィン領域AA1−4の一部分上にはコンタクト領域C1−4が形成され、フィン領域AA1−4の一方の端部上及び後述するゲート電極GC2−1上にはコンタクト領域C1−5が形成されている。ゲート電極GC1−2上にはコンタクト領域C1−6が形成されている。コンタクト領域C1−2が形成されるフィン領域AA1−2は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域(フリンジ)を有している。同様に、コンタクト領域C1−2が形成されるフィン領域AA1−1,フィン領域AA1−3は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。
【0024】
また、フィン領域AA2−1,AA2−2,AA2−3,AA2−4は、ドライバートランジスタDR2−1,DR2−2、トランスファトランジスタTR2、ロードトランジスタLO2のチャネル長方向に沿ってそれぞれ延伸するように配置されている。フィン領域AA2−1,AA2−2,AA2−4上には、ゲート絶縁膜を介してゲート電極GC2−1が形成されている。フィン領域AA2−3上には、ゲート絶縁膜を介してゲート電極GC2−2が形成されている。
【0025】
フィン領域AA2−1,AA2−2の一部分上にはコンタクト領域C2−1が形成され、フィン領域AA2−1,AA2−2,AA2−3の一方の端部上にはコンタクト領域C2−2が形成されている。フィン領域AA2−3の一部分上には、コンタクト領域C2−3が形成されている。さらに、フィン領域AA2−4の一部分上にはコンタクト領域C2−4が形成され、フィン領域AA2−4の一方の端部上及びゲート電極GC1−1上にはコンタクト領域C2−5が形成されている。ゲート電極GC2−2上にはコンタクト領域C2−6が形成されている。コンタクト領域C2−2が形成されるフィン領域AA2−2は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。同様に、コンタクト領域C2−2が形成されるフィン領域AA2−1,フィン領域AA2−3は、チャネル長方向と異なる方向(例えば、チャネル長方向と略直交方向)に曲がった領域を有している。なお、各コンタクト領域は、各フィン領域と上層配線とを接続するためのコンタクト材が形成される領域である。
【0026】
本発明の第1実施形態のSRAMセルにおける特徴は以下の点にある。
【0027】
(1) 側壁パターン転写用のダミーパターン形成時に二重露光を行ってダミーパターンを形成することにより、β比が2のSRAMセルが側壁パターン転写プロセスで形成できる。ドライバートランジスタにフィン領域を1本しか使わないパターンは比較的簡単に形成できるが、フィン領域を2本使う場合は本発明の実施形態で述べるような工夫が必要になる。
【0028】
(2) ドライバートランジスタのn型FinFETが、曲がりを有するフィン領域(bent Fin)を有し、コンタクト領域(金属配線領域)においてコンタクト材が略平行な2本のフィン領域を接続する。
【0029】
(3) フィン領域となっている活性領域(の側面部)とコンタクト材との接触面積を通常のボーダーレスコンタクトの場合に比較して大きくできるので、寄生抵抗を低減可能である。
【0030】
(4) ドライバートランジスタのコンタクト領域C1−1を2本のフィン領域に非対称に配置することで、コンタクト領域C1−1とコンタクト領域C1−4間のスペースを確保しながら、低抵抗化できる。
【0031】
(5) ドライバートランジスタとトランスファトランジスタを一直線上からオフセットして配置している。これによって、フィン領域を2本用いるトランジスタを形成しながら、コンタクト-コンタクト間のデザインルールを遵守できるようなレイアウトが可能となる。
【0032】
図5(a)及び図5(b)に、SRAMセル内の曲がりを有するフィン領域の概念図を示す。図5(a)に示すように、通常、直線状に形成されるフィン領域AA1−1,AA1−2,AA1−3が途中で、ゲート電極に平行な方向に曲がっており、言い換えると、それらがチャネル長方向に延伸した領域におけるフィン幅方向に曲がっており、その曲がった部分でコンタクト領域C1−2と交差するようにしている。なお、図5(a)に示すフィン領域AA1−1,AA1−2,AA1−3のパターンは、図5(b)に示すようなフィン領域AA3−1,AA3−2,AA3−3のパターンに変形しても良い。
【0033】
このように、フィン領域の曲がった部分にコンタクト領域を形成すると、フィン領域の側面とコンタクト材との接触面積を大きくすることができ、結果的に寄生抵抗を低減できる。さらに、SRAMセルに適用した場合にはフィン領域1本からなるトランジスタとフィン領域2本から構成されるトランジスタとを、コンタクト領域において接続することができる。後述するように、これは側壁パターン転写を用いて活性領域を形成した場合に応用できる。実際には、後で述べるようにこの側壁パターンをトリミングして所望の形にする必要がある(図10等参照)が、トリミングマスクの合わせズレを考慮すると、前述したフリンジをつけた形状しか活性領域を形成できない。
【0034】
図6〜図13は、この第1実施形態におけるSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0035】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図6に示すような第1のダミーパターンD1、D2を露光する。ここでは、現像はせず、潜像のみとする。次に、図7に示すような、第2のダミーパターンD3を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD1とD3は重なり合う領域が必ず存在する。また、ダミーパターンD2は、図7に示した2回目の露光工程において露光してもよい。
【0036】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図8に示すような、第1、第2のダミーパターンD1、D2、D3を形成する。なお、破線A内が1つのSRAMセル(単位セル)を示す。その後、側壁パターンとなる材料を、ダミーパターンD1、D2、D3上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図9に示すように、ダミーパターンD1、D2、D3の側壁部に側壁パターンSPを残す。
【0037】
次に、ダミーパターンD1、D2、D3を取り除いてから、図10に示すように、レジスト膜R1でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R1をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図10に示したレジスト膜R1を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図11に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。
【0038】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図12に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図13に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA1−1、AA1−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。さらに、後で述べる図22に示すような各金属配線を層間絶縁膜を介して形成する。
【0039】
なお、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図6に示したダミーパターンD1、D2を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図7に示したダミーパターンD3を露光し現像する。このようにして、図8に示したダミーパターンを加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図6及び図7に示したダミーパターンD1、D2、D3を一括して露光し現像する。これにより、図8に示したダミーパターンを加工するためのレジスト膜を形成してもよい。
【0040】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0041】
[第2実施形態]
次に、この発明の第2実施形態について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第2実施形態は、第1実施形態においてフィン領域AA1−1,AA1−2,AA1−3、及びこれらと対称に形成されるフィン領域AA2−1,AA2−2,AA2−3の形状が異なり、その他の構成は第1実施形態と同様である。
【0042】
図14は、本発明の第2実施形態におけるSRAMセルのレイアウトを示す図である。フィン領域AA3−1,AA3−2は、コンタクト領域C1−2でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域AA3−3は、図14に示すように、コンタクト領域C1−2において、チャネル長方向と略直交方向でかつ中心点CNと反対側に曲がっている。フィン領域AA3−4は、図14に示すように、チャネル長方向に沿って配置されている。また、フィン領域AA4−1,AA4−2,AA4−3,AA4−4は、SRAMセルの中心点CNを基準として、フィン領域AA3−1,AA3−2,AA3−3,AA3−4に対して点対称に形成されているため、その説明は省略する。
【0043】
図15〜図22は、この第2実施形態のSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0044】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図15に示すような第1のダミーパターンD11、D12を露光する。ここでは、現像はせず、潜像のみとする。次に、図16に示すような、第2のダミーパターンD13を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD11とD13は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。また、ダミーパターンD12は、図16に示した2回目の露光工程において露光しても良い。
【0045】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図17に示すような、第1、第2のダミーパターンD11、D12、D13を形成する。その後、側壁パターンとなる材料を、ダミーパターンD11、D12、D13上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図17に示すように、ダミーパターンD11、D12、D13の側壁部に側壁パターンSPを残す。
【0046】
次に、ダミーパターンD11、D12、D13を取り除いてから、図18に示すように、レジスト膜R2でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R2をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図18に示したレジスト膜R2を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図19に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。ドライバートランジスタにおける2本のフィン領域AA3−1、AA3−2同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線A内が1つのSRAMセル(単位セル)を示す。
【0047】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図20に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図21に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA3−1、AA3−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域AA3−1、AA3−2のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域AA3−3のチャネル長方向と略直交方向に形成された領域とがコンタクト領域C1−2で接続されている。
【0048】
次に、半導体基板上に層間絶縁膜を形成した後、図22に示すように、第1配線M1、第2配線M2、第3配線M3を含む金属配線を形成する。Bにて示す、コンタクト領域C1−1とコンタクト領域C1−4との間は、最小デザインルールを厳守する必要がある。よって、前述したように、コンタクト領域C1−1だけオフセットして配置することにより、コンタクト領域C1−4とコンタクト領域C1−1との間の距離を必要十分に保つようにする。また、Cにて示す、コンタクト領域C1−2とコンタクト領域C1−5は、インバータの出力ノードに相当し、第1配線M1で共通接続されるため、コンタクト領域C1−2とコンタクト領域C1−5とが接触しても構わない。なお、第3配線M3により形成されたVss配線、Vdd配線、BLT配線、BLC配線にそれぞれ接続されるコンタクト材は、第3配線M3から第1配線M1まで直接形成されているわけではなく、図示しない第2配線M2にて形成された中継パターンを介して、第3配線M3から第1配線M1まで形成されている。
【0049】
なお、第1実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図15に示したダミーパターンD11、D12を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図16に示したダミーパターンD13を露光し現像する。このようにして、ダミーパターンD11、D12、D13を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図15及び図16に示したダミーパターンD11、D12、D13を一括して露光し現像する。これにより、ダミーパターンD11、D12、D13を加工するためのレジスト膜を形成してもよい。
【0050】
この第2実施形態の場合は、第1実施形態の特徴に加えて以下のような特徴を持つ。
【0051】
(6) 第2のダミーパターンD13と第1のダミーパターンD11、D12の重なりが無いので、合わせずれの許容度が第1実施形態よりも大きくなる。
【0052】
(7) 大きく太いダミーパターンD11、D12と細いダミーパターンD13を、別々に露光するためにリソグラフィが容易になる。
【0053】
従って、前述した製造方法によっても側壁パターン転写法をβ=2のSRAMセルのレイアウトに用いることが可能となり、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいSRAMを構成することが可能となる。
【0054】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0055】
[第3実施形態]
次に、この発明の第3実施形態について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。この第3実施形態は、SOI基板上に形成されたFinFETで構成されている。さらに、第3実施形態は、第1実施形態においてフィン領域AA1−1,AA1−2,AA1−3,AA1−4、及びこれらと対称に形成されるフィン領域AA2−1,AA2−2,AA2−3,AA2−4の形状が異なり、その他の構成は第1実施形態と同様である。
【0056】
図23は、本発明の第3実施形態におけるSRAMセルのレイアウトを示す図である。フィン領域AA5−1,AA5−2は、コンタクト領域C1−2でチャネル長方向と略直交方向に曲がり、互いに接続されている。また、フィン領域AA5−3は、図23に示すように、コンタクト領域C1−2において、チャネル長方向と略直交方向でかつ中心点CN側に曲がり、コンタクト領域C1−5に達している。フィン領域AA5−4は、図23に示すように、コンタクト領域C1−5において、チャネル長方向と略直交方向でかつ中心点CN側に曲がっている。また、フィン領域AA6−1,AA6−2,AA6−3,AA6−4は、SRAMセルの中心点CNを基準として、フィン領域AA5−1,AA5−2,AA5−3,AA5−4に対して点対称に形成されているため、その説明は省略する。
【0057】
この第3実施形態は以下のような特徴を持つ。この実施形態の場合、FinFETが形成されるシリコン基板はSOI基板であることが必要である。
【0058】
(8) nFETのドレイン領域とpFETのドレイン領域(つまりインバータの出力ノードに相当する領域)がチャネル長方向と略直交方向に曲がったフィン領域を用いて接続されている。すなわち、従来はインバータの出力ノードに相当する領域が、共有コンタクト領域(share contact)と配線領域で接続されていたが、この実施形態では金属配線によるLI(Local Interconnect:局所配線)領域を省略して、フィン領域による接続を利用できる。したがって、金属配線層数を減らすことが可能となる。
【0059】
(9) SOI基板上にインバータを形成するため、ウェル耐圧を気にすることなくウェル分離幅を小さくできる。したがって、SRAMセル面積も低減できる。
【0060】
(10) ロードトランジスタのpFETが曲がりを有するフィン領域(bent Fin)から形成されていて、トランスファトランジスタのnFETの曲がりを有するフィン領域と共通コンタクト領域で接続されている。このような構造にすることで、側壁パターン転写プロセスを応用してSRAMのパターンを形成することができる。
【0061】
従って、この実施形態によれば、SRAMセル面積を縮小し、金属配線層数を減らすことができ、十分なスタティックノイズマージンを有する高性能かつばらつきの小さいSRAMを構成することが可能となる。
【0062】
以下、図24〜図32は、この第3実施形態のSRAMセルの製造方法(パターニング)の例を示す平面図である。
【0063】
まず、半導体基板上にダミーパターンとなる絶縁膜を形成し、この絶縁膜上にネガ型のレジスト膜を塗布する。そして、図24に示すような第1のダミーパターンD21を露光する。このような太いパターンだけを先に露光しておく。ここでは、現像はせず、潜像のみとする。次に、図25に示すような、第2のダミーパターンD22を露光する(2重露光)。なお、この実施形態においては、両方のダミーパターンD21とD22は重なり合わない。このため、近接効果補正を考慮しなくて良いため、パターンをシャープに形成することができる。
【0064】
次に、レジスト膜の現像を行い、さらに絶縁膜のパターニングを行って、図26に示すような、第1、第2のダミーパターンD21、D22を形成する。その後、側壁パターンとなる材料を、ダミーパターンD21、D22上、及び半導体基板上に堆積する。続いて、前記材料をエッチバックすることにより、図26に示すように、ダミーパターンD21、D22の側壁部に側壁パターンSPを残す。
【0065】
次に、図27に示すように、ダミーパターンD21、D22を取り除く。その後、図28に示すように、レジスト膜R3でマスクし、側壁パターンSPの不要箇所を除去する。さらに、このレジスト膜R3をマスクにして、側壁パターンSPの不要箇所下に存在するシリコン活性領域を除去する。その後、図28に示したレジスト膜R3を剥離し、側壁パターンSPをマスクにしてフィン領域パターンを加工する。図29に、加工後のフィン領域パターンFPを示す。これらフィン領域パターンFPは、ほぼ全て単一の太さ(幅)の活性領域により形成されている。第1実施形態と異なり、ドライバートランジスタにおける2本のフィン領域AA5−1、AA5−2同士は、チャネル長方向と略直交方向に形成されたフィン領域で接続されている。なお、破線A内が1つのSRAMセル(単位セル)を示す。
【0066】
次に、ゲート絶縁膜を形成し、さらにゲート電極となる膜を形成した後、図30に示すように、ゲート電極GCのパターニングを行う。ゲート電極GCの形成も、側壁パターン転写により行うため、ゲート長は全て単一になる。さらに、全面を図示しない絶縁膜で覆った後、図31に示すように、コンタクト領域のパターニングを行う。ドライバートランジスタの接地電位Vssが供給されるコンタクト領域C1−1だけオフセットして配置することにより、すなわちコンタクト領域C1−1に隣接して配置されている電源電圧Vddが供給されるコンタクト領域C1−4から遠ざかるように、コンタクト領域C1−1をフィン領域AA5−1、AA5−2の中央からずらして配置することにより、コンタクト領域C1−1とコンタクト領域C1−4との間の距離を必要十分に保つことが可能となる。また、ドライバートランジスタにおけるフィン領域AA5−1、AA5−2のチャネル長方向と略直交方向に形成された領域と、トランスファトランジスタにおけるフィン領域AA5−3のチャネル長方向と略直交方向に形成された領域(曲がりを有するフィン領域)とがコンタクト領域C1−2で接続されている。また、ロードトランジスタにおけるフィン領域AA5−4の一部分上にコンタクト領域C1−4が形成されている。さらに、ロードトランジスタのフィン領域AA5−4とトランスファトランジスタにおけるフィン領域AA5−3のチャネル長方向と略直交方向に形成された領域とが、コンタクト領域C1−5で接続されている。
【0067】
次に、半導体基板上に層間絶縁膜を形成した後、図32に示すように、第1配線M1、第2配線M2を含む金属配線を形成する。第1、第2実施形態と異なり、ロードトランジスタのフィン領域AA5−4とドライバートランジスタのフィン領域AA5−1、AA5−2とが、チャネル長方向と略直交方向に形成されたトランスファトランジスタのフィン領域AA5−3を介して電気的に接続されているため、これらを接続するための金属配線が不要となり、第1配線M1と第2配線M2の2層の配線で形成できる。
【0068】
なお、第1実施形態と同様に、ここではネガ型のレジスト膜を使用してダミーパターンを形成したが、ポジ型のレジスト膜を使用してダミーパターンを形成してもよい。例えば、ポジ型のレジスト膜を塗布した後、図24に示したダミーパターンD21を露光し現像する。その後、再度、ポジ型のレジスト膜を塗布し、図25に示したダミーパターンD22を露光し現像する。このようにして、ダミーパターンD21、D22を加工するためのレジスト膜を形成してもよい。また、例えば、ポジ型のレジスト膜を塗布した後、図24及び図25に示したダミーパターンD21、D22を一括して露光し現像する。これにより、ダミーパターンD21、D22を加工するためのレジスト膜を形成してもよい。
【0069】
この第3実施形態では、基板にSOI基板を用いる必要があるが、ウェル分離幅を縮小できるため、セル面積を小さくできると共に、金属配線層を簡略化できるという利点がある。
【0070】
以上により製造されたSRAMセルを含む半導体装置によれば、フィン幅の寸法管理が容易になり、SRAMセル内の各トランジスタ間のしきい値電圧差を制御して、電流を適正な値に設定することが可能になる。これにより、十分なスタティックノイズマージンを得ることができる、FinFETを用いたSRAMセルを有する半導体装置を形成できる。
【0071】
次に、トランスファトランジスタとドライバートランジスタを一直線上でなく、オフセットして、すなわち一直線上からずらして配置することのメリットを記す。図33〜図36に、ドライバートランジスタを構成する2本のフィン領域のうち、1本をトランスファトランジスタのフィン領域と同じ線上に配置した場合のレイアウト形成工程を示す。
【0072】
例えば、図33に示すように、ダミーパターンの側壁部に側壁パターンSPを形成する。続いて、図34に示すように、側壁パターンSP上に側壁パターンSPに対するトリミングマスクを形成する場合、ダミーパターン間距離が小さくなるので、側壁パターンSPに対するトリミングマスクのリソグラフィが厳しくなる。ここでは、レジスト膜を全面に塗布してトリミング部を開口することになるので、より小さい寸法に対してリソグラフィが難しくなる。図35に、側壁パターンSPに対するトリミングマスクのリソグラフィが成功し、トリミングを実行した場合のフィン領域パターンFPを示す。なお、図18を参照すると、フィン領域をトランスファトランジスタとドライバートランジスタとでオフセット配置することで、十分なレジスト開口幅を確保できることがわかる。
【0073】
また、図36に示したように、ワード線のゲート電極に対するコンタクト領域C1−6と、ドライバートランジスタとトランスファトランジスタを接続しているコンタクト領域C1−2とが接近すると、デザインルール違反が生じる。これは、図21と比較するとよくわかる。
【0074】
一方で、図21では接地電位Vssをドライバートランジスタに供給するコンタクト領域C1−1と、ロードトランジスタに電源電位Vddを供給するコンタクト領域C1−4との距離が図36と比較して接近するものの、前述したようにコンタクト領域C1−1をオフセット配置(フィン領域AA3−1、AA3−2の中央からずらして配置)することにより、これらのコンタクト領域C1−1、C1−4間でもセル面積の増大を伴うことなくデザインルールを満たすことが可能である。
【0075】
なお以上は、図35に示すように、ドライバートランジスタの一方のフィン領域AA7−1がトランスファトランジスタのフィン領域AA7−3と同一線上にあり、ドライバートランジスタの他方のフィン領域AA7−2が外側(ロードトランジスタと逆側)に配置された場合を説明した。これに対し、ドライバートランジスタの他方のフィン領域AA7−2をロードトランジスタ側に配置すると、コンタクト領域C1−1をオフセット配置したとしても、コンタクト領域間のデザインルール違反が生じるか、逆に最小デザインルールを厳守すると、セル面積の増大を引き起こす結果となる。
【0076】
以上説明したように本発明の実施形態によれば、十分なスタティックノイズマージンを得ることができる、ダブルゲート型FinFETを用いたSRAMセルを有する半導体装置及びその製造方法を提供することが可能である。また、FinFETを用いたSRAMセルにおいて、フィン領域の寸法管理の容易な側壁パターン転写によるリソグラフィを適用するための方法、及び寄生抵抗を低減するレイアウト形成方法を提供することができる。
【0077】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【0078】
【図1】(a)は典型的なダブルゲート型MOSFETの構造を示す図であり、(b)はダブルゲート型MOSFETの静電ポテンシャルを示す図である。
【図2】FinFETの構造を示す斜視図である。
【図3】6個のトランジスタから構成された6トランジスタによるSRAMセルの回路図である。
【図4】本発明の第1実施形態におけるSRAMセルのレイアウトを示す図である。
【図5】前記SRAMセル内の曲がりを有するフィン領域の概念図である。
【図6】第1実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図7】第1実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図8】第1実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図9】第1実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図10】第1実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図11】第1実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図12】第1実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図13】第1実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図14】本発明の第2実施形態におけるSRAMセルのレイアウトを示す図である。
【図15】第2実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図16】第2実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図17】第2実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図18】第2実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図19】第2実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図20】第2実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図21】第2実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図22】第2実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図23】本発明の第3実施形態におけるSRAMセルのレイアウトを示す図である。
【図24】第3実施形態におけるSRAMセルの製造方法を示す第1工程の平面図である。
【図25】第3実施形態におけるSRAMセルの製造方法を示す第2工程の平面図である。
【図26】第3実施形態におけるSRAMセルの製造方法を示す第3工程の平面図である。
【図27】第3実施形態におけるSRAMセルの製造方法を示す第4工程の平面図である。
【図28】第3実施形態におけるSRAMセルの製造方法を示す第5工程の平面図である。
【図29】第3実施形態におけるSRAMセルの製造方法を示す第6工程の平面図である。
【図30】第3実施形態におけるSRAMセルの製造方法を示す第7工程の平面図である。
【図31】第3実施形態におけるSRAMセルの製造方法を示す第8工程の平面図である。
【図32】第3実施形態におけるSRAMセルの製造方法を示す第9工程の平面図である。
【図33】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第1工程の平面図である。
【図34】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第2工程の平面図である。
【図35】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第3工程の平面図である。
【図36】ドライバートランジスタを構成する2本のフィン領域のうち、1本のフィン領域をトランスファトランジスタのフィン領域と同じ線上に配置した場合の第4工程の平面図である。
【符号の説明】
【0079】
1…トップゲート電極、2…バックゲート電極、11,12,13,14…nチャネルMOS電界効果トランジスタ(nFET)、15,16…pチャネルMOS電界効果トランジスタ(pFET)、111…半導体基板、111A…突起状領域(フィン領域)、112…絶縁膜、113…ソース、114…ドレイン、115…ゲート絶縁膜、116…ゲート電極、A…SRAMセル、AA1−1,AA1−2,AA1−3,AA1−4,AA2−1,AA2−2,AA2−3,AA2−4,AA3−1,AA3−2,AA3−3,AA3−4,AA4−1,AA4−2,AA4−3,AA4−4,AA5−1,AA5−2,AA5−3,AA5−4,AA6−1,AA6−2,AA6−3,AA6−4,AA7−1,AA7−2,AA7−3…フィン領域、C1−1,C1−2,C1−3,C1−4,C1−5,C1−6,C2−1,C2−2,C2−3,C2−4,C2−5,C2−6…コンタクト領域、CN…中心点、DR1−1,DR1−2,DR2−1,DR2−2…ドライバートランジスタ、GC1−1,GC1−2,GC2−1,GC2−2…ゲート電極、LO1,LO2…ロードトランジスタ、TR1,TR2…トランスファトランジスタ、D1,D2,D3,D11,D12,D13,D21,D22…ダミーパターン、SP…側壁パターン、R1,R2,R3…レジスト膜、FP…フィン領域パターン、M1…第1配線、M2…第2配線、M3…第3配線。
【特許請求の範囲】
【請求項1】
半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、
前記フィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、
前記フィン領域上に形成されたコンタクト材とを具備し、
前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする半導体装置。
【請求項2】
前記コンタクト材は、前記フィン領域と他のフィン領域とを接続することを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板上に形成されたロードトランジスタと、
前記半導体基板上に形成されたトランスファトランジスタと、
前記半導体基板上に形成されたドライバートランジスタとを具備し、
前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第1、第2のフィン領域と、
前記第1、第2のフィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第1、第2のフィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記第1のフィン領域の側面に形成される第1のチャネル領域を挟むように、前記第1のフィン領域内に形成された第1のソース領域及び第1のドレイン領域と、
前記ゲート電極下の前記第2のフィン領域の側面に形成される第2のチャネル領域を挟むように、前記第2のフィン領域内に形成された第2のソース領域及び第2のドレイン領域と、
前記第1、第2のフィン領域上に形成された第1のコンタクト材とを有し、
前記第1のコンタクト材が接続された前記第1、第2のフィン領域上のコンタクト領域は、前記第1、第2のチャネル領域のチャネル長方向に延伸して配置された前記第1、第2のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第1、第2のフィン領域とに跨っていることを特徴とする半導体装置。
【請求項4】
前記トランスファトランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第3のフィン領域を有し、
前記第3のフィン領域で前記チャネル長方向に延伸した領域と、前記第1、第2のフィン領域で前記チャネル長方向に延伸した領域とが、一直線上に配置されていないことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記ドライバートランジスタは、前記チャネル長方向に延伸して配置された前記第1、第2のフィン領域上でこれら2つのフィン領域の中央からずれて形成された第2のコンタクト材を有することを特徴とする請求項3または4に記載の半導体装置。
【請求項1】
半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域と、
前記フィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記フィン領域の側面に形成されるチャネル領域を挟むように、前記フィン領域内に形成されたソース領域及びドレイン領域と、
前記フィン領域上に形成されたコンタクト材とを具備し、
前記コンタクト材が接続された前記フィン領域上のコンタクト領域は、前記チャネル領域のチャネル長方向に延伸して配置された前記フィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記フィン領域とに跨っていることを特徴とする半導体装置。
【請求項2】
前記コンタクト材は、前記フィン領域と他のフィン領域とを接続することを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板上に形成されたロードトランジスタと、
前記半導体基板上に形成されたトランスファトランジスタと、
前記半導体基板上に形成されたドライバートランジスタとを具備し、
前記ドライバートランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第1、第2のフィン領域と、
前記第1、第2のフィン領域の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第1、第2のフィン領域と交差するように配置されたゲート電極と、
前記ゲート電極下の前記第1のフィン領域の側面に形成される第1のチャネル領域を挟むように、前記第1のフィン領域内に形成された第1のソース領域及び第1のドレイン領域と、
前記ゲート電極下の前記第2のフィン領域の側面に形成される第2のチャネル領域を挟むように、前記第2のフィン領域内に形成された第2のソース領域及び第2のドレイン領域と、
前記第1、第2のフィン領域上に形成された第1のコンタクト材とを有し、
前記第1のコンタクト材が接続された前記第1、第2のフィン領域上のコンタクト領域は、前記第1、第2のチャネル領域のチャネル長方向に延伸して配置された前記第1、第2のフィン領域と、前記チャネル長方向と異なる方向に曲がって配置された前記第1、第2のフィン領域とに跨っていることを特徴とする半導体装置。
【請求項4】
前記トランスファトランジスタは、前記半導体基板上に直線状に形成された突起状の半導体層からなる第3のフィン領域を有し、
前記第3のフィン領域で前記チャネル長方向に延伸した領域と、前記第1、第2のフィン領域で前記チャネル長方向に延伸した領域とが、一直線上に配置されていないことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記ドライバートランジスタは、前記チャネル長方向に延伸して配置された前記第1、第2のフィン領域上でこれら2つのフィン領域の中央からずれて形成された第2のコンタクト材を有することを特徴とする請求項3または4に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【公開番号】特開2008−311503(P2008−311503A)
【公開日】平成20年12月25日(2008.12.25)
【国際特許分類】
【出願番号】特願2007−158905(P2007−158905)
【出願日】平成19年6月15日(2007.6.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年12月25日(2008.12.25)
【国際特許分類】
【出願日】平成19年6月15日(2007.6.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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