【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】メモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの微細パターン形成で、ゲート電極ＭＧ−ＳＧ間の配置間隔を狭くできるようにする。
【解決手段】シリコン基板１に、ゲート絶縁膜４を形成し、ゲート電極用の膜を積層する。シリコン窒化膜８を積層し、その上にシリコン酸化膜からなる芯材パターン９を形成する。ゲート電極ＳＧ−ＳＧ間は広い間隔に配置させる。非晶質シリコン膜１０を形成し、ＲＩＥ法でスペーサ１０ａを形成した後、芯材パターン９を除去する。ネガ型レジスト膜１１を塗布し、スペーサ１０ａの上部が露出する膜厚に加工する。所定波長の光で露光し、スペーサ１０ａの配置間隔が広いゲート電極ＳＧ部分にネガ型レジスト膜１１を残す。ＲＩＥ加工でゲート電極ＭＧを形成し、こののちフォトリソグラフィ処理でゲート電極ＳＧを形成する。 （もっと読む）

【課題】第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得る。
【解決手段】半導体不揮発性メモリ１０は、第１ゲート電極２２と一対の第１不純物拡散領域２４と一対の第１サイドウォール部２６とを有し構成された第１ＭＯＳ型電界効果トランジスタ１８と、第２ゲート電極４２と一対の第２不純物拡散領域４４と一対の第２サイドウォール部４６とを有し構成された第２ＭＯＳ型電界効果トランジスタ２０とを備える。第２サイドウォール部４６の第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａの上表面１２Ａの上表面１２Ａ上においてシリコン酸化膜６２の分だけ第１サイドウォール部２６のシリコン熱酸化膜３４よりも厚肉とされ、該シリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆う部分を有しない。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】チップサイズの更なる縮小化に寄与する不揮発性メモリ装置を提供すること。
【解決手段】本発明に係る不揮発性メモリ装置は、半導体基板と；前記半導体基板上に形成された柱状のゲート電極と；前記半導体基板の表面付近に形成されたソース／ドレイン拡散層と；前記ゲート電極の側面に形成された電荷蓄積用の窒化膜と；前記半導体基板に形成された素子分離領域とを備える。そして、前記素子分離領域の平面形状を略菱形とすることを特徴としている。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、駆動力の低下を抑えて、信頼度を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１をｐ型の導電性を示す導電膜からなる選択ゲート電極ＣＧを有する選択用ｐＭＩＳ（Ｑｐｃ）とｐ型の導電性を示す導電膜からなるメモリゲート電極ＭＧを有するメモリ用ｐＭＩＳ（Ｑｐｍ）とから構成し、書込み時には半導体基板１側からホットエレクトロンを電荷蓄積層ＣＳＬへ注入し、消去時にはメモリゲート電極ＭＧからホットホールを電荷蓄積層ＣＳＬへ注入する。 （もっと読む）

【課題】高信頼性かつ小型の不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】不揮発性半導体記憶装置１は、半導体基板２と、半導体基板２上に配された電荷蓄積膜５と、電荷蓄積膜５上に配された第１ゲート電極６と、半導体基板２上に配されたゲート絶縁膜７と、ゲート絶縁膜７上に配された第２ゲート電極８と、第１ゲート電極６と第２ゲート電極８間に配されたゲート間絶縁膜１０，１１と、を備える。第１ゲート電極６の長さＬ１は、第２ゲート電極８の長さＬ２より短い。第１ゲート電極６の上面は、曲面状又は半導体基板２に対して斜めになっていない。 （もっと読む）

【課題】付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路２０と、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。 （もっと読む）

【課題】信頼性の高い不揮発性メモリと周辺回路を含む半導体装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、周辺回路領域では、フローティングゲート電極層ｐ１ｓは除去し、コントロール電極層ｐ２はパターニングしない状態で、不揮発性メモリの積層ゲート電極を形成し、サイドウォ−ルＳＷ１を形成し、周辺回路領域では、コントロール電極層ＰＧの側壁上に第１冗長絶縁性サイドウォ−ルＳＮＰを形成し、コントロールゲート電極層ＰＧをパターニングして単層ゲート電極ＰＧを形成すると共に、第１冗長絶縁性サイドウォ−ルＳＮＰに隣接する部分を残す。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。
【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。 （もっと読む）

【課題】高速化と高集積化を両立し、かつ、高品質な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板の表面に平行に設けた複数の溝と交差する方向に設けた選択ゲート電極とメモリゲート電極のうち、一方を先に形成し、他方を先に形成したゲート電極の側壁に形成し、上記選択ゲート電極とメモリゲート電極を挟んで溝の間の突出部分にソースドレイン領域を設けたＦＩＮＦＥＴ構造のスプリットゲート型不揮発性半導体記憶装置において、選択ゲート電極表面とメモリゲート電極表面との高さの差（Ｈ２とＨ３との差）を溝の底面に設けた絶縁層表面とソースドレイン領域表面の高さの差Ｈ１以上設ける。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリー素子の消去を行う場合として、バンド間トンネリングホットホールによる消去方法を用いることが好適である。この場合、消去できる領域がドレイン領域近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題があり、特に製造工程で帯電したソース領域近傍の電荷を消去することが困難になるという課題がある。
【解決手段】ソース領域２０３Ｓに５Ｖ程度の電圧をかけ、ドレイン領域２０３Ｄ、ゲート電極２０６を接地する動作と、ドレイン領域２０３Ｄに５Ｖ程度の電圧をかけ、ソース領域２０３Ｓ、ゲート電極２０６を接地する動作とを行う。ソース領域２０３Ｓ近傍に位置するゲート絶縁層２０４の電荷も消去することが可能となり、製造工程で帯電したソース領域近傍の電荷を消去することが可能となる。 （もっと読む）

【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。
【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。 （もっと読む）

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。 （もっと読む）

【課題】システム起動時の待ち時間を短縮することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０及び情報記憶回路２０と、主記憶回路１０及び情報記憶回路２０の複数のビット線のうちの対応ビット線の電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０と、情報記憶回路２０から情報を読み出すための読み出し回路４０と、主記憶回路１０にデータを書き込み又は読み出すための入出力回路８０とを含み、第１のモードでは選択トランジスターがオフ状態となり、情報記憶回路２０からの情報が読み出し回路４０により読み出され、主記憶回路１０のデータの書き込み又は読み出しが入出力回路８０を介して行われる。 （もっと読む）