半導体装置の製造方法
【課題】メモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの微細パターン形成で、ゲート電極ＭＧ−ＳＧ間の配置間隔を狭くできるようにする。
【解決手段】シリコン基板１に、ゲート絶縁膜４を形成し、ゲート電極用の膜を積層する。シリコン窒化膜８を積層し、その上にシリコン酸化膜からなる芯材パターン９を形成する。ゲート電極ＳＧ−ＳＧ間は広い間隔に配置させる。非晶質シリコン膜１０を形成し、ＲＩＥ法でスペーサ１０ａを形成した後、芯材パターン９を除去する。ネガ型レジスト膜１１を塗布し、スペーサ１０ａの上部が露出する膜厚に加工する。所定波長の光で露光し、スペーサ１０ａの配置間隔が広いゲート電極ＳＧ部分にネガ型レジスト膜１１を残す。ＲＩＥ加工でゲート電極ＭＧを形成し、こののちフォトリソグラフィ処理でゲート電極ＳＧを形成する。
【解決手段】シリコン基板１に、ゲート絶縁膜４を形成し、ゲート電極用の膜を積層する。シリコン窒化膜８を積層し、その上にシリコン酸化膜からなる芯材パターン９を形成する。ゲート電極ＳＧ−ＳＧ間は広い間隔に配置させる。非晶質シリコン膜１０を形成し、ＲＩＥ法でスペーサ１０ａを形成した後、芯材パターン９を除去する。ネガ型レジスト膜１１を塗布し、スペーサ１０ａの上部が露出する膜厚に加工する。所定波長の光で露光し、スペーサ１０ａの配置間隔が広いゲート電極ＳＧ部分にネガ型レジスト膜１１を残す。ＲＩＥ加工でゲート電極ＭＧを形成し、こののちフォトリソグラフィ処理でゲート電極ＳＧを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極形成用の膜の微細加工を行なう半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体の加工技術のうちで、フォトリソグラフィ技術においては、従来はパターニングしたレジスト膜をそのままマスク材へ置換させてゲート電極の加工や配線の加工を行なっていた。ゲート電極の加工では、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間のスペースの取り方が問題となるケースが発生しつつある。
【０００３】
例えば特許文献１には側壁転写加工技術を用いた技術が示されている。この特許文献１のものでは、ワード線となるメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極とを作り分けする必要がある。これは、メモリセルトランジスタと選択ゲートトランジスタとでゲート電極の加工幅が異なるからである。このため、境界領域に広いスペースが必要となる。しかし、不純物注入技術によりメモリセルトランジスタの閾値電圧Ｖthの調整を行う際に、ワード線間に比べて広い境界領域に不純物が多く注入されるため、セル電流Ｉcellを劣化させる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３０５９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ゲート電極を微細なパターンに形成する場合に、異なる幅のゲート電極を別々に加工するために必要となっていた余分なスペースを不要にできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、半導体基板の上面にゲート電極用の膜を形成する工程と、前記ゲート電極用の膜の上面に加工用の第１の膜および第２の膜を順次形成する工程と、前記第２の膜を加工し、複数本の第１の幅のラインパターンを第２の幅のスペースで配置すると共に所定本数毎に前記第２の幅よりも広い第３の幅のスペースで配置したラインアンドスペースパターンを形成する工程と、前記第１の幅のラインパターンの上面および側面に沿うと共に前記第２及び第３の幅のスペース部分に露出している前記第１の膜の上面に沿うように所定膜厚の第３の膜を形成する工程と、前記第３の膜を選択的にスペーサ加工して前記ラインパターンの側壁面に第４の幅のスペーサを形成する工程と、前記第１の幅のラインパターンを構成する第２の膜を選択的に除去し前記スペーサの配置間隔を前記第１の幅にすると共に所定本数の前記スペーサ毎に前記第３の幅を存した配置状態となるように形成する工程と、前記第１の膜の上面に前記スペーサを所定高さまで覆うようにネガ型のレジスト膜を形成する工程と、前記ネガ型レジスト膜に対して前記複数本のスペーサが前記第１の幅で配置された領域では当該スペーサ間に侵入不能となる波長以上の光で露光することで前記第３の幅のスペース部分を露光し、露光された部分の前記ネガ型レジスト膜を残存させ露光されない部分の前記ネガ型レジスト膜を除去する工程と、前記第３の幅のスペースに残存する前記ネガ型レジスト膜および前記スペーサをマスクとして前記第１の膜を加工してマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記ゲート電極用の膜を加工し第１の幅のゲート電極を形成すると共に前記第３の幅のスペース部分に前記ゲート電極用の膜を残存させる工程と、前記第３の幅のスペース部分に残った前記ゲート電極用の膜を分割して第５の幅のゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、ゲート電極を微細なパターンに形成する場合に、異なる幅のゲート電極を別々に加工するために必要となっていた余分なスペースを不要にできる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線Ａ−Ａで示した部分に相当する模式的断面図
【図４】製造工程の一段階における図３相当図（その１）
【図５】製造工程の一段階における図３相当図（その２）
【図６】製造工程の一段階における図３相当図（その３）
【図７】製造工程の一段階における図３相当図（その４）
【図８】製造工程の一段階における図３相当図（その５）
【図９】製造工程の一段階における図３相当図（その６）
【図１０】製造工程の一段階における図３相当図（その７）
【図１１】製造工程の一段階における図３相当図（その８）
【図１２】製造工程の一段階における図３相当図（その９）
【図１３】製造工程の一段階における図３相当図（その１０）
【図１４】製造工程の一段階における図３相当図（その１１）
【発明を実施するための形態】
【０００９】
以下、フローティングゲート電極を備える構成のＮＡＮＤ型フラッシュメモリ装置に適用した本発明の一実施形態について図１ないし図１４を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニット（メモリユニット）Ｓｕがマトリクス状に配置された状態で構成されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成である。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成されている。複数本の素子分離絶縁膜２は、図２中Ｘ方向に所定間隔を存した状態で配置され、これによってシリコン基板１の表層部が複数本の活性領域（素子形成領域）３に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って複数本のワード線ＷＬが形成されている。複数本のワード線ＷＬは、図２中Ｙ方向に所定間隔を存した状態で配置されている。
【００１３】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが形成されている。
【００１４】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３に沿って（図２中Ｙ方向）切断して示すメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧ部分の断面図である。図３に示すように、シリコン基板１上に複数のゲート電極ＭＧが所定間隔を存して配置され、中央に一対のゲート電極ＳＧが広い間隔で配置されている。
【００１５】
ここで、ゲート電極ＭＧのパターンは幅Ｈｍ、ゲート電極ＳＧのパターンは幅Ｈｓであり、ゲート電極ＭＧ−ＭＧ間のスペースは幅Ｋｍ、ゲート電極ＭＧ−ＳＧ間のスペースは幅Ｋｍである。また、ゲート電極ＳＧ−ＳＧ間のスペースは幅Ｋｓである。ゲート電極ＳＧの幅Ｈｓはゲート電極ＭＧの幅Ｈｍよりも広く、ゲート電極ＳＧ−ＳＧ間の幅Ｋｓはゲート電極ＭＧ−ＭＧ間の幅Ｋｍよりも広く設定されている。
【００１６】
シリコン基板１は、活性領域３の上面に第１のゲート絶縁膜４が形成されている。ゲート電極ＭＧおよびＳＧは、第１のゲート絶縁膜４上に形成され、それぞれ浮遊ゲート電極用の電極膜である多結晶シリコン膜５、第２のゲート絶縁膜であるＯＮＯ膜などからなる電極間絶縁膜６、制御ゲート電極用の電極膜である多結晶シリコン膜７が積層された構成である。多結晶シリコン膜７は、上層側にあらかじめタングステンシリサイド膜やコバルトシリサイド膜、あるいはニッケルシリサイド膜などを積層した構成としても良いし、多結晶シリコン膜７をシリサイド化する加工をすることでシリサイド膜を形成する構成としても良い。多結晶シリコン膜７の上面には加工用の第１の膜としてのシリコン窒化膜８が形成されている。
【００１７】
上記構成において、ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には、不純物拡散領域１ａと同じく不純物拡散領域１ｂがそれぞれ形成されている。なお、図示はしていないが不純物拡散領域１ｂの中央部には高濃度で深い不純物拡散領域が形成され、ＬＤＤ（lightly doped drain）構造が採用される。
【００１８】
上記構成のゲート電極ＭＧおよびＳＧの形成に際しては、以下に説明する側壁転写技術を用いており、これによってゲート電極ＭＧの幅Ｈｍやスペースの幅Ｋｍは通常のフォトリソグラフィ技術では形成できないような微細な寸法で形成されている。また、本実施形態の製造工程を採用しているので、ゲート電極ＭＧ−ＳＧ間の部分のスペースの幅Ｋｍがゲート電極ＭＧ−ＭＧ間のスペースの幅Ｋｍと同じ寸法に形成されている。
【００１９】
これによって、ゲート電極ＭＧとＳＧとの境界領域に広いスペースを発生させない構成となるので、不純物注入技術によりメモリセルトランジスタの閾値電圧Ｖthの調整を行う際にワード線ＷＬ間と同等の不純物注入を行うことができ、セル電流Ｉcellが劣化するのを抑制できる。
【００２０】
次に、上記構成を製造する場合の製造工程について図４〜図１４も参照して説明する。
図４にはこの製造工程で加工する対象となる膜の構成を示している。シリコン基板１の活性領域３上に第１のゲート絶縁膜４が形成されている。第１のゲート絶縁膜４の上にゲート電極用の膜が積層形成されている。ゲート電極用の膜は、下層から多結晶シリコン膜５、第２のゲート絶縁膜６、多結晶シリコン膜７が積層されたものである。また、多結晶シリコン膜７の上面に第１の膜としてのシリコン窒化膜８が形成されている。この場合、ゲート電極ＳＧに対応して、第２のゲート絶縁膜６にはあらかじめ開口部６ａが形成されている。
【００２１】
シリコン窒化膜８の上面には、第２の膜を積層して加工した芯材パターン９が形成されている。芯材パターン９となる第２の膜は、ＴＥＯＳ酸化膜などのシリコン酸化膜からなる。芯材パターン９は、第１の幅Ｗ１のラインパターンで形成されると共に、隣接する芯材パターン９と第２の幅Ｗ２のスペースを存した位置に形成されている。また、ゲート電極ＳＧの部分に対応したところでは隣接する芯材パターン９間が第３の幅Ｗ３のスペースで配置されている。
【００２２】
これらの芯材パターン９は、次のように形成される。まず、シリコン窒化膜８上に芯材パターン９用のシリコン酸化膜（第２の膜）を形成する。フォトリソグラフィ処理により、等幅で等間隔のラインアンドスペースパターンにレジスト膜を形成し、これをマスクとしてＲＩＥ（reactive ion etching）法により加工する。こののち、形成されたラインパターンをスリミング（slimming）技術を用いて加工する。図４に示したように、第１の幅Ｗ１を有するラインパターンである芯材パターン９は、第２の幅Ｗ２のスペースで形成すると共に、所定本数毎に第３の幅Ｗ３のスペースで形成されている。
【００２３】
次に、図５に示すように、芯材パターン９の側壁および上面ならびにシリコン窒化膜８の上面に沿って、芯材パターン９の側壁および上面を覆うと共にシリコン窒化膜８の上面を覆うように側壁材として所定膜厚Ｗ４の非晶質シリコン膜１０を形成する。このとき、膜厚Ｗ４と第１の幅Ｗ１および第２の幅Ｗ２との関係は、第２の幅Ｗ２であるスペースが、両側の芯材パターン９の側壁に形成された非晶質シリコン膜１０により狭められ、この状態でのスペースＷｓの寸法が第１の幅Ｗ１とほぼ同じになるように設定されている（Ｗｓ＝Ｗ２−Ｗ４×２＝Ｗ１）。
【００２４】
次に、図６に示すように、上記のように成膜した非晶質シリコン膜１０をＲＩＥ法によりスペーサ加工し、スペーサ１０ａを形成する。この場合、ＲＩＥ法によるエッチングで、芯材パターン９の上面およびシリコン窒化膜８の上面に形成された非晶質シリコン膜１０は除去され、芯材パターン９の側壁に形成された非晶質シリコン膜１０はエッチングされずに残存し、この結果スペーサ１０ａが形成される。
【００２５】
続いて、図７に示すように、芯材パターン９を構成しているシリコン酸化膜のみを選択的に剥離する。ここでは、芯材パターン９の側壁に形成されているスペーサ１０ａは、非晶質シリコン膜であり、その下地はシリコン窒化膜８であるから、シリコン酸化膜が選択的にエッチングされる条件で処理をすることでスペーサ１０ａがシリコン窒化膜８上に残った状態に形成する。これにより、幅寸法が第４の幅Ｗ４のスペーサ１０ａが、第１の幅Ｗ１、Ｗｓ（＝Ｗ１）のスペースで並んだ状態に形成される。また、所定本数のスペーサ１０ａ毎に第３の幅Ｗ３のスペースを存した状態に形成される。
【００２６】
次に、図８に示すように、上記構成の上面すなわちシリコン窒化膜８およびスペーサ１０ａを覆うように、全面にネガ型レジスト膜１１を塗布形成する。この場合、ネガ型レジスト膜１１は、例えば、Ｋ６０１Ｇ（ＪＳＲ株式会社製）を用い、塗布時の膜厚は１μｍ程度である。
【００２７】
続いて、図９に示すように、ＲＩＥ法によりネガ型レジスト膜１１を所定量だけ剥離する（図中矢印でＲＩＥの処理を示している）。剥離後のネガ型レジスト膜１１の上面の高さは、スペーサ１０ａの先端部が露出する程度である。また、このスペーサ１０ａの先端部の露出の度合いは、次の露光での条件が適合する程度の高さとなるように設定される。
【００２８】
次に、図１０に示すように、ネガ型レジスト膜１１に露光用の光を照射する。この場合、露光用の光の波長は、通常のポジ型レジストを露光する場合の波長に比べて長い波長で、例えばＫｒＦ（エキシマレーザ）による２４８ｎｍの波長の光を用いる。この波長の光を露光用の光として用いることで、スペーサ１０ａが狭いスペースＷ１で並んだメモリセルトランジスタの領域においては、ネガ型レジスト膜１１の上面に突出しているスペーサ１０ａにより光がスペースの領域に進行することができず感光しない。
【００２９】
したがって、この露光により、ネガ型レジスト膜１１は、スペーサ１０ａのスペースが広い第３の幅Ｗ３となっている選択ゲートトランジスタのスペースのみが感光する。つまり、ネガ型レジスト膜１１が、塗布されている部分によって感光する場合と感光しない場合の状態が発生する露光条件が採用されている。この結果、図１１に示すように、ネガ型レジスト１１は、感光した部分すなわちスペーサ１０ａの配置間隔が広い（第３の幅Ｗ３）スペースの部分１１ｂが現像で剥離されずに残り、狭い（第１の幅Ｗ１）スペースの部分１１ａが剥離される。
【００３０】
次に、図１２に示すように、スペーサ１０ａおよびネガ型レジスト膜１１ｂをマスクとして用いてＲＩＥ法によりシリコン窒化膜８の加工を行なう。これにより、メモリセルトランジスタのゲート電極ＭＧを形成するためのマスクパターン８ａが形成される。このマスクパターン８ａは、幅寸法が第４の幅Ｗ４（＝Ｈｍ）で形成され、スペースが第１の幅Ｗ１（＝Ｋｍ）を存した状態で形成されている。また、選択ゲートトランジスタのゲート電極ＳＧを形成する部分は第３の幅Ｗ３を有する状態にマスクパターン８ｂが形成される。このとき、非晶質シリコン膜によるスペーサ１０ａは、ＲＩＥによる加工に伴いエッチングされて図示のように上部の部分がエッチングにより消失したスペーサの痕跡１０ｂとなっている。
【００３１】
この後、図１３に示すように、マスクパターン８ａ、８ｂをマスクとして用いてＲＩＥ法によるエッチングを行い、多結晶シリコン膜７、第２のゲート絶縁膜６および多結晶シリコン膜５を加工する。これにより、マスクパターン８ａの部分でゲート電極ＭＧが形成され、マスクパターン８ｂの部分でパターン幅が第３の幅Ｗ３の幅広な積層構造が形成される。このとき、マスクパターン８ａ、８ｂは、自身もエッチングされて薄い膜厚のマスクパターン８ｃ、８ｄとなって残留する。
【００３２】
次に、図１４に示すように、通常のフォトリソグラフィ技術により、ポジ型レジスト膜１２を全面に塗布し、第３の幅Ｗ３で残されていたゲート電極用の多結晶シリコン膜５、第２のゲート絶縁膜６および多結晶シリコン膜６が積層されている部分の中央に第５の幅Ｗ５のスリット状の開口部１２ａを形成する。
【００３３】
続いて、ポジ型レジスト膜１２をマスクとしてＲＩＥ法によりエッチングを行い、シリコン窒化膜８ｄ、多結晶シリコン膜７、第２のゲート絶縁膜６および多結晶シリコン膜５を加工する。これによって前述した図３に示すように、第６の幅Ｗ６すなわち幅Ｈｓ（＝Ｗ６）の２個のゲート電極ＳＧを、第５の幅Ｗ５すなわち幅Ｋｓ（＝Ｗ５）を存した状態に形成することができる。
【００３４】
上記したような加工工程を経ることで、第３の膜である非晶質シリコン膜１０の膜厚Ｗ４に相当する幅Ｈｍのゲート電極ＭＧを形成することができる。そして、この場合に、ゲート電極ＭＧが所定個数並んだ端部に配置する選択ゲートトランジスタのゲート電極ＳＧを形成するために、ゲート電極ＳＧと隣接するメモリセルトランジスタのゲート電極ＭＧとの配置間隔を幅Ｋｍを設けるだけで良いので省スペース化を図ることができると共に、ソース／ドレイン領域形成のためのイオン注入工程でゲート電極ＭＧ−ＭＧ間とゲート電極ＭＧ−ＳＧ間の調整を同じとすることができる。
【００３５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第１の膜、第２の膜、第３の膜は、ＲＩＥによるエッチング処理で互いに選択的にエッチング可能な膜として機能するものであればよい。例えば、実施形態に示したシリコン酸化膜、シリコン窒化膜、非晶質シリコン膜からそれぞれにいずれかを割り当てて使用することができる。
【００３６】
対象とするゲート電極の構造は、多結晶シリコンによる浮遊ゲート電極を持つもの以外に、電荷トラップ層を有するＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）構造あるいはＳＯＮＯＳ（silicon-oxide-nitride-oxide-semiconductor）構造を有する構成のものにも適用可能である。
【００３７】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、所定ピッチで並ぶラインパターンと部分的に幅寸法と配置間隔が異なるラインパターンを有する構成のものに適用することができる。たとえば、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置にも適用できる。
【符号の説明】
【００３８】
図面中、１はシリコン基板（半導体基板）、２は素子分離絶縁膜、３は活性領域、４は第１のゲート絶縁膜、５、７は多結晶シリコン膜、６は第２のゲート絶縁膜、８はシリコン窒化膜（第１の膜）、９はシリコン酸化膜（第２の膜）、１０は非晶質シリコン膜、１０ａはスペーサ、１１はネガ型レジスト膜、１２はポジ型レジスト膜である。
【技術分野】
【０００１】
本発明は、ゲート電極形成用の膜の微細加工を行なう半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体の加工技術のうちで、フォトリソグラフィ技術においては、従来はパターニングしたレジスト膜をそのままマスク材へ置換させてゲート電極の加工や配線の加工を行なっていた。ゲート電極の加工では、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極との間のスペースの取り方が問題となるケースが発生しつつある。
【０００３】
例えば特許文献１には側壁転写加工技術を用いた技術が示されている。この特許文献１のものでは、ワード線となるメモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極とを作り分けする必要がある。これは、メモリセルトランジスタと選択ゲートトランジスタとでゲート電極の加工幅が異なるからである。このため、境界領域に広いスペースが必要となる。しかし、不純物注入技術によりメモリセルトランジスタの閾値電圧Ｖthの調整を行う際に、ワード線間に比べて広い境界領域に不純物が多く注入されるため、セル電流Ｉcellを劣化させる問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３０５９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ゲート電極を微細なパターンに形成する場合に、異なる幅のゲート電極を別々に加工するために必要となっていた余分なスペースを不要にできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置の製造方法は、半導体基板の上面にゲート電極用の膜を形成する工程と、前記ゲート電極用の膜の上面に加工用の第１の膜および第２の膜を順次形成する工程と、前記第２の膜を加工し、複数本の第１の幅のラインパターンを第２の幅のスペースで配置すると共に所定本数毎に前記第２の幅よりも広い第３の幅のスペースで配置したラインアンドスペースパターンを形成する工程と、前記第１の幅のラインパターンの上面および側面に沿うと共に前記第２及び第３の幅のスペース部分に露出している前記第１の膜の上面に沿うように所定膜厚の第３の膜を形成する工程と、前記第３の膜を選択的にスペーサ加工して前記ラインパターンの側壁面に第４の幅のスペーサを形成する工程と、前記第１の幅のラインパターンを構成する第２の膜を選択的に除去し前記スペーサの配置間隔を前記第１の幅にすると共に所定本数の前記スペーサ毎に前記第３の幅を存した配置状態となるように形成する工程と、前記第１の膜の上面に前記スペーサを所定高さまで覆うようにネガ型のレジスト膜を形成する工程と、前記ネガ型レジスト膜に対して前記複数本のスペーサが前記第１の幅で配置された領域では当該スペーサ間に侵入不能となる波長以上の光で露光することで前記第３の幅のスペース部分を露光し、露光された部分の前記ネガ型レジスト膜を残存させ露光されない部分の前記ネガ型レジスト膜を除去する工程と、前記第３の幅のスペースに残存する前記ネガ型レジスト膜および前記スペーサをマスクとして前記第１の膜を加工してマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記ゲート電極用の膜を加工し第１の幅のゲート電極を形成すると共に前記第３の幅のスペース部分に前記ゲート電極用の膜を残存させる工程と、前記第３の幅のスペース部分に残った前記ゲート電極用の膜を分割して第５の幅のゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明の半導体装置の製造方法によれば、ゲート電極を微細なパターンに形成する場合に、異なる幅のゲート電極を別々に加工するために必要となっていた余分なスペースを不要にできる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線Ａ−Ａで示した部分に相当する模式的断面図
【図４】製造工程の一段階における図３相当図（その１）
【図５】製造工程の一段階における図３相当図（その２）
【図６】製造工程の一段階における図３相当図（その３）
【図７】製造工程の一段階における図３相当図（その４）
【図８】製造工程の一段階における図３相当図（その５）
【図９】製造工程の一段階における図３相当図（その６）
【図１０】製造工程の一段階における図３相当図（その７）
【図１１】製造工程の一段階における図３相当図（その８）
【図１２】製造工程の一段階における図３相当図（その９）
【図１３】製造工程の一段階における図３相当図（その１０）
【図１４】製造工程の一段階における図３相当図（その１１）
【発明を実施するための形態】
【０００９】
以下、フローティングゲート電極を備える構成のＮＡＮＤ型フラッシュメモリ装置に適用した本発明の一実施形態について図１ないし図１４を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニット（メモリユニット）Ｓｕがマトリクス状に配置された状態で構成されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成である。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成されている。複数本の素子分離絶縁膜２は、図２中Ｘ方向に所定間隔を存した状態で配置され、これによってシリコン基板１の表層部が複数本の活性領域（素子形成領域）３に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って複数本のワード線ＷＬが形成されている。複数本のワード線ＷＬは、図２中Ｙ方向に所定間隔を存した状態で配置されている。
【００１３】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが形成されている。
【００１４】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３に沿って（図２中Ｙ方向）切断して示すメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧ部分の断面図である。図３に示すように、シリコン基板１上に複数のゲート電極ＭＧが所定間隔を存して配置され、中央に一対のゲート電極ＳＧが広い間隔で配置されている。
【００１５】
ここで、ゲート電極ＭＧのパターンは幅Ｈｍ、ゲート電極ＳＧのパターンは幅Ｈｓであり、ゲート電極ＭＧ−ＭＧ間のスペースは幅Ｋｍ、ゲート電極ＭＧ−ＳＧ間のスペースは幅Ｋｍである。また、ゲート電極ＳＧ−ＳＧ間のスペースは幅Ｋｓである。ゲート電極ＳＧの幅Ｈｓはゲート電極ＭＧの幅Ｈｍよりも広く、ゲート電極ＳＧ−ＳＧ間の幅Ｋｓはゲート電極ＭＧ−ＭＧ間の幅Ｋｍよりも広く設定されている。
【００１６】
シリコン基板１は、活性領域３の上面に第１のゲート絶縁膜４が形成されている。ゲート電極ＭＧおよびＳＧは、第１のゲート絶縁膜４上に形成され、それぞれ浮遊ゲート電極用の電極膜である多結晶シリコン膜５、第２のゲート絶縁膜であるＯＮＯ膜などからなる電極間絶縁膜６、制御ゲート電極用の電極膜である多結晶シリコン膜７が積層された構成である。多結晶シリコン膜７は、上層側にあらかじめタングステンシリサイド膜やコバルトシリサイド膜、あるいはニッケルシリサイド膜などを積層した構成としても良いし、多結晶シリコン膜７をシリサイド化する加工をすることでシリサイド膜を形成する構成としても良い。多結晶シリコン膜７の上面には加工用の第１の膜としてのシリコン窒化膜８が形成されている。
【００１７】
上記構成において、ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には、不純物拡散領域１ａと同じく不純物拡散領域１ｂがそれぞれ形成されている。なお、図示はしていないが不純物拡散領域１ｂの中央部には高濃度で深い不純物拡散領域が形成され、ＬＤＤ（lightly doped drain）構造が採用される。
【００１８】
上記構成のゲート電極ＭＧおよびＳＧの形成に際しては、以下に説明する側壁転写技術を用いており、これによってゲート電極ＭＧの幅Ｈｍやスペースの幅Ｋｍは通常のフォトリソグラフィ技術では形成できないような微細な寸法で形成されている。また、本実施形態の製造工程を採用しているので、ゲート電極ＭＧ−ＳＧ間の部分のスペースの幅Ｋｍがゲート電極ＭＧ−ＭＧ間のスペースの幅Ｋｍと同じ寸法に形成されている。
【００１９】
これによって、ゲート電極ＭＧとＳＧとの境界領域に広いスペースを発生させない構成となるので、不純物注入技術によりメモリセルトランジスタの閾値電圧Ｖthの調整を行う際にワード線ＷＬ間と同等の不純物注入を行うことができ、セル電流Ｉcellが劣化するのを抑制できる。
【００２０】
次に、上記構成を製造する場合の製造工程について図４〜図１４も参照して説明する。
図４にはこの製造工程で加工する対象となる膜の構成を示している。シリコン基板１の活性領域３上に第１のゲート絶縁膜４が形成されている。第１のゲート絶縁膜４の上にゲート電極用の膜が積層形成されている。ゲート電極用の膜は、下層から多結晶シリコン膜５、第２のゲート絶縁膜６、多結晶シリコン膜７が積層されたものである。また、多結晶シリコン膜７の上面に第１の膜としてのシリコン窒化膜８が形成されている。この場合、ゲート電極ＳＧに対応して、第２のゲート絶縁膜６にはあらかじめ開口部６ａが形成されている。
【００２１】
シリコン窒化膜８の上面には、第２の膜を積層して加工した芯材パターン９が形成されている。芯材パターン９となる第２の膜は、ＴＥＯＳ酸化膜などのシリコン酸化膜からなる。芯材パターン９は、第１の幅Ｗ１のラインパターンで形成されると共に、隣接する芯材パターン９と第２の幅Ｗ２のスペースを存した位置に形成されている。また、ゲート電極ＳＧの部分に対応したところでは隣接する芯材パターン９間が第３の幅Ｗ３のスペースで配置されている。
【００２２】
これらの芯材パターン９は、次のように形成される。まず、シリコン窒化膜８上に芯材パターン９用のシリコン酸化膜（第２の膜）を形成する。フォトリソグラフィ処理により、等幅で等間隔のラインアンドスペースパターンにレジスト膜を形成し、これをマスクとしてＲＩＥ（reactive ion etching）法により加工する。こののち、形成されたラインパターンをスリミング（slimming）技術を用いて加工する。図４に示したように、第１の幅Ｗ１を有するラインパターンである芯材パターン９は、第２の幅Ｗ２のスペースで形成すると共に、所定本数毎に第３の幅Ｗ３のスペースで形成されている。
【００２３】
次に、図５に示すように、芯材パターン９の側壁および上面ならびにシリコン窒化膜８の上面に沿って、芯材パターン９の側壁および上面を覆うと共にシリコン窒化膜８の上面を覆うように側壁材として所定膜厚Ｗ４の非晶質シリコン膜１０を形成する。このとき、膜厚Ｗ４と第１の幅Ｗ１および第２の幅Ｗ２との関係は、第２の幅Ｗ２であるスペースが、両側の芯材パターン９の側壁に形成された非晶質シリコン膜１０により狭められ、この状態でのスペースＷｓの寸法が第１の幅Ｗ１とほぼ同じになるように設定されている（Ｗｓ＝Ｗ２−Ｗ４×２＝Ｗ１）。
【００２４】
次に、図６に示すように、上記のように成膜した非晶質シリコン膜１０をＲＩＥ法によりスペーサ加工し、スペーサ１０ａを形成する。この場合、ＲＩＥ法によるエッチングで、芯材パターン９の上面およびシリコン窒化膜８の上面に形成された非晶質シリコン膜１０は除去され、芯材パターン９の側壁に形成された非晶質シリコン膜１０はエッチングされずに残存し、この結果スペーサ１０ａが形成される。
【００２５】
続いて、図７に示すように、芯材パターン９を構成しているシリコン酸化膜のみを選択的に剥離する。ここでは、芯材パターン９の側壁に形成されているスペーサ１０ａは、非晶質シリコン膜であり、その下地はシリコン窒化膜８であるから、シリコン酸化膜が選択的にエッチングされる条件で処理をすることでスペーサ１０ａがシリコン窒化膜８上に残った状態に形成する。これにより、幅寸法が第４の幅Ｗ４のスペーサ１０ａが、第１の幅Ｗ１、Ｗｓ（＝Ｗ１）のスペースで並んだ状態に形成される。また、所定本数のスペーサ１０ａ毎に第３の幅Ｗ３のスペースを存した状態に形成される。
【００２６】
次に、図８に示すように、上記構成の上面すなわちシリコン窒化膜８およびスペーサ１０ａを覆うように、全面にネガ型レジスト膜１１を塗布形成する。この場合、ネガ型レジスト膜１１は、例えば、Ｋ６０１Ｇ（ＪＳＲ株式会社製）を用い、塗布時の膜厚は１μｍ程度である。
【００２７】
続いて、図９に示すように、ＲＩＥ法によりネガ型レジスト膜１１を所定量だけ剥離する（図中矢印でＲＩＥの処理を示している）。剥離後のネガ型レジスト膜１１の上面の高さは、スペーサ１０ａの先端部が露出する程度である。また、このスペーサ１０ａの先端部の露出の度合いは、次の露光での条件が適合する程度の高さとなるように設定される。
【００２８】
次に、図１０に示すように、ネガ型レジスト膜１１に露光用の光を照射する。この場合、露光用の光の波長は、通常のポジ型レジストを露光する場合の波長に比べて長い波長で、例えばＫｒＦ（エキシマレーザ）による２４８ｎｍの波長の光を用いる。この波長の光を露光用の光として用いることで、スペーサ１０ａが狭いスペースＷ１で並んだメモリセルトランジスタの領域においては、ネガ型レジスト膜１１の上面に突出しているスペーサ１０ａにより光がスペースの領域に進行することができず感光しない。
【００２９】
したがって、この露光により、ネガ型レジスト膜１１は、スペーサ１０ａのスペースが広い第３の幅Ｗ３となっている選択ゲートトランジスタのスペースのみが感光する。つまり、ネガ型レジスト膜１１が、塗布されている部分によって感光する場合と感光しない場合の状態が発生する露光条件が採用されている。この結果、図１１に示すように、ネガ型レジスト１１は、感光した部分すなわちスペーサ１０ａの配置間隔が広い（第３の幅Ｗ３）スペースの部分１１ｂが現像で剥離されずに残り、狭い（第１の幅Ｗ１）スペースの部分１１ａが剥離される。
【００３０】
次に、図１２に示すように、スペーサ１０ａおよびネガ型レジスト膜１１ｂをマスクとして用いてＲＩＥ法によりシリコン窒化膜８の加工を行なう。これにより、メモリセルトランジスタのゲート電極ＭＧを形成するためのマスクパターン８ａが形成される。このマスクパターン８ａは、幅寸法が第４の幅Ｗ４（＝Ｈｍ）で形成され、スペースが第１の幅Ｗ１（＝Ｋｍ）を存した状態で形成されている。また、選択ゲートトランジスタのゲート電極ＳＧを形成する部分は第３の幅Ｗ３を有する状態にマスクパターン８ｂが形成される。このとき、非晶質シリコン膜によるスペーサ１０ａは、ＲＩＥによる加工に伴いエッチングされて図示のように上部の部分がエッチングにより消失したスペーサの痕跡１０ｂとなっている。
【００３１】
この後、図１３に示すように、マスクパターン８ａ、８ｂをマスクとして用いてＲＩＥ法によるエッチングを行い、多結晶シリコン膜７、第２のゲート絶縁膜６および多結晶シリコン膜５を加工する。これにより、マスクパターン８ａの部分でゲート電極ＭＧが形成され、マスクパターン８ｂの部分でパターン幅が第３の幅Ｗ３の幅広な積層構造が形成される。このとき、マスクパターン８ａ、８ｂは、自身もエッチングされて薄い膜厚のマスクパターン８ｃ、８ｄとなって残留する。
【００３２】
次に、図１４に示すように、通常のフォトリソグラフィ技術により、ポジ型レジスト膜１２を全面に塗布し、第３の幅Ｗ３で残されていたゲート電極用の多結晶シリコン膜５、第２のゲート絶縁膜６および多結晶シリコン膜６が積層されている部分の中央に第５の幅Ｗ５のスリット状の開口部１２ａを形成する。
【００３３】
続いて、ポジ型レジスト膜１２をマスクとしてＲＩＥ法によりエッチングを行い、シリコン窒化膜８ｄ、多結晶シリコン膜７、第２のゲート絶縁膜６および多結晶シリコン膜５を加工する。これによって前述した図３に示すように、第６の幅Ｗ６すなわち幅Ｈｓ（＝Ｗ６）の２個のゲート電極ＳＧを、第５の幅Ｗ５すなわち幅Ｋｓ（＝Ｗ５）を存した状態に形成することができる。
【００３４】
上記したような加工工程を経ることで、第３の膜である非晶質シリコン膜１０の膜厚Ｗ４に相当する幅Ｈｍのゲート電極ＭＧを形成することができる。そして、この場合に、ゲート電極ＭＧが所定個数並んだ端部に配置する選択ゲートトランジスタのゲート電極ＳＧを形成するために、ゲート電極ＳＧと隣接するメモリセルトランジスタのゲート電極ＭＧとの配置間隔を幅Ｋｍを設けるだけで良いので省スペース化を図ることができると共に、ソース／ドレイン領域形成のためのイオン注入工程でゲート電極ＭＧ−ＭＧ間とゲート電極ＭＧ−ＳＧ間の調整を同じとすることができる。
【００３５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第１の膜、第２の膜、第３の膜は、ＲＩＥによるエッチング処理で互いに選択的にエッチング可能な膜として機能するものであればよい。例えば、実施形態に示したシリコン酸化膜、シリコン窒化膜、非晶質シリコン膜からそれぞれにいずれかを割り当てて使用することができる。
【００３６】
対象とするゲート電極の構造は、多結晶シリコンによる浮遊ゲート電極を持つもの以外に、電荷トラップ層を有するＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）構造あるいはＳＯＮＯＳ（silicon-oxide-nitride-oxide-semiconductor）構造を有する構成のものにも適用可能である。
【００３７】
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、所定ピッチで並ぶラインパターンと部分的に幅寸法と配置間隔が異なるラインパターンを有する構成のものに適用することができる。たとえば、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置にも適用できる。
【符号の説明】
【００３８】
図面中、１はシリコン基板（半導体基板）、２は素子分離絶縁膜、３は活性領域、４は第１のゲート絶縁膜、５、７は多結晶シリコン膜、６は第２のゲート絶縁膜、８はシリコン窒化膜（第１の膜）、９はシリコン酸化膜（第２の膜）、１０は非晶質シリコン膜、１０ａはスペーサ、１１はネガ型レジスト膜、１２はポジ型レジスト膜である。
【特許請求の範囲】
【請求項１】
半導体基板の上面にゲート電極用の膜を形成する工程と、
前記ゲート電極用の膜の上面に加工用の第１の膜および第２の膜を順次形成する工程と、
前記第２の膜を加工し、複数本の第１の幅のラインパターンを第２の幅のスペースで配置すると共に所定本数毎に前記第２の幅よりも広い第３の幅のスペースで配置したラインアンドスペースパターンを形成する工程と、
前記第１の幅のラインパターンの上面および側面に沿うと共に前記第２及び第３の幅のスペース部分に露出している前記第１の膜の上面に沿うように所定膜厚の第３の膜を形成する工程と、
前記第３の膜を選択的にスペーサ加工して前記ラインパターンの側壁面に第４の幅のスペーサを形成する工程と、
前記第１の幅のラインパターンを構成する第２の膜を選択的に除去し前記スペーサの配置間隔を前記第１の幅にすると共に所定本数の前記スペーサ毎に前記第３の幅を存した配置状態となるように形成する工程と、
前記第１の膜の上面に前記スペーサを所定高さまで覆うようにネガ型のレジスト膜を形成する工程と、
前記ネガ型レジスト膜に対して前記複数本のスペーサが前記第１の幅で配置された領域では当該スペーサ間に侵入不能となる波長以上の光で露光することで前記第３の幅のスペース部分を露光し、露光された部分の前記ネガ型レジスト膜を残存させ露光されない部分の前記ネガ型レジスト膜を除去する工程と、
前記第３の幅のスペースに残存する前記ネガ型レジスト膜および前記スペーサをマスクとして前記第１の膜を加工してマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記ゲート電極用の膜を加工し第１の幅のゲート電極を形成すると共に前記第３の幅のスペース部分に前記ゲート電極用の膜を残存させる工程と、
前記第３の幅のスペース部分に残った前記ゲート電極用の膜を分割して第５の幅のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１〜第３の膜は、いずれの膜も他の膜に対して選択的に加工が可能な材料が用いられていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第１〜第３の膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜の３つの異なる膜種中から互いに異なる膜種のものが割り当てられることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第１の幅のゲート電極はＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタのゲート電極として形成され、前記第５の幅のゲート電極は同装置の選択ゲートトランジスタのゲート電極として形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記ネガ型レジスト膜を露光する工程では、紫外線領域の波長の光を用いることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の上面にゲート電極用の膜を形成する工程と、
前記ゲート電極用の膜の上面に加工用の第１の膜および第２の膜を順次形成する工程と、
前記第２の膜を加工し、複数本の第１の幅のラインパターンを第２の幅のスペースで配置すると共に所定本数毎に前記第２の幅よりも広い第３の幅のスペースで配置したラインアンドスペースパターンを形成する工程と、
前記第１の幅のラインパターンの上面および側面に沿うと共に前記第２及び第３の幅のスペース部分に露出している前記第１の膜の上面に沿うように所定膜厚の第３の膜を形成する工程と、
前記第３の膜を選択的にスペーサ加工して前記ラインパターンの側壁面に第４の幅のスペーサを形成する工程と、
前記第１の幅のラインパターンを構成する第２の膜を選択的に除去し前記スペーサの配置間隔を前記第１の幅にすると共に所定本数の前記スペーサ毎に前記第３の幅を存した配置状態となるように形成する工程と、
前記第１の膜の上面に前記スペーサを所定高さまで覆うようにネガ型のレジスト膜を形成する工程と、
前記ネガ型レジスト膜に対して前記複数本のスペーサが前記第１の幅で配置された領域では当該スペーサ間に侵入不能となる波長以上の光で露光することで前記第３の幅のスペース部分を露光し、露光された部分の前記ネガ型レジスト膜を残存させ露光されない部分の前記ネガ型レジスト膜を除去する工程と、
前記第３の幅のスペースに残存する前記ネガ型レジスト膜および前記スペーサをマスクとして前記第１の膜を加工してマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記ゲート電極用の膜を加工し第１の幅のゲート電極を形成すると共に前記第３の幅のスペース部分に前記ゲート電極用の膜を残存させる工程と、
前記第３の幅のスペース部分に残った前記ゲート電極用の膜を分割して第５の幅のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１〜第３の膜は、いずれの膜も他の膜に対して選択的に加工が可能な材料が用いられていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第１〜第３の膜は、シリコン膜、シリコン酸化膜、シリコン窒化膜の３つの異なる膜種中から互いに異なる膜種のものが割り当てられることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第１の幅のゲート電極はＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタのゲート電極として形成され、前記第５の幅のゲート電極は同装置の選択ゲートトランジスタのゲート電極として形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置の製造方法において、
前記ネガ型レジスト膜を露光する工程では、紫外線領域の波長の光を用いることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２４５１７３（Ｐ２０１０−２４５１７３Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９０１８７（Ｐ２００９−９０１８７）
【出願日】平成２１年４月２日（２００９．４．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月２日（２００９．４．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]