【課題】特性が良好で、信頼性の高い強誘電体キャパシタを有するメモリ装置の製造方法を提供する。
【解決手段】基体１の上方であって、強誘電体メモリアレイ領域１００に、複数の強誘電体キャパシタ１４０を形成する工程と、基体１の上方であって、ロジック回路領域２００に、配線層２４０を形成する工程と、強誘電体キャパシタ１４０および配線層２４０を覆うように、層間絶縁層３０ａを形成する工程と、少なくとも強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａをエッチングして、凹部３０ｂを形成する工程と、ＣＭＰ法により、層間絶縁層３０ａを研磨する工程と、強誘電体キャパシタ１４０および配線層２４０の上方の層間絶縁層３０をエッチングして、コンタクトホール１３２、２３２を形成する工程と、コンタクトホール１３２、２３２にコンタクト部１３４、２３４を形成する工程と、を含む。 （もっと読む）

【課題】強誘電体膜、圧電膜等に適用されるジルコン酸チタン酸鉛を有する膜の成膜方法について、成膜時に基板に飛来するパーティクル数を抑制すること。
【解決手段】Pbと(CH₃)₂CHCOCHCOCH(CH₃)₂で示される第１の有機化合物との金属錯体を含む第１の有機金属原料と、Zrと(CH₃)₂CHCOCHCOCH(CH₃)₂で示される第２の有機化合物との金属錯体を含む第２の有機金属原料と、Tiと第３の有機化合物との金属錯体を含む第３の有機金属原料とを含む原料を用いて化学気相成長法により、Pb、Zr、Tiを含む膜を形成することを特徴とする成膜方法。 （もっと読む）

【課題】誘電体薄膜の組成比を容易に調整でき、その生産性を向上させた薄膜形成方法、薄膜形成装置、及び半導体装置の製造装置を提供するものである。
【解決手段】複合酸化物誘電体を主成分とするターゲット１７をスパッタするとき、基板Ｓの表面をターゲット１７に向けて配置し、接地電位に接続されて基板Ｓの周囲に位置する対向電極１５の電極面１５ａを基板Ｓの法線方向に沿って昇降させる。そして、基板Ｓの法線方向における電極面１５ａの位置を、「目標組成比Ｒｐ」に対応する「目標電極位置」に変位させてターゲット１７をスパッタする。 （もっと読む）

【課題】製造工程における強誘電体キャパシタの特性の劣化を抑制することができる強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】強誘電体メモリ装置１００は、基板１２と、基板１２の上方に形成され、下部電極層５２、強誘電体層５４および上部電極層５６を有する強誘電体キャパシタ５０と、強誘電体キャパシタ５０を覆う第１水素バリア層５８と、第１水素バリア層５８の上方に形成された層間絶縁層８４と、層間絶縁層８４および第１水素バリア層５８を貫通し、上部電極層５６に接続されたコンタクト部６０と、を含み、コンタクト部６０は、上部電極層５６と接する第１バリア層６２と、第１バリア層６２の上方に形成された第２水素バリア層６４と、第２水素バリア層６４の上方に形成されたプラグ層６８と、を有する。 （もっと読む）

【課題】使用環境の偏りの影響を抑制することで、製品としての寿命を長くする。
【解決手段】半導体記憶装置１０は、“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルＭＣを複数個有するメモリセルアレイ１１を具備し、電源がオンされた際に、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替える。 （もっと読む）

【課題】 消費電力の低減と動作の高速化を実現する半導体記憶装置を提供する。
【解決手段】 キャパシタプレート線ＣＰ１ａ〜ＣＰ４ａ，ＣＰ１ｂ，ＣＰ２ｂとビット線ＢＬ１〜ＢＬ６の間に接続され、ワード線ＷＬ１〜ＷＬ４とキャパシタプレート線ＣＰ１ａ〜ＣＰ４ａ，ＣＰ１ｂ，ＣＰ２ｂの電位に応じてデータの読み書きがなされる強誘電体メモリセルＦＭＣ９が基板上に形成された半導体記憶装置であって、基板上においてビット線方向における位置が異なる少なくとも二つの部分を含むワード線ＷＬ１〜ＷＬ４を備えたことを特徴とする半導体記憶装置を提供する。 （もっと読む）

【課題】簡易なプロセスで得ることができる強誘電耐メモリ装置およびその製造方法を提供する。
【解決手段】本発明に係る強誘電体メモリ装置１００は、半導体層１０と、半導体層１０に形成され、ソース２２ａまたはドレイン２２ｂを構成する拡散層２２、およびゲート２４を有するトランジスタ２０と、拡散層２２およびゲート２４の上方に形成され、拡散層２２の上方に開口部２８ａを有する保護層２８と、開口部２８ａに、下部電極層３２、強誘電体層３４および上部電極層３６を順に積層して形成された強誘電体キャパシタ３０と、を含み、下部電極層３２は、拡散層２２と直接的に接続されている。 （もっと読む）

【課題】セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供する。このセラミックス膜の製造方法により得られたセラミックス膜を提供する。このセラミックス膜が適用された半導体装置および圧電素子を提供する。
【解決手段】セラミックス膜の製造方法は、原材料体２０を結晶化することにより、セラミックス膜３０を形成する工程を含み、原材料体２０は、種類が異なる原料を混在した状態で含み、種類が異なる原料同士は、原料の結晶化における結晶成長条件および結晶成長機構の少なくとも一方が相互に異なる関係にある。 （もっと読む）

【課題】強誘電体キャパシタの特性への影響を抑制することができる半導体装置の製造方法を提供する。
【解決手段】正常と不良とを区別するしきい値として、予め求めておいた残留分極量の減極率を設定する（ステップＳ１２）。チップ毎に一部のメモリセルの残留分極量を室温で測定する（ステップＳ１３）。この測定では、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。ステップＳ１３において残留分極量Ｑ_SW0を測定したメモリセルの残留分極量を１５０℃で測定する（ステップＳ１４）。この測定でも、当該強誘電体メモリの通常の動作電圧、例えば３．３Ｖを印加する。これら２つの残留分極量を用いて減極率を算出する（ステップＳ１５）。ステップＳ１２で設定したしきい値とステップＳ１５で求めた減極率とを比較し、減極率がしきい値以下のものを合格と判定し、それ以外のものを不良と判定する（ステップＳ１６）。 （もっと読む）

【課題】セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供する。このセラミックス膜の製造方法により得られたセラミックス膜を提供する。このセラミックス膜が適用された半導体装置および圧電素子を提供する。
【解決手段】セラミックス膜の製造方法は、原材料体２０を結晶化することにより、セラミックス膜３０を形成する工程を含み、原材料体２０は、種類が異なる原料を混在した状態で含み、種類が異なる原料同士は、原料の結晶化における結晶成長条件および結晶成長機構の少なくとも一方が相互に異なる関係にある。 （もっと読む）

【課題】強誘電体キャパシタ特性を従来に比して改善した半導体記憶装置を提供する。
【解決手段】半導体基板１上に形成されたＭＩＳＦＥＴ３と、ＭＩＳＦＥＴ３を形成した半導体基板１上に形成される第１の層間絶縁膜２０と、ＭＩＳＦＥＴ３の一方のソース／ドレイン領域１０Ｂ上にコンタクトプラグ２６Ｂを介して接続される下部電極３３、ＰＺＴの組成式を有する強誘電体膜３４および上部電極３５を含む強誘電体キャパシタ３０と、を備え、強誘電体膜３４の下部電極３３から所定の厚さの範囲には、ＰＺＴのＰｂの位置の一部をＢａ，Ｓｒ，Ｃａ，Ｌａからなる群から選択される少なくとも１種の元素で置換し、ＰＺＴのＺｒとＴｉの位置の一部をＣｏ，Ｎｉ，Ｗ，Ｆｅ，Ｈｆ，Ｓｎ，Ｚｎ，Ｔａ，Ｍｇ，Ｍｎ，Ｎｂからなる群から選択される少なくとも１種の元素で置換したＰＺＴ膜からなる欠陥抑制領域７１が形成される。 （もっと読む）

【課題】メタルブリッジを用いることなく、面積効率の良い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、強誘電体キャパシタＣおよびセルトランジスタＴを有するユニットセルＭＣと、複数のユニットセルを直列に接続したユニット直列構造のうち隣接する２つのユニット直列構造ＵＳＣ間に直列に接続された２つのデプレーション型トランジスタＤＴ１、ＤＴ２および２つのエンハンスメント型トランジスタＥＴ１、ＥＴ２と、エンハンスメント型トランジスタおよびデプレーション型トランジスタの各ゲートに接続された４本の選択線ＢＳ１〜ＢＳ４と、エンハンスメント型トランジスタまたはデプレーション型トランジスタとビット線との間を接続するビット線コンタクトＢＬＣとを備え、隣接するビット線において、一方のビット線に接続するビット線コンタクトおよび他方のビット線に接続するビット線コンタクトは、１本の選択線に関して互いに反対側に位置する。 （もっと読む）

【課題】本発明の目的は、セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供することにある。
【解決手段】セラミックス膜の製造方法は、第１の原料液と、第２の原料液とを含むセラミックスの原料液を結晶化することにより、セラミックス膜を形成する工程を含む。前記第１の原料液と前記第２の原料液とは、種類が異なる関係にあり、前記第１の原料液は、強誘電体を生成するための原料液であり、前記第２の原料液は、ＡＢＯ系などの酸化物を生成するための原料液であり、前記第１の原料液が含む溶媒と第２の原料液が含む溶媒とは、極性の異なる関係にあり、前記第１の原料液と前記第２の原料液が相分離した状態で成膜することにより、前記セラミックス膜の平面方向において、前記第１の原料液からなる第１の結晶が断続して形成され、前記第２の原料液からなる第２の結晶が前記第１の結晶相互間に介在するように形成される。 （もっと読む）

【課題】セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供する。このセラミックス膜の製造方法により得られたセラミックス膜を提供する。このセラミックス膜が適用された半導体装置および圧電素子を提供する。
【解決手段】セラミックス膜の製造方法は、原材料体２０を結晶化することにより、セラミックス膜３０を形成する工程を含み、原材料体２０は、種類が異なる原料を混在した状態で含み、種類が異なる原料同士は、原料の結晶化における結晶成長条件および結晶成長機構の少なくとも一方が相互に異なる関係にある。 （もっと読む）

【課題】還元性物質による強誘電体キャパシタの劣化を抑えることが可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１の上方に第１絶縁膜１４を形成する工程と、第１絶縁膜１４の上に、下部電極２１ａ、強誘電体材料よりなるキャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQを形成する工程と、キャパシタQを覆う酸化シリコンよりなる第２絶縁膜２８を形成する工程と、第２絶縁膜２８の上面を窒化する工程と、窒化された第２絶縁膜２８の上に、酸化シリコンよりなる第３絶縁膜３０を形成する工程と、第３絶縁膜３０の上面を窒化する工程と、第３絶縁膜３０の上面を窒化した後、該第３絶縁膜３０上に金属膜を形成する工程と、金属膜をパターニングして配線５０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。 （もっと読む）

【課題】強誘電体キャパシタを備えた半導体装置の歩留まりを改善することが可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板２０の上方に第１層間絶縁膜３１を形成する工程と、第１層間絶縁膜３１の上に、下部電極４１ａ、強誘電体材料よりなるキャパシタ誘電体膜４２ａ、及び導電性酸化物よりなる上部電極４３ａをこの順に積層してなるキャパシタQを形成する工程と、キャパシタQを覆う第２層間絶縁膜５４を形成する工程と、上部電極４３ａの上の第２層間絶縁膜５４に、該上部電極４３ａが露出するホール５４ａを形成する工程と、ホール５４ａ内に、上部電極４３ａと接続された導電性窒化物よりなる単層のグルー膜５８をスパッタ法で形成する工程と、グルー膜５８をアニールする工程と、ホール５４ａ内のグルー膜５８上に導電性プラグ５９ａを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】容量絶縁膜と上部電極との界面が良好であり、特性及び寿命を向上させることができる半導体装置の製造方法を提供する。
【解決手段】下部電極膜９上に、アモルファス状のＰＬＺＴ膜を強誘電体膜１０ａとしてゾルゲル法により形成する。次いで、酸素の雰囲気中又は不活性ガスを含む酸素雰囲気中で、常圧下のＲＴＡを行うことにより、強誘電体膜１０ａを結晶化させる。強誘電体膜１０ａの結晶化後に、強誘電体膜１０ａ上にアモルファス状のＣＳＰＬＺＴ膜を強誘電体膜１０ｂとしてスパッタリング法により形成する。次いで、熱処理を行うことにより、強誘電体膜１０ｂの一部を柱状晶にする。続いて、導電膜としてＩｒ酸化膜を強誘電体膜１０ｂに形成し、その後、熱処理を行うことにより、強誘電体膜１０ｂの全体を柱状晶にする。 （もっと読む）

【課題】緻密な保護膜により覆われる強誘電体キャパシタを有する半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の上に下部電極膜１８、強誘電体膜１９及び上部電極膜２０〜２２からなる強誘電体キャパシタＱを形成し、所定条件下でのアニールにより強誘電体膜１９内の構成元素を実質的な透過させず且つ水及び酸素を透過させる厚さを有する第１の保護膜２６を強誘電体キャパシタＱの表面上に形成し、第１の酸素含有雰囲気内の前記所定条件下で第１の保護膜２６をアニールし、第１の保護膜２６の上に第２の保護膜２７を形成する工程と、第２の保護膜２７を第２の酸素雰囲気中でアニールする工程を含む。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）