【課題】均一な結晶性を有する強誘電体膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、プラチナ、パラジウム、ロジウム又はオスミウムである貴金属を含む貴金属膜である第１の導電膜４４を形成する工程と、第１の導電膜上に、膜厚が０．１ｎｍ以上、３ｎｍ以下であり、貴金属の酸化物を含む非晶質の第２の導電膜４５を形成する工程と、スパッタリング法又はゾル・ゲル法により、第２の導電膜上に強誘電体膜５０を直接形成する工程と、熱処理を行うことにより、強誘電体膜を結晶化する工程と、強誘電体膜上に第３の導電膜を形成する工程と、パターニングすることにより、第１の導電膜と第２の導電膜とを含む下部電極と、強誘電体膜を含むキャパシタ誘電体膜と、第３の導電膜を含む上部電極とを有するキャパシタを形成する工程とを有している。 （もっと読む）

【課題】電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】 製造工程および製造後において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリおよびその製造方法を提供する。
【解決手段】 本発明にかかる強誘電体メモリ１０００の製造方法は、（ａ）基体１０の上方に下部電極層２０、強誘電体層３０、および上部電極層４０を順次積層することにより強誘電体積層体を形成する工程と、（ｂ）前記強誘電体積層体をパターニングすることにより、強誘電体キャパシタ１００を形成する工程と、（ｃ）前記強誘電体キャパシタ１００を被覆する第１のバリア膜５０を、物理的気相成長法により形成する工程と、（ｄ）前記第１のバリア膜５０を被覆する第２のバリア膜６０を、化学的気相成長法により形成する工程と、を含む。 （もっと読む）

【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。
【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR₁〜TR₃と、トランジスタTR₁〜TR₃を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR₁〜TR₃と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。 （もっと読む）

【課題】 ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。
【解決手段】 単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。まず、第１および第２メモリセルに第１論理が書き込まれ、インプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。 （もっと読む）

【課題】電極上に強誘電体膜を均一な膜厚で堆積することができ、強誘電体キャパシタの信頼性や製造歩留まりを向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】強誘電体キャパシタが、下部電極１２と、下部電極１２と対向する上部電極１５と、下部電極１２と上部電極１５との間に介在された第１の誘電膜１３および第２の誘電膜１４とを備える。第１の誘電膜１３は、下部電極１２に積層され、下部電極１２を構成する導電体パターンの加工端面１２ａと実質的に一致する加工端面１３ａを有する強誘電体パターンにより構成される。また、第２の誘電膜１４は、上部電極１５および第１の誘電膜１３に接するとともに、下部電極１２を構成する導電体パターンの加工端面１２ａを被覆している。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法を提供する。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。 （もっと読む）

【課題】チップ面積を増大させることなくメモリセルアレイ内の各領域毎に適切な参照電位を供給することを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、セルトランジスタと強誘電体とを含むメモリセルを配列してなる。センスアンプ回路は、強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅する。ダミーキャパシタは、参照電位を所定の基準電位に設定するため一端に第１のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第１ダミーキャパシタＤＣＣ１と、参照電位を基準電位から微調整するため一端に第２のダミープレート電位を与えられ他端をビット線対に接続可能に構成された第２ダミーキャパシタＤＣＣ２とを含む。 （もっと読む）

【課題】有機薄膜トランジスタと、高誘電体キャパシタとを備える有機複合電子素子の製造を容易化する。
【解決手段】トランジスタＴｒ及びキャパシタＣａを備える有機複合電子素子の製造方法である。基板１１上にゲート電極Ｇａ及びキャパシタ用対向電極の一方ＣＥ１を形成し、その上に高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を形成し、低誘電体膜１７ａ及び有機半導体膜１６のキャパシタ用対向電極ＣＥ１に対応する部分を除去し、その上に、高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を挟んでゲート電極Ｇａと所定の位置関係でソース電極Ｓｏ及びドレイン電極Ｄｒを、高誘電体膜１７ｂを挟んで対応するようにキャパシタ用対向電極の他方ＣＥ２を形成する。 （もっと読む）

【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。 （もっと読む）

【課題】絶縁性に優れた複合酸化物積層体およびその製造方法を提供する。
【解決手段】基板２０と、前記基板２０の上方に形成され、一般式ＡＢＯ₃で表される第１複合酸化物層２４と、前記第１複合酸化物層２４の上方に形成され、一般式ＡＢ_1-xＣ_xＯ₃で表される第２複合酸化物層２６と、を含み、Ａ元素は、少なくともＰｂからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも一つからなり、Ｃ元素は、ＮｂおよびＴａの少なくとも一つからなる。 （もっと読む）

【課題】プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化し、微細化に適した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、並列接続されたセルトランジスタおよび強誘電体キャパシタがセルを成し、セルが直列接続されて第１から第８のセルブロックを成し、該セルブロックは、同一のワード線に接続され、該セルブロックの一端はブロック選択トランジスタを介してビット線に接続され、該セルブロックの他端は互いに異なるプレート線に接続され、動作時において、第１から第４のビット線のうちの１本のビット線、および、第５から第８のビット線のうち１本のビット線が選択的にセンスアンプに接続され、ビット線とプレート線との間に直列接続されるメモリセル数は、第１から第４のメモリセルブロックにおいて各々異なり、尚且つ、第５から第８のメモリセルブロックにおいて各々異なる。 （もっと読む）

【課題】強誘電体キャパシタの所望の分極特性を得ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１に形成されたＭＯＳトランジスタ１０２と、ＭＯＳトランジスタ１０２と並列に接続された強誘電体キャパシタ１０３と、備え、強誘電体キャパシタ１０３は、ＭＯＳトランジスタ１０２上方に形成されたキャパシタ膜１０４と、ソース領域１ａに電気的に接続され、キャパシタ膜１０４の一方の側壁に接して形成された第１のキャパシタ電極１０と、ドレイン領域１ａに電気的に接続され、キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極１０と、を有し、キャパシタ膜１０４は、上面に形成される膜を所定の方向に配向させるための第１の絶縁膜８と、この第１の絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜と９、から成る膜が複数積層された積層膜１０４ａで、構成されている。 （もっと読む）

【課題】電気的特性が良好で信頼性の高い強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された層間絶縁膜４０と、層間絶縁膜４０に埋め込まれた導体プラグ４６と、導体プラグ４６上及び層間絶縁膜４０上に形成された上面が平坦な第１の下地導電膜５２と、第１の下地導電膜５２上に形成された強誘電体キャパシタ７２と、を有し、第１の下地導電膜５２中の窒素濃度は、少なくとも導体プラグ４６上の領域において、上面側から内部に向けて徐々に低くなっている。 （もっと読む）

【課題】単純な方法で製造でき、残留磁気も良好な強誘電体膜およびその製造方法を提供する。
【解決手段】強誘電体として、ポリアミノジフルオロボラン（ＰＡＤＦＢ）を含む、強誘電体膜。さらに、ＰＡＤＦＢと混合された強誘電体ポリマー膜であり、強誘電体ポリマーは、ポリビニリデンフルオライド（ＰＶＤＦ）、ポリビニリデンフルオライドとトリフルオロエチレン（Ｐ（ＶＤＦ／ＴｒＦＥ））との共重合体、及びポリウンデカンアミド（Ｎｙｌｏｎ１１）から成るグループから選択される、強誘電体膜。また、当該強誘電体膜を用いる記憶装置、強誘電体ポリマーの製造方法、強誘電体溶液。 （もっと読む）