【課題】熱的に安定な上部電極を有する強誘電体キャパシタおよびその強誘電体キャパシタを用いた半導体記憶装置を提供する。
【解決手段】強誘電体キャパシタ１は、下部電極１１と、強誘電体膜１２と、上部電極１３とを備える。強誘電体キャパシタ１の上部電極１３の材料をＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３とする。Ｉｒイオンは揮発性が低いため、熱的に安定な上部電極１３を形成することができる。その結果、半導体記憶装置を製造する際の高温加工のでも上部電極１３が劣化することがない。また、本実施形態では、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＲｕの組成比ｘをＩｒの組成比よりも大きくするため、ＰＺＴからなる強誘電体膜１２上に界面の整合性を保って上部電極１３を形成できる。以上により、半導体記憶装置の歩留まりを高くすることができる。 （もっと読む）

【課題】従来よりも簡素化された製造プロセスにより、半導体記憶装置のキャパシタを構成する容量絶縁膜の水素による劣化を確実に防止できるようにする。
【解決手段】半導体基板２０１に形成されたメモリ領域３１０と、該メモリ領域と隣接して形成された周辺回路領域３００と、半導体基板２０１と第１の層間絶縁膜２０５との間に形成され、少なくともメモリ領域３１０を覆い且つ周辺回路領域にまで延伸して形成された下部水素バリア膜２１０と、メモリ領域３１０における第１の層間絶縁膜２０５の上に形成され、下部電極２１２、強誘電体を含む容量絶縁膜２１３及び上部電極２１４からなる少なくとも１つのキャパシタ２１５とを有している。さらに、キャパシタ２１５の上方の領域及び側方の領域を覆うと共に、メモリ領域３１０の周辺部においてその全体に亘って下部水素バリア膜２１０と直接に接続されて形成された上部水素バリア膜２１８を有している。 （もっと読む）

【課題】強誘電体キャパシタの下部電極とバリアメタル膜との間の酸化膜の形成を防止する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、トランジスタＴのソース／ドレイン拡散層１１に接続するように形成された第１、第２のビアコンタクト２３、２４と、バリアメタル膜３１を介して第１、第２のビアコンタクト２３、２４に接続された強誘電体キャパシタＣとを備える。強誘電体キャパシタＣは、バリアメタル膜３１上に設けられた下部電極３２と、強誘電体膜３３と、上部電極３４とを備える。下部電極３２は、錐台形状の上部３２２と、この上部３２２に比べ水平方向に突出した鍔部を有する底部３２１とからなり、下部電極３２の底部３２１は、バリアメタル膜３１の上面を全て覆い、バリアメタル膜３１の端面、鍔部の端面、及び強誘電体膜３３の端面が水平方向において整合している。 （もっと読む）

【課題】強誘電体キャパシタの水素による特性劣化および上部電極へのダメージを抑制しつつ、微細化に適した半導体記憶装置の提供。
【解決手段】第１の層間膜ＩＬＤ１を貫通してトランジスタのソースまたはドレインの一方に接続された第１のプラグＰＬＧ１と、第１の層間膜を貫通してトランジスタのソースまたはドレインの他方に接続された第２のプラグＰＬＧ２と、第１のプラグの上方に設けられ第１のプラグに電気的に接続された下部電極ＬＥ、強誘電体膜ＦＥ、および、上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタを被覆する水素バリア膜ＨＢと、水素バリア膜上に設けられた第２の層間膜ＩＬＤ３と、第２の層間膜および水素バリア膜上に設けられ、水素バリア膜を貫通して上部電極に接続されたローカル配線ＬＩＣと、ローカル配線、第２の層間膜および水素バリア膜を貫通して第２のプラグに接続された貫通プラグＰＰＬＧとを備える。 （もっと読む）

【課題】強誘電体膜の局所的な損傷を抑制しながらリーク電流を十分に低減することができる構造の強誘電体キャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】素子領域２１が延びる方向に対して４５度程度傾斜した方向に延びるゲート電極４（ワード線）がゲート絶縁膜を介して半導体基板上に形成されている。２本のゲート電極４により、各素子領域２１が３分割されている。各素子領域２１には、２個ずつＭＯＳトランジスタが形成されており、各素子領域２１の中央部に設けられたＷプラグ１０にビット線１１が接続され、両端部に設けられたＷプラグ９に強誘電体キャパシタ１５の下部電極が接続されている。ビット線１１が延びる方向は、素子領域２１が延びる方向から４５度程度傾斜している。 （もっと読む）

【課題】導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現する。
【解決手段】下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０との間に、酸化しても導電性を有する導電材料（例えば金属）からなる導電層１１２を形成し、ここでは、導電プラグ１１０の下地膜を導電層１１２（Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を材料として形成される。）とする。 （もっと読む）

【課題】容量素子の誘電体膜を形成する際に生じたエッチング生成物が誘電体膜に付着しない容量素子の製造方法を提供する。
【解決手段】強誘電体材料からなる誘電体層４２上に導電層４３を形成する工程と、導電層４３及び誘電体層４２のうちの少なくとも導電層４３上に、保護層１０を形成する工程と、保護層１０上にマスク層４５を形成する工程と、マスク層４５をパターニングする工程と、パターニングされたマスク層４５をマスクとして、保護層１０と共に保護層１０に隣接する下側の層４３をエッチングして、下側の層４３をパターニングする工程と、マスク層４５を除去する工程と、次いで、保護層１０に対してドライエッチングを行う工程と、を有する。 （もっと読む）

【課題】水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられたトランジスタＳＴと、トランジスタＳＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１内に設けられ、トランジスタＳＴの拡散層ＤＬ１に接続された下部コンタクトプラグＣＰ１と、下部コンタクトプラグＣＰ１および第１の層間絶縁膜ＩＬＤ１上に形成された下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタＦＣの周辺に設けられた第２の層間絶縁膜ＩＬＤ２と、強誘電体キャパシタＦＣの側面と第２の層間絶縁膜ＩＬＤ２との間に形成されたトレンチ５０の内部を充填し、強誘電体キャパシタＦＣの側面を被覆し、水素の透過を抑制する第１のバリア膜ＢＭ１とを備えている。 （もっと読む）

【課題】ＦｅＲＡＭを製造する際、強誘電体キャパシタのパターニングをシリコン酸化膜よりなるハードマスクを使って行い、占有面積を低減するとともに、生産性および歩留まりを向上させる。
【解決手段】半導体装置の製造方法は、活性素子が形成された半導体基板上において、第１の導電膜と、強誘電体膜と、第２の導電膜とを順次積層した積層構造体をパターニングし、前記第１の導電膜を下部電極、前記強誘電体膜をキャパシタ絶縁膜、前記第２の導電膜を上部電極とした強誘電体キャパシタを形成する工程を含み、前記積層構造体のパターニングは、前記積層構造の上に形成されたハードマスクパターンをマスクに実行され、前記ハードマスクパターンは、経時的な水分吸収を生じないシリコン酸化膜よりなる。 （もっと読む）

【課題】 膜の評価方法及び強誘電体メモリの製造方法に関し、表面に凹凸の多い薄膜の膜厚等をＸ線反射率法により精度良く測定する。
【解決手段】 膜を構成する結晶粒の平均粒径が２００ｎｍ以上、或いは、平均粒径が２００ｎｍ以上の結晶粒同士の一部が融合した融合結晶粒を含む被膜を被測定膜の表面に成膜する工程と、前記被膜及び前記被測定膜にＸ線を照射する工程と、前記被膜及び前記被測定膜から反射したＸ線の強度を測定してＸ線反射率法によって前記被測定膜の少なくとも膜厚を測定する工程とを設ける。 （もっと読む）

【課題】 配向の揃った強誘電体膜を下部電極上に形成することが可能な、強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０上に下部電極形成用の貴金属膜３１を形成し、貴金属膜３１に酸処理を施すことにより該貴金属膜の表面を酸化する。その後、酸化された貴金属膜表面上に強誘電体膜３２を成膜し、該強誘電体膜を結晶化する。好ましくは、酸処理の後に、半導体基板上に残留した酸を乾燥させることなく水で置換し、且つ半導体基板上に残留した水を乾燥させることなくＩＰＡで置換する。 （もっと読む）

【課題】導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を防止する。
【解決手段】半導体基板１０１の上に酸素バリア膜２０１及び第２の層間膜２０２を順次形成し、第２の層間膜２０２に、酸素バリア膜２０１を露出するキャパシタ用開口部２１５を形成し、その底面上及び側壁上を含み、第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成する。次に、キャパシタ用開口部２１５を埋め込むと共に、その上方においてキャパシタ用開口部２１５の径よりも大きい径を持つレジストマスク２０６を形成し、これを用いて、第２の導電膜２０５、容量絶縁膜２０４、第１の導電膜２０３及び第２の層間膜２０２をエッチングする。次に、キャパシタ用開口部２１５の周辺の上に残存する第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を除去する。 （もっと読む）

【課題】容量素子の酸素雰囲気中での焼結を制限を設けず実施した場合も、スタックコンタクトの信頼性や製造歩留まりを向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1と、その上に形成された第１の層間絶縁膜1,2および第２の層間絶縁膜3,4,5と、第１の層間絶縁膜1,2中に形成された第１のプラグ8bおよび第２のプラグ8aと、第２の層間絶縁膜3,4,5中に形成され第１のプラグ8bと接続された容量素子たるメモリセル30と、第２の層間絶縁膜3,4,5中に形成され第２のプラグ8aと接続された第３のプラグ19とを備え、第２のプラグ8aの中央部の上面は第１の層間絶縁膜1,2の上面よりも半導体基板1側に位置するように構成する。 （もっと読む）

【課題】絶縁性に優れた複合酸化物積層体およびその製造方法を提供する。
【解決手段】基板２０と、前記基板２０の上方に形成され、一般式ＡＢＯ₃で表される第１複合酸化物層２４と、前記第１複合酸化物層２４の上方に形成され、一般式ＡＢ_1-xＣ_xＯ₃で表される第２複合酸化物層２６と、を含み、Ａ元素は、少なくともＰｂからなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、ＷおよびＨｆの少なくとも一つからなり、Ｃ元素は、ＮｂおよびＴａの少なくとも一つからなる。 （もっと読む）

【課題】強誘電体膜のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に互いに離間して配設されたソース及びドレインのいずれかとなる拡散層１６を有するトランジスタ１３と、半導体基板１１表面にほぼ垂直に縦方向に伸び、拡散層１６にコンタクトプラグ１９を介して接続された電極３５と、電極３５に対向し、半導体基板１１表面にほぼ垂直に縦方向に伸び、拡散層１６にコンタクトプラグ１９を介して接続された電極３６と、対向する両面が電極３５及び電極３６にそれぞれ接した強誘電体膜３３と、強誘電体膜３３に接してトランジスタ１３の側に配設され、対向する電極３５及び電極３６のいずれか一方に接したシード膜２３とを備えている。 （もっと読む）

【課題】 結晶性の良い強誘電体膜を有する半導体記憶装置及びその製造方法を提供する。
【解決手段】 単半導体基板と、前記半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ及び前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記電界効果型トランジスタのソース／ドレイン領域のいずれか一方の領域に接続された単結晶構造を有するプラグと、前記プラグ上に形成され単結晶構造を有する下部電極と、前記下部電極上に形成された強誘電体膜と前記強誘電体膜上に形成された上部電極と、を備えることを特徴とする半導体記憶装置。 （もっと読む）

【課題】 疲労特性が改善し、大容量の不揮発性メモリとして好適な強誘電体キャパシタ及びその効率的な製造方法、並びに、該強誘電体キャパシタを有する高性能な半導体装置の提供。
【解決手段】 一対の電極間に強誘電体を挟持させてなり、該強誘電体が、原子間力顕微鏡で測定した表面粗さ（ＲＭＳ）が１０ｎｍ以上である第１強誘電体層と、該第１強誘電体層上に形成され、原子間力顕微鏡で測定した表面粗さ（ＲＭＳ）が５ｎｍ以下である第２強誘電体層とを有する強誘電体キャパシタである。一対の電極における一つの電極上に、第１強誘電体層が強誘電性を示す結晶化構造をとる結晶化温度以上の温度で該第１強誘電体層を形成した後、該第１強誘電体層の上に、第２強誘電体層が強誘電性を示す結晶化構造をとる結晶化温度未満の温度で該第２強誘電体層を形成する強誘電体キャパシタの製造方法。 （もっと読む）

【課題】本発明は、裏面コンタクト電極と拡散層とのコンタクト抵抗が低減して、半導体装置の動作速度の向上を図ることを可能にする。
【解決手段】基板１０の表面側に形成された拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎと、前記拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎの表面に形成されていて前記拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎよりも抵抗が低い低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎと、前記基板１０の裏面側より前記基板１０を貫通して前記拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎを通して前記低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎに接続された裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎを有する。 （もっと読む）

【課題】結晶性の良好な誘電体膜を有し、良好なヒステリシス特性を有することができるキャパシタを提供する。
【解決手段】本発明に係るキャパシタ１００は，下部電極４と、下部電極４の上方に形成され、ニオブ酸チタン酸ジルコン酸鉛からなる第１誘電体膜１１と、第１誘電体膜１１の上方に形成され、チタン酸ジルコン酸鉛、または、前記第１誘電体膜を構成するニオブ酸チタン酸ジルコン酸鉛よりもＮｂ組成が小さいニオブ酸チタン酸ジルコン酸鉛からなる第２誘電体膜１３と、第２誘電体膜１３の上方に形成された上部電極６と，を含む。 （もっと読む）

【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。 （もっと読む）