【課題】基板に電圧を印加して基板にダメージを及ぼすことなく、当該基板における、大型基板において特に顕在化する複雑な態様の反りの発生部位及び発生状態を容易且つ正確に特定する。そして、大型基板でも確実なチャッキングに供することを可能とする。
【解決手段】センサ部２は、搭載面１ａの中央部分に設けられた第１のセンサ群１１と、第１のセンサ群１１を囲む第２のセンサ群１２と、第２のセンサ群１２を囲む第３のセンサ群１３とを有する。第１のセンサ群１１は、基板面の中央部分に対応して設けられた１つの静電容量センサ１０ａから、第２のセンサ群１２は、第１のセンサ群１１を同心状に囲む複数の静電容量センサ１０ａから、第３のセンサ群１３は、第２のセンサ群１２を同心状に囲み、搭載面１ａの周縁の近くに設けられた複数の静電容量センサ１０ａを有する。 （もっと読む）

【課題】所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された強誘電体キャパシタ６２は、下部電極４８と、強誘電体特性を備えた誘電体膜（強誘電体膜）５０と、上部電極６０とを有する。上部電極５０は、Ｉｒ等の導電材料を添加して導電性を付与した強誘電体材料により形成された導電体酸化物膜５２を備え、この導電体酸化物膜５２が誘電体膜５０に接している。これにより、誘電体膜５０と上部電極膜６０との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ誘電体膜５０のより一層の薄膜化が可能になる。 （もっと読む）

【課題】強誘電体膜を薄膜化して低電圧の動作を可能にしつつ、飽和反転電荷量を増大ささせる。
【解決手段】半導体装置は、下部電極４１と、強誘電体膜３６と、上部電極３５とから形成されるキャパシタ４２を有する。強誘電体膜３６は、ＰＺＴから形成され、膜厚方向の中央部分のＴｉの含有量が他の領域の比べて多くなっている。Ｔｉの分布は、膜厚方向の中央から上下の電極３５，４１に向けて減少するような分布である。さらに、Ｓｒなどのドーパント元素の含有量が、下部電極４１との界面で最も多く、上部電極３５に向けて減少する分布を有する。 （もっと読む）

【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】バリア膜としての特性や品質に優れるＴｉ−Ａｌ−Ｎ膜を再現性よく形成することを可能にしたスパッタターゲットを提供する。
【解決手段】Ａｌを1〜30原子％の範囲で含有するＴｉ−Ａｌ合金により構成されたスパッタターゲットであって、前記Ｔｉ−Ａｌ合金中のＡｌは、Ｔｉ中に固溶した状態、およびＴｉと金属間化合物を形成した状態の少なくとも一方の状態で存在しており、かつ前記Ｔｉ−Ａｌ合金の平均結晶粒径が500μm以下であると共に、ターゲット全体としての結晶粒径のバラツキが30％以内、前記Ｔｉ−Ａｌ合金の平均酸素含有量が1070ppmw以下であることを特徴とするスパッタターゲット。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供すること。
【解決手段】半導体基板１上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタ４と、前記ＰｃｈＭＯＳ型トランジスタ４の上方を覆うように、前記半導体基板１上に形成された第１の水素バリア膜８と、前記第１の水素バリア膜８上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタ７と、前記強誘電体キャパシタ７の上方および側方を覆い、前記強誘電体キャパシタ７の周縁部において前記第１の水素バリア膜８と接続する第２の水素バリア膜１４とを備え、前記第１の水素バリア膜８は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】 強誘電体膜の上に、ＳｒＲｕＯ_３膜を形成し、その上に酸化イリジウム等の電極を従来の方法で形成した強誘電体キャパシタでは、目標とする大きさのＱｓｗを得ることが困難である。
【解決手段】 基板の上に、下部電極膜を形成する。下部電極膜の上に、強誘電体膜を形成する。強誘電体膜の上に、ペロブスカイト構造を持つ導電性酸化物からなるアモルファスの中間膜を形成する。中間膜の上に、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第１の上部電極膜を形成する。第１の上部電極膜を形成した後、酸化性ガスを含む中で第１の熱処理を行うことにより、中間膜を結晶化させる。第１の熱処理の後、第１の上部電極膜の上に、第１の上部電極膜を形成するときの成長温度よりも低温で、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第２の上部電極膜を形成する。 （もっと読む）

【課題】半導体装置とその製造方法において、キャパシタ誘電体膜の劣化を防止すること。
【解決手段】半導体基板の上方に絶縁膜２７を形成する工程と、絶縁膜２７の上に、下部電極３１ａ、強誘電体材料を含むキャパシタ誘電体膜３２ａ、及び上部電極３３ａを備えたキャパシタQを形成する工程と、キャパシタQの側面と上面に、スパッタ法で第２の保護絶縁膜４３を形成する工程と、第２の保護絶縁膜４３の上に、原子層堆積法により第３の保護絶縁膜４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】強誘電体キャパシタにおける強誘電体層の結晶配向度を向上する半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、下部電極層４１上にバッファ層４４を形成する工程と、バッファ層４４に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行った後、第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、バッファ層４４上に誘電体層４２を形成する工程と、誘電体層４２上に上部電極層４３を形成する工程と、誘電体層４２を熱処理して結晶化する工程と、を備える。 （もっと読む）

【課題】 上部電極の膜減りが生じ難いプレーナ型強誘電体キャパシタの製造方法を提供する。
【解決手段】 半導体基板の上に、下部電極層、強誘電体層、上部電極層を形成する。上部電極層の上に、第１の方向に並ぶハードマスクパターンを形成する。ハードマスクパターンをエッチングマスクとして、上部電極層及び強誘電体層をエッチングすることにより、上部電極及びキャパシタ誘電体膜を形成する。第１の方向に並んだハードマスクパターン及び下部電極層の一部を、連続したレジストパターンで覆う。レジストパターン及びキャパシタ誘電体膜をエッチングマスクとして、下部電極層をエッチングすることにより、下部電極を形成する。下部電極の、第１の方向に延在する両側の縁が、ハードマスクパターンの間の領域において、内側に向かって窪むように、レジストパターン及びハードマスクパターンの形状及び寸法が設定されている。 （もっと読む）

【課題】キャパシタ特性の劣化を抑制し、かつ耐疲労特性を制御可能とする。
【解決手段】半導体基板１０の上方に下部電極１６を形成する工程と、下部電極１６上に第１誘電体膜１８を形成する工程と、酸化性ガスを含む雰囲気中で６０５℃以上の温度において熱処理することにより、第１誘電体膜１８を結晶化する工程と、第１誘電体膜１８上に第２誘電体膜２０を形成する工程と、第２誘電体膜２０を形成した後に熱処理を行なわず上部電極の少なくとも一部の層２２を形成する工程と、酸化性ガスを含む雰囲気で熱処理することにより、第２誘電体膜２０を結晶化する工程と、第２誘電体膜２０および第１誘電体膜１８をエッチングする工程と、エッチングする工程の後、側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上の温度で熱処理する工程と、を含み、第２誘電体膜２０の膜厚は第１誘電体膜１８の膜厚の３０％以上である半導体装置の製造方法。 （もっと読む）

【課題】薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の上方に、下部電極膜を形成した後、この下部電極膜上に、強誘電体膜１０を形成する。次に、強誘電体膜１０上に、上部電極膜１１を形成する。但し、上部電極膜１１を形成する際には、強誘電体膜１０上に、成膜の時点で結晶化した微結晶を含むＩｒＯ_x膜１１ｂを形成した後に、柱状晶を含むＩｒＯ_x膜１１ｃを形成する。 （もっと読む）

【課題】キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１１０にトランジスタＴ１、Ｔ２を形成した後、ストッパ層１２０及び層間絶縁膜１２１を形成する。そして、層間絶縁膜１２１にコンタクトホールを形成し、層間絶縁膜１２１上に銅膜を形成してコンタクトホール内に銅を埋め込む。その後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により層間絶縁膜１２１上の銅膜を除去して表面を平坦化し、プラグ１２４ａ，１２４ｂを形成する。次いで、バリアメタル１２５、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを形成する。このようにして、強誘電体キャパシタ１３０を有する半導体装置（ＦｅＲＡＭ）が形成される。 （もっと読む）

【課題】強誘電体膜の表面をレジストに曝すことなく、特性が異なる複数のキャパシタを有する半導体装置を製造する。
【解決手段】半導体装置の製造方法は、基板上方に絶縁膜を形成する工程、絶縁膜上方に下部電極層を形成する工程、下部電極層上に強誘電体膜を形成する工程、強誘電体膜上に第１上部電極層を形成する工程、第１上部電極層上に、第１領域を覆う第１レジストを形成する工程、第１レジストをマスクとしてエッチングを行うことにより、第２領域の第１上部電極層を除去するとともに、第２領域の強誘電体膜を削る工程、第１領域の第１上部電極層上及び第１領域以外の強誘電体膜上に、第２上部電極層を形成する工程、第１領域及び第２領域に第２レジストを形成する工程、第２レジストをマスクとして第１上部電極層、第２上部電極層、強誘電体膜及び下部電極層をエッチングし、第１のキャパシタ及び第２のキャパシタを形成する工程、を有する。 （もっと読む）

【課題】強誘電体キャパシタ及び常誘電体キャパシタの両方を有する半導体装置を比較的少ない工程で製造できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。その後、強誘電体キャパシタを覆う層間絶縁膜１３１を形成し、更にその上にアルミナからなる保護膜１３２を形成する。そして、ロジック回路形成領域の保護膜１３２を除去する。これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。一方、メモリセル形成領域の強誘電体キャパシタは、保護膜１３２により強誘電体特性が保持される。 （もっと読む）

【課題】下部電極がビット線の上に跨って形成されている場合においても、強誘電体膜の分極量が低下せず、安定した強誘電体キャパシタ特性を確保した半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１００の上に形成されたトランジスタ２００と、基板１００の上に形成されトランジスタ２００を覆う第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２に埋め込まれたビット線１１１と、第１の層間絶縁膜１０２の上に形成され、ビット線１１１を覆う絶縁性の第１の下部水素バリア膜１３１と、第１の下部水素バリア膜１３１の上に形成された強誘電体キャパシタ２５０とを備えている。強誘電体キャパシタ２５０は、下部電極２５１を有し、下部電極２５１は、ビット線１１１と重なり合う位置に形成され且つ上面が平坦である。 （もっと読む）

【課題】後工程のダメージがなく、優れた特性を有する強誘電体キャパシタを提供する。
【解決手段】実施形態に係わる半導体装置の製造方法は、半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタ（２００，３００，４００）を形成する第１の工程と、Ｏ_３とＴＥＯＳを原料としたＣＶＤ法により、キャパシタ（２００，３００，４００）を覆う酸化膜（１２２，１２５，１２８）を形成する第２の工程と、ＡＬＤ法により、酸化膜（１２２，１２５，１２８）上に保護膜としてのＡｌ_２Ｏ_３（１２３，１２６，１２９）膜を形成する第３の工程とを備える。 （もっと読む）

【課題】強誘電体キャパシタの分極特性を向上させつつ、ＭｇＯ膜の還元を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、スイッチングトランジスタ３０１と、第１及び第２の拡散層１２１₁，１２１₂と、層間絶縁膜１３１と、ＭｇＯ膜１４１と、ＭｇＯ膜上に形成された下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１と、上部電極２１３上に形成された第１のプラグ１７１と、第１の拡散層上に形成された第２のプラグ１７２と、第２の拡散層上に形成され、下部電極２１１と第２の拡散層とを電気的に導通させている第３のプラグ１７３とを備え、第３のプラグ１７３は、側面及び底面を形成するバリアメタル層１８１と、バリアメタル層１８１上に形成されたプラグ材層１８２とを含み、バリアメタル層１８１は、ＭｇＯ膜１４１とプラグ材層１８２との間に介在している。 （もっと読む）