【課題】水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０上にトランジスタＴを形成した後、第１の絶縁膜１２１を形成する。次に、第１の絶縁膜１２１上に強誘電体キャパシタ１３０を形成し、その上に第２の絶縁膜１３１ａを形成する。次に、第２の絶縁膜１３１ａの上面を平坦化して強誘電体キャパシタ１３０の上部電極１２８ａの上面と連続するようにした後、トランジスタＴの不純物領域１１８に接続するプラグ１３３を形成する。その後、酸化アルミニウム等により水素バリア層１３４を形成し、その上に第３の絶縁膜１３１ｂを形成する。次いで、強誘電体キャパシタ１３０及びプラグ１３３に接続する配線１３７を形成する。 （もっと読む）

【課題】 製造工程における強誘電体キャパシタの劣化を抑制することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 加工後のキャパシタ側面に、例えば、第二の保護膜としての第二のＣｅＺｒＯ膜１２５を形成し、熱処理を加えることでＣｅＺｒＯ膜中の酸素原子が、キャパシタの誘電体膜であるＰＺＴ膜１２０および酸化物により形成されるキャパシタの電極の酸素欠損を補充するように拡散することとなる。但し、加工後のキャパシタ側面にＣｅＺｒＯ膜１２５を形成した後に、熱処理の工程をあえて追加して行わない場合であっても、ＣｅＺｒＯ膜１２５の形成後に層間絶縁膜を形成するＣＶＤ工程において加熱が行われ、ＰＺＴ膜１２０およびキャパシタの電極に酸素供給が行われることとなる。 （もっと読む）

【課題】特性の優れた強誘電体キャパシタを有する半導体装置を提供する。
【解決手段】Ｉｒ膜１１７と、ＩｒＯ_２膜１２２と、Ｉｒ膜１１７とＩｒＯ_２膜１２２との間に設けられたＰＺＴ膜１２０，１２１と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、
Ｉｒ膜１１７の上に導電膜１１８を形成し、導電膜１１８の上にＳＲＯ膜１１９を形成し、ＳＲＯ膜１１９を結晶化する第１の熱処理を行い、スパッタ法により、ＳＲＯ膜１１９の上にシードＰＺＴ膜１２０を形成し、シードＰＺＴ膜１２０を結晶化する第２の熱処理を行い、ＣＶＤ法により、シードＰＺＴ膜１２０の上にバルクＰＺＴ膜１２１を形成する。 （もっと読む）

【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって、キャパシタを構成する容量絶縁膜の水素による劣化を防止すると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止できるようにする。
【解決手段】半導体記憶装置は、半導体基板１０１の上に形成された下部水素バリア膜１１０と、下部水素バリア膜１１０の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜１１３を含む少なくとも１つのキャパシタ１１５と、キャパシタ１１５の上方及び側方を覆うと共に、キャパシタ１１５の周辺領域において下部水素バリア膜１１０と接続される接続部１１９を有する上部水素バリア膜１１８とを有している。ここで、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９における接続面は、半導体基板１０１の主面に向かう方向に延びている。 （もっと読む）

【課題】キャパシタ特性の良好な強誘電体キャパシタを提供することにある。
【解決手段】本発明の強誘電体キャパシタの形成方法は、（ａ）基体１０の上方に第１導電層２０ａを形成すること、（ｂ）前記第１導電層２０ａ上に、酸素を有する強誘電体物質を含む強誘電体層３０ａを形成すること、（ｃ）前記強誘電体層３０ａ上に第２導電層４０ａを形成すること、（ｄ）前記第２導電層４０a上にマスクＭ１を形成すること、（ｅ）前記マスクＭ１を用いて、少なくとも前記第２導電層４０ａをエッチングすることにより、前記第１導電層２０、前記強誘電体層３０、及び該第２導電層４０からなるキャパシタを形成すること、（ｆ）前記（ｅ）の工程の後、前記エッチングにより露出した前記強誘電体層３０の露出面にフッ素を付着させること、（ｇ）前記キャパシタに熱処理を施すこと、を含む。 （もっと読む）

【課題】ＰＺＴの配向性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、絶縁膜を形成する工程と、絶縁膜上方に、Ｐｔで下部電極用導電膜を形成する工程と、下部電極用導電膜を、酸素を含む雰囲気に曝し、Ｐｔの酸化膜を形成する工程と、下部電極用導電膜上に、ＰＺＴで強誘電体膜を形成する工程と、強誘電体膜上に、上部電極用導電膜を形成する工程とを有する。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】強誘電体特性である分極量を維持しつつ疲労特性を向上させた信頼性が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１０１の上に形成され、高融点金属を含む導電体膜１３１と、導電体膜１３１の上に形成された複数の金属元素を含む強誘電体金属酸化膜１３２とを備えている。強誘電体金属酸化膜１３２は、複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含む。 （もっと読む）

【課題】リーク電流を実用レベルまで低減し且つ半導体集積回路装置の微細化を進めても十分なメモリの保持特性を保証できる電荷量を確保する。
【解決手段】容量素子２１６は、ＡがＡサイトを占める元素、ＢがＢサイトを占める元素、Ｏが酸素原子を表すとき、一般式ＡＢＯ₃ により表される単純プロベスカイト型結晶構造の金属酸化物からなる容量絶縁膜２１４と、これを挟み込む第１の電極及び第２の電極２１２及び２１５を備える。Ａサイトにはビスマスの陽イオン、Ｂサイトには遷移元素である第１の元素の陽イオンが配置されている。Ａサイト及びＢサイトの少なくとも一方は、ビスマス及び第１の元素以外の金属元素より選ばれた第２の元素の陽イオンによって一部置換されている。第２の元素の陽イオンによる置換量は、容量絶縁膜２１４と、第１の電極２１２及び第２の電極２１５との界面のうち少なくとも一方において最大となっている。 （もっと読む）

【課題】強誘電体膜の結晶化のための焼き締めによる熱処理不足によるメモリ特性の低下、特に強誘電体膜の残留分極特性の低下を防止しながら、製造プロセスの低温熱処理化を実現できる強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置は、ｐ型半導体基板１上に、下部電極１０、ペロブスカイト型結晶構造を持つ強誘電体膜からなる容量絶縁膜１１及び上部電極１２がこの順に積層して形成された強誘電体キャパシタを備えている。上部電極１２上に形成され、集光により強誘電体膜１２を選択的に加熱する凸型レンズ１４をさらに備えている。 （もっと読む）

【課題】強誘電体膜を用いたキャパシタの更なる特性の向上を実現し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された下部電極４８と；下部電極上に直接形成され、Ｌａが添加されたチタン酸ジルコン酸鉛の第１の強誘電体膜５０と、第１の強誘電体膜上に直接形成され、第１の強誘電体膜より膜厚が薄く、ＬａとＣａとＳｒとが添加されたチタン酸ジルコン酸鉛の第２の強誘電体膜５２とを有するキャパシタ誘電体膜５４と；キャパシタ誘電体膜上に形成された上部電極６０とを有するキャパシタを有している。 （もっと読む）

【課題】 強誘電体メモリにおいて、強誘電体キャパシタのリーク電流の面内ばらつきを抑制することが困難である。
【解決手段】 基板の上に、導電性の下部電極膜を形成する。下部電極膜の上に、下方の一部分が結晶化され、表層部はアモルファス状態である強誘電体材料からなるキャパシタ誘電体膜を形成する。キャパシタ誘電体膜の上に、導電性の第１の上部電極膜を形成する。第１の上部電極膜を形成した後、７２２℃以下の温度で熱処理を行って、キャパシタ誘電体膜のアモルファス状態の部分を結晶化させる。結晶化させた後、第１の上部電極膜の上に、第１の上部電極膜よりも厚い導電性の第２の上部電極膜を形成する。 （もっと読む）

【課題】ＣＯＢ構造の強誘電体半導体メモリにおいて、信号劣化が発生する強誘電体膜の周辺領域の面積を減らす。
【解決手段】選択ワード線に直交する方向に隣接する２つのセルトランジスタで通過ワード線を共有させ、各セルのワード線を１．５本にすることにより、キャパシタの形状を正方形に近づける。 （もっと読む）

【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。
【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。 （もっと読む）

【課題】データ読出し動作において、不要なリストア動作を省略し、破壊されたデータのリストア時間を従来よりも長くすることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、プレート駆動信号ＰＤＳと、データ書込みを示すライト信号ＷＲＩＴＥと、センスアンプから外部へのデータ読出しまたは外部からセンスアンプへのデータ書込みの実行可能期間の終了を示す動作終了信号ＰＲＥＣＨとを受け取り、ライト信号および動作終了信号に基づいてプレート駆動信号を有効または無効にするプレート制御回路ＰＣＣとを備え、プレート制御回路は、実行可能期間にプレート駆動信号を有効にし、プレート制御回路は、実行可能期間内に１度もライト信号が活性化されなかったときには実行可能期間終了時にプレート駆動信号を無効にし、実行可能期間内に少なくとも１度ライト信号が活性化されたときにはプレート駆動信号を有効にしたままにする。 （もっと読む）

【課題】製造工程における強誘電体キャパシタの劣化を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板１００の上方に、Ｐｂを含む強誘電体１２０を有するキャパシタ層を形成し、前記キャパシタ層をＲＩＥにより加工して、前記強誘電体を有するキャパシタを形成し、Ｐｂ、酸素および鉛単体酸化物を含む雰囲気で、前記キャパシタを熱処理し、前記熱処理の際に、前記雰囲気内における前記鉛単体酸化物の分圧は、前記強誘電体内におけるＰｂにより生じる前記鉛単体酸化物の蒸気圧以上、かつ前記雰囲気内における前記鉛単体酸化物の蒸気圧以下である。 （もっと読む）

【課題】強誘電体メモリー装置の歩留りを向上させる。
【解決手段】本発明の製造方法は、強誘電体キャパシタ３の上に第１層間絶縁膜１２を形成し上部電極３３に通じる下部コンタクトホールを形成する工程と、下部コンタクトホールの内側と第１層間絶縁膜１２の上とに導電材料を成膜し第１層間絶縁膜１２の上の導電材料をエッチングにより除去するとともに下部コンタクトホールの内側に導電材料からなる下部プラグ層４２を形成する工程と、第１層間絶縁膜１２の上に第２層間絶縁膜１３を形成し第２層間絶縁膜１３の上をＣＭＰ法で平坦化した後に第２層間絶縁膜１３を貫通して下部プラグ層４２に通じる上部コンタクトホール４６をエッチングにより形成する工程と、上部コンタクトホール４６の内側に下部プラグ層４２に導通する上部プラグ層４３を形成する工程と、を有する。 （もっと読む）

【課題】良好な特性の半導体装置を良好な歩留りで製造可能な製造方法を提供する
【解決手段】半導体基板１０Ａ上に絶縁膜を形成する工程と、絶縁膜上に感光性材料５１を塗布する工程と、半導体基板１０Ａの周辺部に形成された感光性材料５１を除去する工程と、感光性材料５１に対してプリベイクを行い、感光性膜５２を形成する工程と、感光性材料５１が除去された領域と離間するように、感光性膜５２に対して露光を行う工程と、露光された感光性膜５２に対して現像を行うことにより、レジストパターンを形成する工程と、レジストパターンをマスクとして、絶縁膜にコンタクトホールを形成する工程と、コンタクトホール内にプラグ導電部を形成する工程と、プラグ導電部上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタに対して、酸素雰囲気中で熱処理を行う工程と、を含む。 （もっと読む）

【課題】 求められる特性が異なる複数のキャパシタを同一基板上に混載するには、さらなる工夫が必要とされる。
【解決手段】 下部電極、上部電極、及び両者の間に配置された誘電体膜を含む下層キャパシタが、半導体基板の上に配置されている。第１の層間絶縁膜が、第１のキャパシタを覆う。複数の上層キャパシタが、第１の層間絶縁膜の上に配置されている。上層キャパシタは、下部電極、上部電極、及び両者の間に配置された誘電体膜を含み、平面視において、下層キャパシタに重なる。半導体基板の上に、上層キャパシタに対応して複数のトランジスタ配置されている。トランジスタは、上層キャパシタとともにメモリセルを構成する。 （もっと読む）