【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。 （もっと読む）

【課題】Ｐｔ残留物、Ｐｔ汚染物あるいはＰｔ膜を効果的にエッチングし、且つ、エッチング装置の金属部材の腐食進行を抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコンを含む半導体基板１上または半導体基板１上に形成されたシリコンを含む導電膜４上に、貴金属膜または貴金属を含む金属膜を形成する工程（ａ）と、工程（ａ）の後、半導体基板１に対して熱処理を行い、半導体基板１上または導電膜４上に貴金属を含むシリサイド膜７を形成する工程（ｂ）と、工程（ｂ）の後、第１の薬液を用いて未反応の貴金属を活性化する工程（ｃ）と、第２の薬液を用いて工程（ｃ）で活性化された未反応の貴金属を溶解する工程（ｄ）とを行う。工程（ｄ）は、工程（ｃ）から３０分以内に行う。 （もっと読む）

【課題】キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に下地絶縁膜９を形成する工程と、キャパシタQ1、Q2を下地絶縁膜９の上に形成する工程と、キャパシタQ1、Q2を覆う第１層間絶縁膜６８を形成する工程と、第１、第２配線溝３０、３３と、該配線溝３０、３３の底部から下に延びる第１、第２コンタクトホール３１、３４とを第１層間絶縁膜６８に形成する工程と、第１、第２配線溝３０、３３と第１、第２コンタクトホール３１、３４とに第１拡散防止膜３５と第１銅膜３６（第１導電体）とを埋め込む工程と、水素を含まない還元性ガス中において第１銅膜３６をアニールする工程とを有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】ＦｅＲＡＭ１では、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。ワードラインＷＬ１，ＷＬ２，・・・は、ドレイン領域６とソース領域７との間の領域に対向している。ドレイン領域６の上方には、強誘電体キャパシタ１２が形成されている。ドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。 （もっと読む）

【課題】デザインルールに従いつつ、セル面積に対するキャパシタ面積の割合の増大を図ることができる、半導体装置を提供する。
【解決手段】アクティブ領域３は、列方向に延びる直線領域３Ａおよび直線領域３Ａの列方向の中央において直線領域３Ａと直交する直交領域３Ｂを有する平面視Ｔ字状をなしている。直線領域３Ａの両端部に形成されたドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。。直交領域３Ｂの端部に形成されたソース領域７とビットラインＢＬ１，ＢＬ２，・・・とは、ビットコンタクトプラグ２７を介して接続されている。ビットコンタクトプラグ２７は、列方向に隣り合う２つのアクティブ領域３に形成されている４つのドレイン領域６に接続された容量コンタクトプラグ１８を頂点とする四角形の中心に配置されている。 （もっと読む）

【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。
【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。 （もっと読む）

【課題】容量素子下層のコンタクトプラグの酸化を防止しつつ、メモリセルサイズを縮小できるようにする。
【解決手段】半導体装置は、半導体基板１０１の上に形成された層間絶縁膜１０６及び１０９と、層間絶縁膜１０６及び１０９を貫通し、前記半導体基板１０１と接続する第１のコンタクトプラグ１１０と、層間絶縁膜１０６及び１０９の上に第１のコンタクトプラグ１１０を覆うように形成された絶縁性水素バリア膜１１１と、絶縁性水素バリア膜１１１を貫通し、第１のコンタクトプラグ１１０と接続する第２のコンタクトプラグ１１２と、絶縁性水素バリア膜１１１の上に第２のコンタクトプラグ１１２と接続され且つ第２のコンタクトプラグ１１２を覆うように、形成された酸素バリア膜１１３と、酸素バリア膜１１３の上に形成された容量素子１１７とを備えている。第２のコンタクトプラグ１１２は、その径が第１のコンタクトプラグ１１０の径よりも小さい。 （もっと読む）

【課題】ハードマスク上のダストに起因する強誘電体のエッチング不良を低減する。
【解決手段】半導体基板１１上に電極膜２３、強誘電体膜２４および電極膜２５を順次積層した後、ハードマスクＨＭを積層し、界面活性剤を用いてハードマスクＨＭの表面をスクラブ洗浄した後、強誘電体キャパシタ２６の平面形状に対応するようにハードマスクＨＭをパターニングし、このパターニングされたハードマスクＨＭを用いて電極膜２５、強誘電体膜２４および電極膜２３の異方性エッチングを順次行うことで、強誘電体キャパシタ２６の上部電極２５ａ、強誘電体層２４ａおよび下部電極２３ａを半導体基板１１上に形成する。 （もっと読む）

【課題】強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数の突出部２０を有するように形成された下部電極ＬＥと、下部電極上に形成された強誘電体膜ＦＥと、強誘電体膜上に形成された上部電極ＵＥとを含む強誘電体キャパシタＦＣを備えている。 （もっと読む）

【課題】アスペクト比が大きい凹部の底部においても膜厚方向の組成分布が均一な金属酸化物が形成された半導体装置を実現できるようにする。
【解決手段】半導体装置は、凹部の周縁部及び凹部の内部に順次積層された下部電極、金属酸化膜及び上部電極とを備えている。金属酸化膜は少なくとも第１の金属元素及び第２の金属元素を含む。金属酸化膜における凹部の底部に形成された部分は、下部電極側における第１の金属元素の組成と、上部電極側おける第１の金属元素の組成との間の変化率が、凹部の周縁部に形成された部分と比べて小さいか等しい。 （もっと読む）

【課題】メモリトランジスタの上部に、メモリトランジスタと平行に配置される強誘電体キャパシタを構成する強誘電体膜の膜厚バラツキを低減する。
【解決手段】強誘電体メモリ７０では、メモリトランジスタのソース及びドレインの一方に接続される台座電極ＦＤＤ上には、側面が強誘電体膜１２と接する電極ＦＤが設けられる。メモリトランジスタのソース及びドレインの他方に接続される台座電極ＳＤＤ上には、電極ＳＤが設けられる。電極ＳＤの下部側面を除く両側面には、電極ＴＤが設けられる。電極ＳＤ及び電極ＴＤは電極ＳＴＤを構成し、電極ＦＤと電極ＳＴＤの間に強誘電体膜１２が設けられる。電極ＦＤ、強誘電体膜１２、及び電極ＳＴＤは強誘電体キャパシタを構成する。強誘電体膜１２はＭＯＣＶＤ法により電極ＳＤの両側面に形成され、電極ＴＤはＣＶＤ法により強誘電体膜１２の側面に形成される。 （もっと読む）

【課題】メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板に第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、素子領域上に層間絶縁膜を介して形成された強誘電体膜と、セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され強誘電体膜の下方に形成された下部電極と、セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され強誘電体膜の上方に形成された上部電極と、を有し、セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、強誘電体キャパシタは、隣接する２つの素子領域上において、第１の方向に交互に配置されている。 （もっと読む）

【課題】温度の変化に対し常に信号量の変化を最大化した形での読み出し動作を可能とした半導体記憶装置を提供することができる。
【解決手段】ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。キャパシタＣ１、Ｃ２の他端は電圧発生回路４に接続され、制御信号線Ｖ１、Ｖ２から所定の電圧を与えられる。この制御信号線Ｖ１、Ｖ２の電圧は、所定の温度特性を与えられている。 （もっと読む）

【課題】シームの影響を抑制し、合わせずれが発生しないプラグを形成可能な半導体装置を提供する。
【解決手段】半導体基板１１上のトランジスタ１１を被う層間絶縁膜１９と、層間絶縁膜１９の上にあり、水素の拡散を抑制する層間絶縁膜２０と、層間絶縁膜１９、２０を貫通して底面がトランジスタ１４に接続され、底面及び側面にバリアメタル２４が配設され、バリアメタル２４の内側に耐酸化性のプラグメタル２６が配設され、上面中央部のシームの上端開口部にプラグメタル２６が埋め込まれたプラグ下部電極２２と、プラグ下部電極２２の上面に接して、半導体基板１１の表面に対して約８５度に立った側面を有する強誘電体膜３３と、強誘電体膜３３上に形成され、強誘電体膜３３の側面に連続して立った側面を有する上部電極３５と、層間絶縁膜２０に接触し、強誘電体膜３３及び上部電極３５の側面、上部電極３５の上面に被うバリア絶縁膜３７とを備える。 （もっと読む）

【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置１００は、強誘電体キャパシタＣとセルトランジスタＴｒを並列に接続したメモリセルＭＣを有するメモリセルアレイ１ａを備える。メモリセルアレイ１ａは、基板１０の上層に設けられた第１導電層３１と、第１導電層３１の上面に形成された強誘電体層３２と、強誘電体層３２の上面に形成された第２導電層３４と、強誘電体層３２と同層に形成されたストッパー層３３とを備える。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。 （もっと読む）

【課題】強誘電体キャパシタを用いた信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１表面部に形成された不純物拡散層１０２と、半導体基板１０１上に形成された層間絶縁膜１０７と、層間絶縁膜１０７を貫通し、上面が層間絶縁膜１０７の上面より高く、層間絶縁膜１０７の上面より高い領域が凸状に形成され、不純物拡散層１０２と接触するコンタクトプラグ１１１と、コンタクトプラグ１１１上及び層間絶縁膜１０７の所定領域上に形成されたキャパシタ下部電極膜１１４と、キャパシタ下部電極膜１１４上に形成された強誘電体膜１１６と、強誘電体膜１１６上に形成されたキャパシタ上部電極膜１１７と、を備える。下部電極１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止され、コンタクトプラグの酸化が抑制される。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】減圧されるチャンバ６２と、チャンバ６２内において、露出するレジスト膜４９を有する半導体基板１を複数支持する基板ホルダ６４と、基板ホルダ６４の配置領域の外側に設けられ、チャンバ６２内に酸素ガスを供給する供給孔７２が複数箇所に形成されたガス供給管７１と、チャンバ６２内の流体を吸い込む排気孔が設けられた排気管７４と、レジスト膜４９をアッシングさせるための酸素ガスを活性化する高周波電源６６と、を有する。 （もっと読む）

【課題】半導体装置にクラックの発生を防止する絶縁性応力緩和膜を用いながらも、下方からの水素の進入を阻止して容量絶縁膜の還元を防止できるようにする。
【解決手段】半導体装置は、第１の絶縁性水素バリア膜１８と、その上に形成された第２の絶縁性水素バリア膜１９と、第１の層間絶縁膜１７、第１の絶縁性水素バリア膜１８及び第２の絶縁性水素バリア膜１９を貫通するコンタクトプラグ２０と、第２の絶縁性水素バリア膜の上に順次形成され、下部電極２３、容量絶縁膜２５及び上部電極２６よりなり、下部電極がコンタクトプラグと電気的に接続される容量素子２７を備えている。第１の絶縁性水素バリア膜と第２の絶縁性水素バリア膜は、互いの組成比が異なる窒化シリコンよりなり、第２の絶縁性水素バリア膜のシリコン原子数に対する窒素原子数の比の値は、第１の絶縁性水素バリア膜のシリコン原子数に対する窒素原子数の比の値よりも小さい。 （もっと読む）

【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。 （もっと読む）