半導体記憶装置及びその製造方法
【課題】キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって、キャパシタを構成する容量絶縁膜の水素による劣化を防止すると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止できるようにする。
【解決手段】半導体記憶装置は、半導体基板１０１の上に形成された下部水素バリア膜１１０と、下部水素バリア膜１１０の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜１１３を含む少なくとも１つのキャパシタ１１５と、キャパシタ１１５の上方及び側方を覆うと共に、キャパシタ１１５の周辺領域において下部水素バリア膜１１０と接続される接続部１１９を有する上部水素バリア膜１１８とを有している。ここで、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９における接続面は、半導体基板１０１の主面に向かう方向に延びている。
【解決手段】半導体記憶装置は、半導体基板１０１の上に形成された下部水素バリア膜１１０と、下部水素バリア膜１１０の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜１１３を含む少なくとも１つのキャパシタ１１５と、キャパシタ１１５の上方及び側方を覆うと共に、キャパシタ１１５の周辺領域において下部水素バリア膜１１０と接続される接続部１１９を有する上部水素バリア膜１１８とを有している。ここで、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９における接続面は、半導体基板１０１の主面に向かう方向に延びている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、強誘電体又は高誘電体を容量絶縁膜とするキャパシタを水素バリア膜で被覆した半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
容量絶縁膜に強誘電体又は高誘電体を用いたキャパシタを有する半導体記憶装置は、ヒステリシス特性による残留分極及び高い比誘電率を持つため、不揮発性メモリ装置及びＤＲＡＭ（dynamic random access memory）装置の分野において、容量絶縁膜に酸化シリコン又は窒化シリコンを用いた半導体記憶装置と置き換わる可能性がある。
【０００３】
しかしながら、強誘電体又は高誘電体は結晶構造自体がその物理的特性を決定する金属酸化物であるため、水素による還元作用の影響が大きく、特性の劣化を起こしやすい。一方、ＭＯＳ（metal oxide semiconductor）トランジスタ形成工程、多層配線形成工程及び保護膜形成工程等においては、水素ガスはもとより、水素原子を含むシラン（ＳｉＨ４）ガス、レジスト材料及び水（水分）等を多用する場合が多い。
【０００４】
そこで、近年、キャパシタの周囲に水素バリア膜を設け、キャパシタを単体ごとに又は複数のキャパシタを一単位としてその全体を水素バリア膜で覆う技術が提示されている（例えば、特許文献１を参照。）。
【０００５】
以下、特許文献１に開示された従来例に係る、強誘電体を用いた容量絶縁膜を有する半導体記憶装置について、図８を参照しながら説明する。
【０００６】
図８に示すように、従来例に係る半導体記憶装置は、半導体基板１の上部に形成されたＭＯＳトランジスタ１０と、該ＭＯＳトランジスタ１０の上に層間絶縁膜１８を介して配設され、下部電極３２及び上部電極３６とこれらの間に挟まれた強誘電体膜３４とからなる強誘電体キャパシタ３０とを備えた強誘電体メモリ装置である。ここで、層間絶縁膜１８には、ＭＯＳトランジスタ１０と下部電極３２とを電気的に接続するコンタクトプラグ２８が形成されている。
【０００７】
層間絶縁膜１８の上にはビット線２２が設けられ、該ビット線２２と下部電極３２との間には、層間絶縁膜２４を介して下部水素拡散防止膜２６が設けられている。強誘電体キャパシタ３０は、層間絶縁膜４０、４４に覆われており、強誘電体キャパシタ３０の上部電極３６には、層間絶縁膜４０、４４に設けられたコンタクトプラグ４６が接続されている。強誘電体キャパシタ３０の上面及び側面は、コンタクトプラグ４６との接続部を除いて、上部水素拡散防止膜４２によって覆われている。
【０００８】
強誘電体キャパシタ３０の側方において、下部水素拡散防止膜２６と上部水素拡散防止膜４２とが接続され、下部水素拡散防止膜２６が成膜された方向（半導体基板１の主面と平行な方向）に互いの接続部が延伸している。
【０００９】
従来の半導体記憶装置においては、上記の構成を採ることにより、配線及び保護膜形成工程において発生する水素雰囲気での熱処理工程において、下部水素拡散防止膜２６及び上部水素拡散防止膜４２の接続部からの水素の浸入による強誘電体膜３４の還元を防止することが可能となり、信頼性が高いメモリ素子を製造することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１９５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来の半導体記憶装置は、キャパシタの周囲を覆う上部及び下部の水素拡散防止膜同士の接続部によって、キャパシタ形成領域の面積が大きくなるという問題がある。
【００１２】
本発明は、前記の問題を解決し、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止すると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体記憶装置を、下部水素バリア膜と上部水素バリア膜との接続部における接続面が基板の主面に向かう方向に形成する構成とする。
【００１４】
具体的に、本発明に係る半導体記憶装置は、半導体基板の上に形成された下部水素バリア膜と、下部水素バリア膜の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタと、キャパシタの上方及び側方を覆うと共に、キャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜とを備え、接続部における接続面は、半導体基板の主面に向かう方向に延びている。
【００１５】
本発明の半導体記憶装置によると、キャパシタの上方及び側方を覆うと共にキャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜は、下部水素バリア膜との接続部における接続面が半導体基板の主面に向かう方向に延びている。このため、下部水素バリア膜と上部水素バリア膜との接続部の半導体基板の主面への投影面積が小さくなるので、容量絶縁膜の水素による劣化を確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の拡大を防止することができる。
【００１６】
本発明の半導体記憶装置において、接続部の接続長さは、少なくとも下部水素バリア膜の膜厚よりも長くてもよい。
【００１７】
本発明の半導体記憶装置において、接続部における接続面は、半導体基板の主面に対して垂直であってよい。
【００１８】
本発明の半導体記憶装置において、接続部は、半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状を有していてもよい。
【００１９】
本発明の半導体記憶装置において、キャパシタは複数であって、半導体基板の上に複数のキャパシタが行列状に配置され、下部水素バリア膜及び上部水素バリア膜は、複数のキャパシタを一括に覆っており、接続部は、複数のキャパシタの周囲に形成されていてもよい。
【００２０】
本発明の半導体記憶装置において、下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、珪化酸化チタン又は珪化酸化タンタルからなってもよい。
【００２１】
本発明の半導体記憶装置において、上部水素バリア膜は、酸化チタンアルミニウム、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなってもよい。
【００２２】
本発明の半導体記憶装置において、容量絶縁膜は、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、ｘは、０≦ｘ≦１である。）又はＴａ２Ｏ５からなってもよい。
【００２３】
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、溝部を含む第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、下部水素バリア膜の上におけるキャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、キャパシタを含む下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜の上に、キャパシタを覆うと共に端部が溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、マスクを用いて、第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、工程（ｇ）よりも後に、マスクを除去し、第２の層間絶縁膜及び露出した第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、工程（ｃ）において、下部水素バリア膜は、第１の層間絶縁膜の溝部に埋め込むように形成し、工程（ｈ）において、上部水素バリア膜は、溝部に残存する下部水素バリア膜の露出面に沿って形成されることにより、キャパシタの周辺領域において下部水素バリア膜と接続される接続部が形成され、接続部における接続面は、半導体基板の主面に向かう方向に延びるように形成される。
【００２４】
第１の半導体記憶装置の製造方法によると、キャパシタの上方及び側方を覆うと共にキャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜は、下部水素バリア膜との接続部における接続面が半導体基板の主面に向かう方向に延びるように形成される。このため、下部水素バリア膜と上部水素バリア膜との接続部の半導体基板の主面への投影面積が小さくなるので、容量絶縁膜の水素による劣化を確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の拡大を防止することができる。
【００２５】
本発明に係る第２の半導体記憶装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、溝部を含む第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、下部水素バリア膜の上におけるキャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、キャパシタを含む下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜の上に、キャパシタを覆うと共に端部が溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、マスクを用いて、第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、工程（ｇ）よりも後に、マスクを除去し、第２の層間絶縁膜及び露出した第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、工程（ｃ）において、下部水素バリア膜は、第１の層間絶縁膜の溝部に埋め込むように形成し、工程（ｇ）において、下部水素バリア膜は、該下部水素バリア膜の膜厚分のみを除去し、工程（ｈ）において、上部水素バリア膜は、溝部に残存する下部水素バリア膜の露出面に沿って形成されることにより、キャパシタの周辺領域において下部水素バリア膜と接続される接続部が形成され、接続部における接続面は、半導体基板の主面に向かう方向に延びるように形成され、且つ、半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となる。
【００２６】
第２の半導体記憶装置の製造方法によると、第１の半導体記憶装置の製造方法と同様の効果を得られる上に、接続部における接続面が半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となるため、キャパシタ形成領域の周辺部の面積を大きく広げることなく、下部水素バリア膜と上部水素バリア膜との接続部の接続距離を十分に確保できる。その結果、下部水素バリア膜と上部水素バリア膜との接続部の耐水素性を向上することができる。
【００２７】
第１又は第２の半導体記憶装置の製造方法において、接続部の接続長さは、少なくとも下部水素バリア膜の膜厚よりも長くてもよい。
【００２８】
第１又は第２の半導体記憶装置の製造方法において、キャパシタは、その複数が半導体基板の上に行列状に配置され、下部水素バリア膜及び上部水素バリア膜は、複数のキャパシタを一括に覆っており、接続部は複数のキャパシタの周囲に形成されていてもよい。
【発明の効果】
【００２９】
本発明に係る半導体記憶装置及びその製造方法によると、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって容量絶縁膜の水素による劣化が確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体記憶装置を示す部分的な平面図である。
【図２】図１のII−II線における模式的な断面図である
【図３】本発明の一実施形態に係る半導体記憶装置の一変形例を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】（ａ）は本発明の一実施形態に係る半導体記憶装置の製造方法における下部水素バリア膜と上部水素バリア膜との接続状態を示す部分的な断面図であり、（ｂ）は比較例に係る断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一変形例を示す要部の工程順の断面図である。
【図８】従来例に係る半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【００３１】
（一実施形態）
本発明の一実施形態について図１及び図２を参照しながら説明する。
【００３２】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリ領域２００とその周辺回路領域２１０とに区画された半導体基板１０１を有し、該半導体基板１０１におけるメモリ領域２００には、例えばマトリクス状に配置された複数のメモリセルが形成されている。複数のキャパシタ１１５からなるメモリセルアレイを囲む領域（メモリ領域２００内の周辺部）には溝部１０５ａが形成され、この溝部１０５ａにおいて、下部水素バリア膜１１０と上部水素バリア膜１１８とが接続されている。ここで、符号１１０ａは下部水素バリア膜１１０の端面を表し、符号１１８ａは上部水素バリア膜１１８の端面を表している。
【００３３】
下部電極１１２と上部電極１１４との間に挟まれる容量絶縁膜は、例えばペロブスカイト型酸化物等の高誘電体又は強誘電体で構成されている。具体的には、例えばＰｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３又は（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、いずれもｘは０≦ｘ≦１である。）等により構成される。なお、容量絶縁膜の一部に高誘電体膜又は強誘電体膜が含まれていてもよい。
【００３４】
図２の断面図に示すように、各メモリセルは、例えばゲート絶縁膜を介して半導体基板１０１の上に形成されたゲート電極１０４、及び半導体基板１０１におけるゲート電極１０４の両側方の領域に形成されたｎ型不純物を含む不純物拡散層１０３を有するＭＯＳトランジスタ（セル選択トランジスタ）２２０と、該ＭＯＳトランジスタ２２０の上方に形成されたキャパシタ１１５とを有している。ここで、各ＭＯＳトランジスタ２２０は、半導体基板１０１の上部に選択的に形成された素子分離領域１０２によって絶縁分離されている。また、それぞれ下部電極１１２と上部電極１１４との間に容量絶縁膜１１３を有するキャパシタ１１５は、下部水素バリア膜１１０と上部水素バリア膜１１８とによって一括に覆われている。なお、メモリ領域２００に形成された複数のキャパシタ１１５は、下部水素バリア膜１１０及び上部水素バリア膜１１８によって一括に囲まれているが、個々のキャパシタ１１５の周囲がそれぞれ下部水素バリア膜１１０と上部水素バリア膜１１８とによって覆われた構造であってもよい。
【００３５】
以下に、本実施形態に係る半導体記憶装置の構成をより詳細に説明する。
【００３６】
半導体基板１０１の主面上には、酸化シリコン等からなる第１の層間絶縁膜１０５が形成され、第１の層間絶縁膜１０５の上には下部水素バリア膜１１０が形成されている。下部水素バリア膜１１０は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、その端部が下方（基板側）に屈曲した断面Ｌ字形状を有している。ここで、下部水素バリア膜１１０は、例えば水素が透過しにくい窒化シリコン等によって構成される。
【００３７】
下部水素バリア膜１１０の上には、それぞれ基板側から順次成膜された下部電極１１２、容量絶縁膜１１３及び上部電極１１４からなる複数のキャパシタ１１５が形成されている。下部電極１１２は、第１の層間絶縁膜１０５及び下部水素バリア膜１１０を貫通する第１のコンタクトプラグ１０９によって、ＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続されている。
【００３８】
メモリ領域２００には、各キャパシタ１１５の上面及び周囲を覆うように、酸化シリコン等からなる第２の層間絶縁膜１０８が形成されている。さらに、第２の層間絶縁膜１０８は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、その端面が基板面に垂直に又は上方がメモリ領域２００の内側に傾く順テーパ状にパターニングされている。
【００３９】
ここで、上部水素バリア膜１１８には、下部水素バリア膜１１０の溝部１０５ａの壁面に断面Ｌ字状に下方に屈曲した端部との間で接続部１１９が形成されている。より具体的には、接続部１１９は、第２の層間絶縁膜１０８の端部を第１の層間絶縁膜１０５に設けた溝部１０５ａと合わせるパターニングの際に形成された、第１の層間絶縁膜１０５の側面上に形成されている。従って、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続面は、垂直又は斜め下方に半導体基板１０１に向かうように延びている。ここで、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の長さは、少なくとも下部水素バリア膜１１０の膜厚以上に形成されていることが好ましい。
【００４０】
周辺回路領域２１０に形成された第１の層間絶縁膜１０５の上、及びメモリ領域２００に形成された上部水素バリア膜１１８の上には、酸化シリコンからなる第３の層間絶縁膜１１７が形成され、該第３の層間絶縁膜１１７の上には配線１２１が選択的に形成されている。配線１２１における周辺回路領域２１０の上側部分において、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通する第２のコンタクトプラグ１２０が形成されており、該第２のコンタクトプラグ１２０は、配線１２１と半導体基板１０１に形成された不純物拡散層１０３と接続されている。
【００４１】
このように、本実施形態に係る半導体記憶装置は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９が、下部水素バリア膜１１０の膜厚以上となるように形成されており、且つ下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の接続面は、半導体基板１０１にほぼ垂直に向かうように延伸していることを特徴とする。
【００４２】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離を長くできるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００４３】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【００４４】
なお、図２においては、下部水素バリア膜１１０が下方に向かってＬ字状に屈曲し、且つ上部水素バリア膜１１８と接続する接続部１１９の接続面は、半導体基板１０１に向かって垂直に延伸している。しかしながら、この接続部１１９の形状は、接続面が基板面に垂直に延伸する構成に限られない。すなわち、メモリ領域２００の面積の増大がある程度許容できるのであれば、接続部１１９は、半導体基板１０１に対して斜め下方に延伸していてもよい。さらには、接続部１１９の接続形状は、本実施形態の一変形例である、図３に示すような、階段状でもよく、基板面に対して斜め成分を持った階段状であっても構わない。但し、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９は、基板面に対して垂直に延伸する方が基板面に対して斜めに延伸するよりも、メモリ領域２００の面積の拡大を防止する効果が高いため、より好ましい。
【００４５】
また、図２及び図３の構成においては、周辺回路領域２１０に形成された上部水素バリア膜１１８を除去した後に、第２のコンタクトプラグ１２０を形成しているため、上部水素バリア膜１１８は絶縁性であっても導電性であっても構わない。但し、キャパシタ１１５を構成する上部電極１１４と上部水素バリア膜１１８の距離が近く、上部電極１１４と上部水素バリア膜１１８との間の層間容量の影響が懸念される場合には、上部水素バリア膜１１８は絶縁性であることが好ましい。
【００４６】
また、図２及び図３においては、キャパシタ１１５はプレーナスタック型としているが、凹型又は凸型の立体型キャパシタにより構成されていても構わない。
【００４７】
また、本実施形態に係る半導体記憶装置は、キャパシタ１１５の下部電極１１２がＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続される構成を採るが、下部電極１１２がＭＯＳトランジスタ２２０のゲート電極１０４と接続される構成の半導体記憶装置であっても、本実施形態の構成を適用することにより、同様の効果を得ることができる。
【００４８】
（一実施形態の製造方法）
以下、本発明の一実施形態に係る半導体記憶装置の製造方法について、図４〜図６を参照しながら説明する。
【００４９】
まず、図４（ａ）に示すように、リソグラフィ法及びドライエッチング法により、例えばｐ型シリコン（Ｓｉ）からなる半導体基板１０１の上部に、深さが約３００ｎｍの溝部を選択的に形成する。続いて、化学的気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、半導体基板１０１の主面上にシリコン酸化膜を形成し、その後、化学機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）法によって、形成されたシリコン酸化膜を平坦化することにより、溝部に埋め込まれた酸化シリコンからなる素子分離領域１０２を形成する。
【００５０】
その後、例えば熱酸化法により、半導体基板１０１の主面上に膜厚が約１０ｎｍのゲート絶縁膜（図示せず）を形成する。続いて、低圧ＣＶＤ法により、ゲート絶縁膜の上に膜厚が約２００ｎｍのポリシリコン膜を形成し、リソグラフィ法及びドライエッチング法により、形成されたポリシリコン膜をパターニングして、ポリシリコンからなる複数のゲート電極１０４を形成する。
【００５１】
続いて、ＣＶＤ法により、半導体基板１０１の上にゲート電極１０４を覆い、且つ膜厚が約５０ｎｍのシリコン酸化膜（図示せず）を形成し、形成したシリコン酸化膜に対してエッチバックを行なって、ゲート電極１０４の両側面上にサイドウォール絶縁膜１０４Ａを形成する。続いて、ゲート電極１０４及びサイドウォール絶縁膜１０４Ａをマスクとして、半導体基板１０１の上部に、例えば高濃度のヒ素（Ａｓ）イオンを注入することにより、ｎ型の不純物拡散層（ドレイン拡散層／ソース拡散層）１０３をそれぞれ形成する。これにより、ＭＯＳトランジスタ２２０が形成される。
【００５２】
続いて、ＣＶＤ法により、半導体基板１０１上の全面にゲート電極１０４を埋め込むようにシリコン酸化膜を形成し、その後、ＣＭＰ法により、形成されたシリコン酸化膜を、各ゲート電極１０４の上側部分の膜厚が２００ｎｍ以上、より好ましくは約３００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜１０５を形成する。なお、ここでは、第１の層間絶縁膜１０５にシリコン酸化膜を用いる例を示したが、より詳細には、ホウ素（Ｂ）及びリン（Ｐ）を添加したいわゆるＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、高密度プラズマにより形成され、ホウ素及びリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）膜、又は酸化雰囲気にオゾン（Ｏ３）を用いたＯ３−ＮＳＧを用いることが好ましい。
【００５３】
また、一例として、半導体基板１０１にｐ型シリコンを用い、該半導体基板１０１にｎチャネル型ＭＯＳトランジスタ２２０を形成する場合について説明したが、ｎ型シリコンからなる半導体基板を用い、該半導体基板にｐチャネル型ＭＯＳトランジスタを形成した場合でも、本実施形態は有効である。
【００５４】
次に、図４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０５におけるメモリ領域２００と周辺回路領域２１０との境界部の近傍に幅が６０ｎｍで、深さが２００ｎｍの溝部１０５ａを形成する。続いて、ＣＶＤ法により、溝部１０５ａが形成された第１の層間絶縁膜１０５の全面を覆うと共に溝部１０５ａに充填するように、膜厚が約５０ｎｍの窒化シリコンからなる下部水素バリア膜１１０を堆積する。
【００５５】
なお、下部水素バリア膜１１０には、膜厚が約５０ｎｍの窒化シリコンを用いたが、これに限られず、酸化窒化シリコン（ＳｉＯＮ） 、酸化アルミニウム（Ａｌ２Ｏ３）、珪化酸化チタン（ＴｉＳｉＯ） 又は珪化酸化タンタル（ＴａＳｉＯ）を用いてもよい。但し、下部水素バリア膜１１０は絶縁性膜に限られる。
【００５６】
また、水素バリア性を確保するのに必要な下部水素バリア膜１１０の膜厚は、使用する膜種ごとに異なるが、一般には、２０ｎｍ以上且つ２００ｎｍ以下程度とすれば有効である。但し、下部水素バリア膜１１０の膜厚は、第１の層間絶縁膜１０５の上部に形成された溝部１０５ａの溝幅Ｓと関係し、該溝幅Ｓは下部水素バリア膜１１０の成膜時の膜厚の２倍以内が好ましい。言い換えれば、溝部１０５ａは下部水素バリア膜１１０で埋め込まれる必要がある。
【００５７】
なぜなら、図５（ｂ）の比較例に示すように、溝幅Ｓが下部水素バリア膜１１０の成膜時の膜厚の２倍を超える場合は、溝部１０５ａの中央部分に下部水素バリア膜１１０が堆積されない空隙部が発生する。この空隙部には、後の工程で上層に形成される第２の層間絶縁膜１０８が埋め込まれることになる。この状態で以降に説明するように、後工程において、下部水素バリア膜１１０における溝部１０５ａの中央部からメモリ領域２００の外側部分を除去すると、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域では溝部１０５ａに埋め込まれた第２の層間絶縁膜１０８が露出することになる。従って、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域に形成される上部水素バリア膜１１８の大半は、溝部１０５ａに埋め込まれた第２の層間絶縁膜１０８と接することになる。その結果、上部水素バリア膜１１８と下部水素バリア膜１１０との直接の接続距離Ｌ１は、溝部１０５ａの底面上の領域のみとなる。すなわち、上部水素バリア膜１１８と下部水素バリア膜１１０との接続部１１９の長さが短くなって、該接続部１１９における水素バリア性が不十分となる。
【００５８】
これに対し、本実施形態においては、図５（ａ）に示すように、第１の層間絶縁膜１０５に形成された溝部１０５ａの溝幅Ｓが、下部水素バリア膜１１０の成膜時の膜厚の２倍を超えない幅に設定されているため、溝部１０５ａが下部水素バリア膜１１０によって埋め込まれるので、溝部１０５ａの中央部分に下部水素バリア膜１１０が埋め込まれない空隙部が生じない。従って、この状態で以降に説明するように、後工程において、下部水素バリア膜１１０における溝部１０５ａの中央部分からメモリ領域２００の外側部分を除去しても、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域では、溝部１０５ａに埋め込まれた下部水素バリア膜１１０が露出することになる。従って、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域に形成される上部水素バリア膜１１８は、溝部１０５ａに埋め込まれた下部水素バリア膜１１０と接することになる。その結果、上部水素バリア膜１１８と下部水素バリア膜１１０との直接の接続距離Ｌ２は、溝部１０５ａの深さを越えるようになる。すなわち、上部水素バリア膜１１８と下部水素バリア膜１１０との接続部１１９の長さは、図５（ａ）に示す場合と比べて長くなるため、該接続部１１９における水素バリア性は十分に大きくなる。
【００５９】
なお、第１の層間絶縁膜１０５の上部に形成する溝部１０５ａの深さは、ゲート電極１０４と抵触しない程度の深さとする必要がある。そこで、溝部１０５ａの深さは、第１の層間絶縁膜１０５におけるゲート電極１０４の上側部分の膜厚と連動して調整すればよい。
【００６０】
次に、図４（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、下部水素バリア膜１１０と第１の層間絶縁膜１０５とを貫通して一方の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、下部水素バリア膜１１０の上に、膜厚が約５ｎｍのチタン（Ｔｉ）膜、膜厚が約７ｎｍの窒化チタン（ＴｉＮ）膜及び膜厚が約９０ｎｍのタングステン（Ｗ）膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における下部水素バリア膜１１０の上に残る部分を除去する。これにより、第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の一方の不純物拡散層１０３と電気的に接続される第１のコンタクトプラグ１０９が形成される。
【００６１】
次に、図４（ｄ）に示すように、スパッタ法により、第１のコンタクトプラグ１０９を含め第１の層間絶縁膜１０５の上の全面に、膜厚がそれぞれ約５０ｎｍの酸化イリジウム（ＩｒＯ２）及び白金（Ｐｔ）を順次成膜して下部電極形成膜を形成する。その後、有機金属分解（ＭＯＤ）法、有機金属化学気相堆積（ＭＯＣＶＤ）法、スパッタ法又は塗布法により、下部電極形成膜の上に、膜厚が４０ｎｍ以上且つ１５０ｎｍ以下のビスマス層状ペロブスカイト構造を有する強誘電体であるＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９からなる絶縁膜を形成する。続いて、スパッタ法により、絶縁膜の上に膜厚が約５０ｎｍの白金からなる上部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、これらの積層膜に対して、各第１のコンタクトプラグ１０９の上面を覆う共にその近傍領域を残すようにパターニングを行って、下部電極形成膜から下部電極１１２を形成し、絶縁膜から容量絶縁膜１１３を形成し、上部電極形成膜から上部電極１１４を形成することにより、それぞれが下部電極１１２、容量絶縁膜１１３及び下部電極１１２からなる複数のキャパシタ１１５を得る。
【００６２】
ここで、下部電極１１２には、膜厚がそれぞれ約５０ｎｍの酸化イリジウム及び白金からなる積層膜を用いたが、これに代えて、膜厚がそれぞれ５０ｎｍ以上且つ３００ｎｍ以下程度の酸化イリジウムと酸化ルテニウム（ＲｕＯ２）等との積層膜を用いてもよい。また、下部電極１１２として、膜厚がそれぞれ５０ｎｍ以上且つ３００ｎｍ以下程度のルテニウムと酸化ルテニウムとを順次積層した積層膜を用いてもよい。さらには、酸化チタンアルミニウム（ＴｉＡｌＯ）又はイリジウム（Ｉｒ）等の単層膜でもよく、また、少なくともＴｉＡｌＯ膜及びＩｒ膜を含む積層膜により下部電極１１２を構成してもよい。
【００６３】
また、容量絶縁膜１１３の構成材料には、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９に代えて、ビスマス層状ペロブスカイト型酸化物である強誘電体、例えばＰｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３又は（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、いずれもｘは０≦ｘ≦１である。）を用いることができる。また、高誘電体材料である五酸化タンタル（Ｔａ２Ｏ５）を容量絶縁膜１１３に用いてもよい。
【００６４】
次に、図６（ａ）に示すように、ＣＶＤ法により、下部水素バリア膜１１０の上に、各キャパシタ１１５を覆うように、酸化シリコンからなる第２の層間絶縁膜１０８を形成する。続いて、リソグラフィ法により、第２の層間絶縁膜１０８の上に、メモリ領域２００と周辺回路領域２１０との境界部の近傍に設けられた溝部１０５ａの中央部に端部が位置するようにメモリ領域２００を覆うレジストマスク１１６を形成する。
【００６５】
次に、図６（ｂ）に示すように、ドライエッチング法により、レジストマスク１１６（図示せず）を用いて、第２の層間絶縁膜１０８、下部水素バリア膜１１０、及び第１の層間絶縁膜１０５の上部におけるメモリ領域２００の外側部分を除去する。ここでは、レジストマスク１１６を用いることにより、下部水素バリア膜１１０における溝部１０５ａに充填された部分をその中央部において上端部から下端部まで一気にエッチングする。これにより、第１の層間絶縁膜１０５の溝部１０５ａにおいて、メモリ領域２００の外側面の一部となる下部水素バリア膜１１０の外側の端部が、半導体基板１０１の主面に向かう方向、例えば垂直な方向に延びるように露出する。
【００６６】
続いて、レジストマスク１１６を除去した後、スパッタ法により、露出した第１の層間絶縁膜１０５、露出した下部水素バリア膜１１０の基板面に向かって延びる端部、及び第２の層間絶縁膜１０８を覆うように、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜１１８を形成する。これにより、上部水素バリア膜１１８は、半導体基板１０１の主面に向かう方向に延びる下部水素バリア膜１１０の端部と接続されて、基板面方向に延びる接続部１１９が形成される。
【００６７】
ここで、上部水素バリア膜１１８は、膜厚を５ｎｍ以上且つ５０ｎｍ以下程度とすれば水素に対するバリア性が十分に発揮される。また、本実施形態によれば、上部水素バリア膜１１８は、導電性であっても絶縁性であっても構わない。
【００６８】
すなわち、本実施形態においては、上部水素バリア膜１１８として、膜厚が約５０ｎｍの酸化チタンアルミニウムを用いたが、これに限られない。例えば、上部水素バリア膜１１８は、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）により構成されていてもよい。
【００６９】
なお、下部水素バリア膜１１０と上部水素バリア膜１１８とに必要な接続部１１９の長さは、部材の組み合わせによっても異なるが、一般的な配線総数が４層から８層程度を想定して、約１００ｎｍ以上は確保する必要がある。
【００７０】
下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９が、従来のように、半導体基板１０１の主面に平行な方向（横方向）に延びる構成を採る場合には、接続部１１９に最低限必要な接続距離を確保するには、メモリ領域２００の周囲に１００ｎｍ程度拡張した面積が必要となる。これに対し、本実施形態においては、溝部１０５ａの溝幅Ｓを６０ｎｍとしてその中央部でエッチング加工すれば、横方向に３０ｎｍ程度の拡張が必要である。さらに、上部水素バリア膜１１８の被覆率が１００％として成膜された場合は、さらに横方向に２０ｎｍ程度の拡張が必要となり、合計で５０ｎｍ程度の拡張が必要となる。
【００７１】
しかしながら、従来の、横方向への１００ｎｍの拡張が必要となるのと比べて、本実施形態においては、横方向の拡張が５０ｎｍ程度も小さくなるため、メモリ領域２００の面積の増大を大幅に抑制することができる。
【００７２】
なお、上述した、各水素バリア膜１１０、１１８に必要とされる膜厚の範囲内であれば、水素バリア性には問題がないため、下部水素バリア膜１１０及び上部水素バリア膜１１８の膜厚をさらに薄くすることができ、その結果、メモリ領域２００における面積縮小の効果はより大きくなる。
【００７３】
また、本実施形態に係る構成は、下部水素バリア膜１１０及び上部水素バリア膜１１８の構成材料が変わる等の理由により、水素の侵入に対して各水素バリア膜１１０、１１８に最低限必要とされる接続距離が長くなるほど、従来技術と比べてメモリ領域２００における面積縮小の効果が大きくなる。
【００７４】
次に、図６（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部水素バリア膜１１８における下部水素バリア膜１１０との接続部１１９から外側（周辺回路領域２１０側）に残存する部分を除去する。続いて、ＣＶＤ法により、露出した第１の層間絶縁膜１０５及び上部水素バリア膜１１８の上に、シリコン酸化膜を堆積する。その後、ＣＭＰ法により、堆積されたシリコン酸化膜を平坦化して、酸化シリコンからなる第３の層間絶縁膜１１７を形成する。続いて、リソグラフィ法及びドライエッチング法により、周辺回路領域２１０に、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通して、ＭＯＳトランジスタ２２０の他方の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、第３の層間絶縁膜１１７の上に、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における第３の層間絶縁膜１１７の上に残る部分を除去する。これにより、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の他方の不純物拡散層１０３と電気的に接続される第２のコンタクトプラグ１２０が形成される。
【００７５】
続いて、スパッタ法により、第２のコンタクトプラグ１２０を含む第３の層間絶縁膜１１７の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次成膜する。その後、成膜された金属積層膜に対して、ドライエッチング法によりパターニングを行なって、金属積層膜からなり、且つ第２のコンタクトプラグ１２０と接続された配線１２１を形成する。
【００７６】
これ以降は、図示はしていないが、公知の製造プロセスにより、多層配線の形成、保護膜の形成及びパッドの形成等の工程を経て、所望の半導体記憶装置を得る。
【００７７】
ここでも、第３の層間絶縁膜１１７の構成材料には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等の酸化シリコンを用いるとよい。また、第３の層間絶縁膜１１７は、上部水素バリア膜１１８の上側において、５０ｎｍ以上且つ５００ｎｍ以下程度の厚さがあればよい。
【００７８】
本実施形態に係る半導体記憶装置の製造方法は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、複数のキャパシタ１１５の下面、側面及び上面を一括に覆う下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続長さが、下部水素バリア膜１１０の膜厚以上となるように形成されている。その上、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９は、その接続面が半導体基板１０１の主面に向かうように延びていることにある。
【００７９】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離が長くなるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００８０】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【００８１】
（製造方法の一変形例）
以下に、本実施形態に係る半導体記憶装置の一変形例の製造方法について、図７（ａ）〜図７（ｃ）を参照しながら説明する。本変形例に係る製造方法は、図３に示した一変形例に係る半導体記憶装置の製造方法である。なお、ここでは、図４〜図６を用いた製造方法との相違点のみを説明する。
【００８２】
まず、図７（ａ）は、図４及び図６（ａ）までの工程と同様の工程を経て得られた状態の断面構成を示している。ここでも、レジストマスク１１６は、その周辺回路領域２１０側の端部が、メモリ領域２００と周辺回路領域２１０との境界部の近傍に設けられた溝部１０５ａの中央部に位置するようにパターニングされている。
【００８３】
次に、図７（ｂ）に示すように、ドライエッチング法により、レジストマスク１１６（図示せず）を用いて、第２の層間絶縁膜１０８、下部水素バリア膜１１０、及び第１の層間絶縁膜１０５の上部におけるメモリ領域２００の外側部分を除去する。但し、本変形例においては、成膜された下部水素バリア膜１１０は、溝部１０５ａの底面上に少なくともその膜厚分が残る程度にエッチングを行っている。このため、下部水素バリア膜１１０が埋め込まれた溝部１０５ａにおいては、該溝部１０５ａの上端部よりも上側に形成された下部水素バリア膜１１０のみが除去される。その結果、下部水素バリア膜１１０は、溝部１０５ａの中央部からメモリ領域２００の外側の領域においては、該溝部１０５ａの底部にのみ残存し、溝部１０５ａの中央部からメモリ領域２００の内側の領域においては、該溝部１０５ａの内部とその上端よりも上側とに残存する。このため、下部水素バリア膜１１０の断面形状は、溝部１０５ａとその近傍の領域で階段状となる。
【００８４】
続いて、レジストマスク１１６を除去した後、スパッタ法により、露出した第１の層間絶縁膜１０５、露出した下部水素バリア膜１１０の階段状の端部、及び第２の層間絶縁膜１０８を覆うように、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜１１８を形成する。これにより、上部水素バリア膜１１８は、階段状であってその一部が半導体基板１０１の主面に向かう方向に延びる下部水素バリア膜１１０の端部と接続されて、基板面方向に延びる接続部１１９が形成される。さらに、本変形例においては、上述した製造方法における、幅が６０ｎｍで、深さが２００ｎｍの溝部１０５ａに、膜厚が５０ｎｍの上部水素バリア膜１１８を形成する場合と比較して、上部水素バリア膜１１８と下部水素バリア膜１１０との接続距離は、半導体基板１０１の主面に垂直な方向に延びる部分については２００ｎｍ＋５０ｎｍと同一であるものの、階段状の部分、すなわち溝部１０５ａの加工面の幅である約３０ｎｍ（溝部１０５ａの幅の約２分の１）に相当する分だけ接続距離を長くすることができる。
【００８５】
また、下部水素バリア膜１１０を階段状に加工することにより、下部水素バリア膜１１０自体のエッチング量を少なくすることができるため、メモリ領域２００と周辺回路領域２１０との段差が小さくなる。これにより、後工程において形成するアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる配線の形成を容易にする効果もある。
【００８６】
次に、図７（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部水素バリア膜１１８における下部水素バリア膜１１０との接続部１１９から外側（周辺回路領域２１０側）に残存する部分を除去する。続いて、ＣＶＤ法により、露出した第１の層間絶縁膜１０５及び上部水素バリア膜１１８の上に、シリコン酸化膜を堆積する。その後、ＣＭＰ法により、堆積されたシリコン酸化膜を平坦化して、酸化シリコンからなる第３の層間絶縁膜１１７を形成する。続いて、リソグラフィ法及びドライエッチング法により、周辺回路領域２１０に、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通して、ＭＯＳトランジスタ２２０の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、第３の層間絶縁膜１１７の上に、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における第３の層間絶縁膜１１７の上に残る部分を除去する。これにより、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続される第２のコンタクトプラグ１２０が形成される。
【００８７】
続いて、スパッタ法により、第２のコンタクトプラグ１２０を含む第３の層間絶縁膜１１７の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次成膜する。その後、成膜された金属積層膜に対して、ドライエッチング法によりパターニングを行なって、金属積層膜からなり、且つ第２のコンタクトプラグ１２０と接続された配線１２１を形成する。
【００８８】
これ以降は、図示はしていないが、公知の製造プロセスにより、多層配線の形成、保護膜の形成及びパッドの形成等の工程を経て、所望の半導体記憶装置を得る。
【００８９】
本実施形態に係る半導体記憶装置の製造方法の一変形例の特徴は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の長さが下部水素バリア膜１１０の膜厚以上となるように形成されている。その上、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の接続面が、半導体基板１０１の主面にほぼ垂直な方向に向かう部分と半導体基板１０１の主面にほぼ平行な方向に向かう部分とによって階段状に形成されていることにある。
【００９０】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離が長くなるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００９１】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【産業上の利用可能性】
【００９２】
本発明に係る半導体記憶装置及びその製造方法は、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって容量絶縁膜の水素による劣化が確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止することが可能となり、特に、強誘電体又は高誘電体を容量絶縁膜とするキャパシタを水素バリア膜で被覆した半導体記憶装置及びその製造方法等に有用である。
【符号の説明】
【００９３】
１０１ 半導体基板
１０２ 素子分離領域
１０３ 不純物拡散層
１０４ ゲート電極
１０４Ａ サイドウォール絶縁膜
１０５ 第１の層間絶縁膜
１０５ａ 溝部
１０８ 第２の層間絶縁膜
１０９ 第１コンタクトプラグ
１１０ 下部水素バリア膜
１１０ａ 下部水素バリア膜の端面
１１２ 下部電極
１１３ 容量絶縁膜
１１４ 上部電極
１１５ キャパシタ
１１６ レジストマスク
１１７ 第３の層間絶縁膜
１１８ 上部水素バリア膜
１１８ａ 上部水素バリア膜の端面
１１９ 接続部
１２１ 配線
１２２ 下部水素バリア膜の境界
１２３ 上部水素バリア膜の境界
２００ メモリ領域
２１０ 周辺回路領域
２２０ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、強誘電体又は高誘電体を容量絶縁膜とするキャパシタを水素バリア膜で被覆した半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
容量絶縁膜に強誘電体又は高誘電体を用いたキャパシタを有する半導体記憶装置は、ヒステリシス特性による残留分極及び高い比誘電率を持つため、不揮発性メモリ装置及びＤＲＡＭ（dynamic random access memory）装置の分野において、容量絶縁膜に酸化シリコン又は窒化シリコンを用いた半導体記憶装置と置き換わる可能性がある。
【０００３】
しかしながら、強誘電体又は高誘電体は結晶構造自体がその物理的特性を決定する金属酸化物であるため、水素による還元作用の影響が大きく、特性の劣化を起こしやすい。一方、ＭＯＳ（metal oxide semiconductor）トランジスタ形成工程、多層配線形成工程及び保護膜形成工程等においては、水素ガスはもとより、水素原子を含むシラン（ＳｉＨ４）ガス、レジスト材料及び水（水分）等を多用する場合が多い。
【０００４】
そこで、近年、キャパシタの周囲に水素バリア膜を設け、キャパシタを単体ごとに又は複数のキャパシタを一単位としてその全体を水素バリア膜で覆う技術が提示されている（例えば、特許文献１を参照。）。
【０００５】
以下、特許文献１に開示された従来例に係る、強誘電体を用いた容量絶縁膜を有する半導体記憶装置について、図８を参照しながら説明する。
【０００６】
図８に示すように、従来例に係る半導体記憶装置は、半導体基板１の上部に形成されたＭＯＳトランジスタ１０と、該ＭＯＳトランジスタ１０の上に層間絶縁膜１８を介して配設され、下部電極３２及び上部電極３６とこれらの間に挟まれた強誘電体膜３４とからなる強誘電体キャパシタ３０とを備えた強誘電体メモリ装置である。ここで、層間絶縁膜１８には、ＭＯＳトランジスタ１０と下部電極３２とを電気的に接続するコンタクトプラグ２８が形成されている。
【０００７】
層間絶縁膜１８の上にはビット線２２が設けられ、該ビット線２２と下部電極３２との間には、層間絶縁膜２４を介して下部水素拡散防止膜２６が設けられている。強誘電体キャパシタ３０は、層間絶縁膜４０、４４に覆われており、強誘電体キャパシタ３０の上部電極３６には、層間絶縁膜４０、４４に設けられたコンタクトプラグ４６が接続されている。強誘電体キャパシタ３０の上面及び側面は、コンタクトプラグ４６との接続部を除いて、上部水素拡散防止膜４２によって覆われている。
【０００８】
強誘電体キャパシタ３０の側方において、下部水素拡散防止膜２６と上部水素拡散防止膜４２とが接続され、下部水素拡散防止膜２６が成膜された方向（半導体基板１の主面と平行な方向）に互いの接続部が延伸している。
【０００９】
従来の半導体記憶装置においては、上記の構成を採ることにより、配線及び保護膜形成工程において発生する水素雰囲気での熱処理工程において、下部水素拡散防止膜２６及び上部水素拡散防止膜４２の接続部からの水素の浸入による強誘電体膜３４の還元を防止することが可能となり、信頼性が高いメモリ素子を製造することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１９５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来の半導体記憶装置は、キャパシタの周囲を覆う上部及び下部の水素拡散防止膜同士の接続部によって、キャパシタ形成領域の面積が大きくなるという問題がある。
【００１２】
本発明は、前記の問題を解決し、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって、キャパシタを構成する容量絶縁膜の水素による劣化を確実に防止すると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体記憶装置を、下部水素バリア膜と上部水素バリア膜との接続部における接続面が基板の主面に向かう方向に形成する構成とする。
【００１４】
具体的に、本発明に係る半導体記憶装置は、半導体基板の上に形成された下部水素バリア膜と、下部水素バリア膜の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタと、キャパシタの上方及び側方を覆うと共に、キャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜とを備え、接続部における接続面は、半導体基板の主面に向かう方向に延びている。
【００１５】
本発明の半導体記憶装置によると、キャパシタの上方及び側方を覆うと共にキャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜は、下部水素バリア膜との接続部における接続面が半導体基板の主面に向かう方向に延びている。このため、下部水素バリア膜と上部水素バリア膜との接続部の半導体基板の主面への投影面積が小さくなるので、容量絶縁膜の水素による劣化を確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の拡大を防止することができる。
【００１６】
本発明の半導体記憶装置において、接続部の接続長さは、少なくとも下部水素バリア膜の膜厚よりも長くてもよい。
【００１７】
本発明の半導体記憶装置において、接続部における接続面は、半導体基板の主面に対して垂直であってよい。
【００１８】
本発明の半導体記憶装置において、接続部は、半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状を有していてもよい。
【００１９】
本発明の半導体記憶装置において、キャパシタは複数であって、半導体基板の上に複数のキャパシタが行列状に配置され、下部水素バリア膜及び上部水素バリア膜は、複数のキャパシタを一括に覆っており、接続部は、複数のキャパシタの周囲に形成されていてもよい。
【００２０】
本発明の半導体記憶装置において、下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、珪化酸化チタン又は珪化酸化タンタルからなってもよい。
【００２１】
本発明の半導体記憶装置において、上部水素バリア膜は、酸化チタンアルミニウム、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなってもよい。
【００２２】
本発明の半導体記憶装置において、容量絶縁膜は、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、ｘは、０≦ｘ≦１である。）又はＴａ２Ｏ５からなってもよい。
【００２３】
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、溝部を含む第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、下部水素バリア膜の上におけるキャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、キャパシタを含む下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜の上に、キャパシタを覆うと共に端部が溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、マスクを用いて、第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、工程（ｇ）よりも後に、マスクを除去し、第２の層間絶縁膜及び露出した第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、工程（ｃ）において、下部水素バリア膜は、第１の層間絶縁膜の溝部に埋め込むように形成し、工程（ｈ）において、上部水素バリア膜は、溝部に残存する下部水素バリア膜の露出面に沿って形成されることにより、キャパシタの周辺領域において下部水素バリア膜と接続される接続部が形成され、接続部における接続面は、半導体基板の主面に向かう方向に延びるように形成される。
【００２４】
第１の半導体記憶装置の製造方法によると、キャパシタの上方及び側方を覆うと共にキャパシタの周辺領域において下部水素バリア膜と接続される接続部を有する上部水素バリア膜は、下部水素バリア膜との接続部における接続面が半導体基板の主面に向かう方向に延びるように形成される。このため、下部水素バリア膜と上部水素バリア膜との接続部の半導体基板の主面への投影面積が小さくなるので、容量絶縁膜の水素による劣化を確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の拡大を防止することができる。
【００２５】
本発明に係る第２の半導体記憶装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、溝部を含む第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、下部水素バリア膜の上におけるキャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、キャパシタを含む下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、第２の層間絶縁膜の上に、キャパシタを覆うと共に端部が溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、マスクを用いて、第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、工程（ｇ）よりも後に、マスクを除去し、第２の層間絶縁膜及び露出した第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、工程（ｃ）において、下部水素バリア膜は、第１の層間絶縁膜の溝部に埋め込むように形成し、工程（ｇ）において、下部水素バリア膜は、該下部水素バリア膜の膜厚分のみを除去し、工程（ｈ）において、上部水素バリア膜は、溝部に残存する下部水素バリア膜の露出面に沿って形成されることにより、キャパシタの周辺領域において下部水素バリア膜と接続される接続部が形成され、接続部における接続面は、半導体基板の主面に向かう方向に延びるように形成され、且つ、半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となる。
【００２６】
第２の半導体記憶装置の製造方法によると、第１の半導体記憶装置の製造方法と同様の効果を得られる上に、接続部における接続面が半導体基板の主面に対して垂直な方向に延びる垂直部分と半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となるため、キャパシタ形成領域の周辺部の面積を大きく広げることなく、下部水素バリア膜と上部水素バリア膜との接続部の接続距離を十分に確保できる。その結果、下部水素バリア膜と上部水素バリア膜との接続部の耐水素性を向上することができる。
【００２７】
第１又は第２の半導体記憶装置の製造方法において、接続部の接続長さは、少なくとも下部水素バリア膜の膜厚よりも長くてもよい。
【００２８】
第１又は第２の半導体記憶装置の製造方法において、キャパシタは、その複数が半導体基板の上に行列状に配置され、下部水素バリア膜及び上部水素バリア膜は、複数のキャパシタを一括に覆っており、接続部は複数のキャパシタの周囲に形成されていてもよい。
【発明の効果】
【００２９】
本発明に係る半導体記憶装置及びその製造方法によると、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって容量絶縁膜の水素による劣化が確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体記憶装置を示す部分的な平面図である。
【図２】図１のII−II線における模式的な断面図である
【図３】本発明の一実施形態に係る半導体記憶装置の一変形例を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図５】（ａ）は本発明の一実施形態に係る半導体記憶装置の製造方法における下部水素バリア膜と上部水素バリア膜との接続状態を示す部分的な断面図であり、（ｂ）は比較例に係る断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体記憶装置の製造方法の一変形例を示す要部の工程順の断面図である。
【図８】従来例に係る半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【００３１】
（一実施形態）
本発明の一実施形態について図１及び図２を参照しながら説明する。
【００３２】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリ領域２００とその周辺回路領域２１０とに区画された半導体基板１０１を有し、該半導体基板１０１におけるメモリ領域２００には、例えばマトリクス状に配置された複数のメモリセルが形成されている。複数のキャパシタ１１５からなるメモリセルアレイを囲む領域（メモリ領域２００内の周辺部）には溝部１０５ａが形成され、この溝部１０５ａにおいて、下部水素バリア膜１１０と上部水素バリア膜１１８とが接続されている。ここで、符号１１０ａは下部水素バリア膜１１０の端面を表し、符号１１８ａは上部水素バリア膜１１８の端面を表している。
【００３３】
下部電極１１２と上部電極１１４との間に挟まれる容量絶縁膜は、例えばペロブスカイト型酸化物等の高誘電体又は強誘電体で構成されている。具体的には、例えばＰｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３又は（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、いずれもｘは０≦ｘ≦１である。）等により構成される。なお、容量絶縁膜の一部に高誘電体膜又は強誘電体膜が含まれていてもよい。
【００３４】
図２の断面図に示すように、各メモリセルは、例えばゲート絶縁膜を介して半導体基板１０１の上に形成されたゲート電極１０４、及び半導体基板１０１におけるゲート電極１０４の両側方の領域に形成されたｎ型不純物を含む不純物拡散層１０３を有するＭＯＳトランジスタ（セル選択トランジスタ）２２０と、該ＭＯＳトランジスタ２２０の上方に形成されたキャパシタ１１５とを有している。ここで、各ＭＯＳトランジスタ２２０は、半導体基板１０１の上部に選択的に形成された素子分離領域１０２によって絶縁分離されている。また、それぞれ下部電極１１２と上部電極１１４との間に容量絶縁膜１１３を有するキャパシタ１１５は、下部水素バリア膜１１０と上部水素バリア膜１１８とによって一括に覆われている。なお、メモリ領域２００に形成された複数のキャパシタ１１５は、下部水素バリア膜１１０及び上部水素バリア膜１１８によって一括に囲まれているが、個々のキャパシタ１１５の周囲がそれぞれ下部水素バリア膜１１０と上部水素バリア膜１１８とによって覆われた構造であってもよい。
【００３５】
以下に、本実施形態に係る半導体記憶装置の構成をより詳細に説明する。
【００３６】
半導体基板１０１の主面上には、酸化シリコン等からなる第１の層間絶縁膜１０５が形成され、第１の層間絶縁膜１０５の上には下部水素バリア膜１１０が形成されている。下部水素バリア膜１１０は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、その端部が下方（基板側）に屈曲した断面Ｌ字形状を有している。ここで、下部水素バリア膜１１０は、例えば水素が透過しにくい窒化シリコン等によって構成される。
【００３７】
下部水素バリア膜１１０の上には、それぞれ基板側から順次成膜された下部電極１１２、容量絶縁膜１１３及び上部電極１１４からなる複数のキャパシタ１１５が形成されている。下部電極１１２は、第１の層間絶縁膜１０５及び下部水素バリア膜１１０を貫通する第１のコンタクトプラグ１０９によって、ＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続されている。
【００３８】
メモリ領域２００には、各キャパシタ１１５の上面及び周囲を覆うように、酸化シリコン等からなる第２の層間絶縁膜１０８が形成されている。さらに、第２の層間絶縁膜１０８は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、その端面が基板面に垂直に又は上方がメモリ領域２００の内側に傾く順テーパ状にパターニングされている。
【００３９】
ここで、上部水素バリア膜１１８には、下部水素バリア膜１１０の溝部１０５ａの壁面に断面Ｌ字状に下方に屈曲した端部との間で接続部１１９が形成されている。より具体的には、接続部１１９は、第２の層間絶縁膜１０８の端部を第１の層間絶縁膜１０５に設けた溝部１０５ａと合わせるパターニングの際に形成された、第１の層間絶縁膜１０５の側面上に形成されている。従って、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続面は、垂直又は斜め下方に半導体基板１０１に向かうように延びている。ここで、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の長さは、少なくとも下部水素バリア膜１１０の膜厚以上に形成されていることが好ましい。
【００４０】
周辺回路領域２１０に形成された第１の層間絶縁膜１０５の上、及びメモリ領域２００に形成された上部水素バリア膜１１８の上には、酸化シリコンからなる第３の層間絶縁膜１１７が形成され、該第３の層間絶縁膜１１７の上には配線１２１が選択的に形成されている。配線１２１における周辺回路領域２１０の上側部分において、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通する第２のコンタクトプラグ１２０が形成されており、該第２のコンタクトプラグ１２０は、配線１２１と半導体基板１０１に形成された不純物拡散層１０３と接続されている。
【００４１】
このように、本実施形態に係る半導体記憶装置は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９が、下部水素バリア膜１１０の膜厚以上となるように形成されており、且つ下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の接続面は、半導体基板１０１にほぼ垂直に向かうように延伸していることを特徴とする。
【００４２】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離を長くできるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００４３】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【００４４】
なお、図２においては、下部水素バリア膜１１０が下方に向かってＬ字状に屈曲し、且つ上部水素バリア膜１１８と接続する接続部１１９の接続面は、半導体基板１０１に向かって垂直に延伸している。しかしながら、この接続部１１９の形状は、接続面が基板面に垂直に延伸する構成に限られない。すなわち、メモリ領域２００の面積の増大がある程度許容できるのであれば、接続部１１９は、半導体基板１０１に対して斜め下方に延伸していてもよい。さらには、接続部１１９の接続形状は、本実施形態の一変形例である、図３に示すような、階段状でもよく、基板面に対して斜め成分を持った階段状であっても構わない。但し、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９は、基板面に対して垂直に延伸する方が基板面に対して斜めに延伸するよりも、メモリ領域２００の面積の拡大を防止する効果が高いため、より好ましい。
【００４５】
また、図２及び図３の構成においては、周辺回路領域２１０に形成された上部水素バリア膜１１８を除去した後に、第２のコンタクトプラグ１２０を形成しているため、上部水素バリア膜１１８は絶縁性であっても導電性であっても構わない。但し、キャパシタ１１５を構成する上部電極１１４と上部水素バリア膜１１８の距離が近く、上部電極１１４と上部水素バリア膜１１８との間の層間容量の影響が懸念される場合には、上部水素バリア膜１１８は絶縁性であることが好ましい。
【００４６】
また、図２及び図３においては、キャパシタ１１５はプレーナスタック型としているが、凹型又は凸型の立体型キャパシタにより構成されていても構わない。
【００４７】
また、本実施形態に係る半導体記憶装置は、キャパシタ１１５の下部電極１１２がＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続される構成を採るが、下部電極１１２がＭＯＳトランジスタ２２０のゲート電極１０４と接続される構成の半導体記憶装置であっても、本実施形態の構成を適用することにより、同様の効果を得ることができる。
【００４８】
（一実施形態の製造方法）
以下、本発明の一実施形態に係る半導体記憶装置の製造方法について、図４〜図６を参照しながら説明する。
【００４９】
まず、図４（ａ）に示すように、リソグラフィ法及びドライエッチング法により、例えばｐ型シリコン（Ｓｉ）からなる半導体基板１０１の上部に、深さが約３００ｎｍの溝部を選択的に形成する。続いて、化学的気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、半導体基板１０１の主面上にシリコン酸化膜を形成し、その後、化学機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）法によって、形成されたシリコン酸化膜を平坦化することにより、溝部に埋め込まれた酸化シリコンからなる素子分離領域１０２を形成する。
【００５０】
その後、例えば熱酸化法により、半導体基板１０１の主面上に膜厚が約１０ｎｍのゲート絶縁膜（図示せず）を形成する。続いて、低圧ＣＶＤ法により、ゲート絶縁膜の上に膜厚が約２００ｎｍのポリシリコン膜を形成し、リソグラフィ法及びドライエッチング法により、形成されたポリシリコン膜をパターニングして、ポリシリコンからなる複数のゲート電極１０４を形成する。
【００５１】
続いて、ＣＶＤ法により、半導体基板１０１の上にゲート電極１０４を覆い、且つ膜厚が約５０ｎｍのシリコン酸化膜（図示せず）を形成し、形成したシリコン酸化膜に対してエッチバックを行なって、ゲート電極１０４の両側面上にサイドウォール絶縁膜１０４Ａを形成する。続いて、ゲート電極１０４及びサイドウォール絶縁膜１０４Ａをマスクとして、半導体基板１０１の上部に、例えば高濃度のヒ素（Ａｓ）イオンを注入することにより、ｎ型の不純物拡散層（ドレイン拡散層／ソース拡散層）１０３をそれぞれ形成する。これにより、ＭＯＳトランジスタ２２０が形成される。
【００５２】
続いて、ＣＶＤ法により、半導体基板１０１上の全面にゲート電極１０４を埋め込むようにシリコン酸化膜を形成し、その後、ＣＭＰ法により、形成されたシリコン酸化膜を、各ゲート電極１０４の上側部分の膜厚が２００ｎｍ以上、より好ましくは約３００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜１０５を形成する。なお、ここでは、第１の層間絶縁膜１０５にシリコン酸化膜を用いる例を示したが、より詳細には、ホウ素（Ｂ）及びリン（Ｐ）を添加したいわゆるＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、高密度プラズマにより形成され、ホウ素及びリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）膜、又は酸化雰囲気にオゾン（Ｏ３）を用いたＯ３−ＮＳＧを用いることが好ましい。
【００５３】
また、一例として、半導体基板１０１にｐ型シリコンを用い、該半導体基板１０１にｎチャネル型ＭＯＳトランジスタ２２０を形成する場合について説明したが、ｎ型シリコンからなる半導体基板を用い、該半導体基板にｐチャネル型ＭＯＳトランジスタを形成した場合でも、本実施形態は有効である。
【００５４】
次に、図４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１０５におけるメモリ領域２００と周辺回路領域２１０との境界部の近傍に幅が６０ｎｍで、深さが２００ｎｍの溝部１０５ａを形成する。続いて、ＣＶＤ法により、溝部１０５ａが形成された第１の層間絶縁膜１０５の全面を覆うと共に溝部１０５ａに充填するように、膜厚が約５０ｎｍの窒化シリコンからなる下部水素バリア膜１１０を堆積する。
【００５５】
なお、下部水素バリア膜１１０には、膜厚が約５０ｎｍの窒化シリコンを用いたが、これに限られず、酸化窒化シリコン（ＳｉＯＮ） 、酸化アルミニウム（Ａｌ２Ｏ３）、珪化酸化チタン（ＴｉＳｉＯ） 又は珪化酸化タンタル（ＴａＳｉＯ）を用いてもよい。但し、下部水素バリア膜１１０は絶縁性膜に限られる。
【００５６】
また、水素バリア性を確保するのに必要な下部水素バリア膜１１０の膜厚は、使用する膜種ごとに異なるが、一般には、２０ｎｍ以上且つ２００ｎｍ以下程度とすれば有効である。但し、下部水素バリア膜１１０の膜厚は、第１の層間絶縁膜１０５の上部に形成された溝部１０５ａの溝幅Ｓと関係し、該溝幅Ｓは下部水素バリア膜１１０の成膜時の膜厚の２倍以内が好ましい。言い換えれば、溝部１０５ａは下部水素バリア膜１１０で埋め込まれる必要がある。
【００５７】
なぜなら、図５（ｂ）の比較例に示すように、溝幅Ｓが下部水素バリア膜１１０の成膜時の膜厚の２倍を超える場合は、溝部１０５ａの中央部分に下部水素バリア膜１１０が堆積されない空隙部が発生する。この空隙部には、後の工程で上層に形成される第２の層間絶縁膜１０８が埋め込まれることになる。この状態で以降に説明するように、後工程において、下部水素バリア膜１１０における溝部１０５ａの中央部からメモリ領域２００の外側部分を除去すると、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域では溝部１０５ａに埋め込まれた第２の層間絶縁膜１０８が露出することになる。従って、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域に形成される上部水素バリア膜１１８の大半は、溝部１０５ａに埋め込まれた第２の層間絶縁膜１０８と接することになる。その結果、上部水素バリア膜１１８と下部水素バリア膜１１０との直接の接続距離Ｌ１は、溝部１０５ａの底面上の領域のみとなる。すなわち、上部水素バリア膜１１８と下部水素バリア膜１１０との接続部１１９の長さが短くなって、該接続部１１９における水素バリア性が不十分となる。
【００５８】
これに対し、本実施形態においては、図５（ａ）に示すように、第１の層間絶縁膜１０５に形成された溝部１０５ａの溝幅Ｓが、下部水素バリア膜１１０の成膜時の膜厚の２倍を超えない幅に設定されているため、溝部１０５ａが下部水素バリア膜１１０によって埋め込まれるので、溝部１０５ａの中央部分に下部水素バリア膜１１０が埋め込まれない空隙部が生じない。従って、この状態で以降に説明するように、後工程において、下部水素バリア膜１１０における溝部１０５ａの中央部分からメモリ領域２００の外側部分を除去しても、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域では、溝部１０５ａに埋め込まれた下部水素バリア膜１１０が露出することになる。従って、残存した溝部１０５ａの中央部分からメモリ領域２００の内側の領域に形成される上部水素バリア膜１１８は、溝部１０５ａに埋め込まれた下部水素バリア膜１１０と接することになる。その結果、上部水素バリア膜１１８と下部水素バリア膜１１０との直接の接続距離Ｌ２は、溝部１０５ａの深さを越えるようになる。すなわち、上部水素バリア膜１１８と下部水素バリア膜１１０との接続部１１９の長さは、図５（ａ）に示す場合と比べて長くなるため、該接続部１１９における水素バリア性は十分に大きくなる。
【００５９】
なお、第１の層間絶縁膜１０５の上部に形成する溝部１０５ａの深さは、ゲート電極１０４と抵触しない程度の深さとする必要がある。そこで、溝部１０５ａの深さは、第１の層間絶縁膜１０５におけるゲート電極１０４の上側部分の膜厚と連動して調整すればよい。
【００６０】
次に、図４（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、下部水素バリア膜１１０と第１の層間絶縁膜１０５とを貫通して一方の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、下部水素バリア膜１１０の上に、膜厚が約５ｎｍのチタン（Ｔｉ）膜、膜厚が約７ｎｍの窒化チタン（ＴｉＮ）膜及び膜厚が約９０ｎｍのタングステン（Ｗ）膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における下部水素バリア膜１１０の上に残る部分を除去する。これにより、第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の一方の不純物拡散層１０３と電気的に接続される第１のコンタクトプラグ１０９が形成される。
【００６１】
次に、図４（ｄ）に示すように、スパッタ法により、第１のコンタクトプラグ１０９を含め第１の層間絶縁膜１０５の上の全面に、膜厚がそれぞれ約５０ｎｍの酸化イリジウム（ＩｒＯ２）及び白金（Ｐｔ）を順次成膜して下部電極形成膜を形成する。その後、有機金属分解（ＭＯＤ）法、有機金属化学気相堆積（ＭＯＣＶＤ）法、スパッタ法又は塗布法により、下部電極形成膜の上に、膜厚が４０ｎｍ以上且つ１５０ｎｍ以下のビスマス層状ペロブスカイト構造を有する強誘電体であるＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９からなる絶縁膜を形成する。続いて、スパッタ法により、絶縁膜の上に膜厚が約５０ｎｍの白金からなる上部電極形成膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により、これらの積層膜に対して、各第１のコンタクトプラグ１０９の上面を覆う共にその近傍領域を残すようにパターニングを行って、下部電極形成膜から下部電極１１２を形成し、絶縁膜から容量絶縁膜１１３を形成し、上部電極形成膜から上部電極１１４を形成することにより、それぞれが下部電極１１２、容量絶縁膜１１３及び下部電極１１２からなる複数のキャパシタ１１５を得る。
【００６２】
ここで、下部電極１１２には、膜厚がそれぞれ約５０ｎｍの酸化イリジウム及び白金からなる積層膜を用いたが、これに代えて、膜厚がそれぞれ５０ｎｍ以上且つ３００ｎｍ以下程度の酸化イリジウムと酸化ルテニウム（ＲｕＯ２）等との積層膜を用いてもよい。また、下部電極１１２として、膜厚がそれぞれ５０ｎｍ以上且つ３００ｎｍ以下程度のルテニウムと酸化ルテニウムとを順次積層した積層膜を用いてもよい。さらには、酸化チタンアルミニウム（ＴｉＡｌＯ）又はイリジウム（Ｉｒ）等の単層膜でもよく、また、少なくともＴｉＡｌＯ膜及びＩｒ膜を含む積層膜により下部電極１１２を構成してもよい。
【００６３】
また、容量絶縁膜１１３の構成材料には、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９に代えて、ビスマス層状ペロブスカイト型酸化物である強誘電体、例えばＰｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３又は（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、いずれもｘは０≦ｘ≦１である。）を用いることができる。また、高誘電体材料である五酸化タンタル（Ｔａ２Ｏ５）を容量絶縁膜１１３に用いてもよい。
【００６４】
次に、図６（ａ）に示すように、ＣＶＤ法により、下部水素バリア膜１１０の上に、各キャパシタ１１５を覆うように、酸化シリコンからなる第２の層間絶縁膜１０８を形成する。続いて、リソグラフィ法により、第２の層間絶縁膜１０８の上に、メモリ領域２００と周辺回路領域２１０との境界部の近傍に設けられた溝部１０５ａの中央部に端部が位置するようにメモリ領域２００を覆うレジストマスク１１６を形成する。
【００６５】
次に、図６（ｂ）に示すように、ドライエッチング法により、レジストマスク１１６（図示せず）を用いて、第２の層間絶縁膜１０８、下部水素バリア膜１１０、及び第１の層間絶縁膜１０５の上部におけるメモリ領域２００の外側部分を除去する。ここでは、レジストマスク１１６を用いることにより、下部水素バリア膜１１０における溝部１０５ａに充填された部分をその中央部において上端部から下端部まで一気にエッチングする。これにより、第１の層間絶縁膜１０５の溝部１０５ａにおいて、メモリ領域２００の外側面の一部となる下部水素バリア膜１１０の外側の端部が、半導体基板１０１の主面に向かう方向、例えば垂直な方向に延びるように露出する。
【００６６】
続いて、レジストマスク１１６を除去した後、スパッタ法により、露出した第１の層間絶縁膜１０５、露出した下部水素バリア膜１１０の基板面に向かって延びる端部、及び第２の層間絶縁膜１０８を覆うように、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜１１８を形成する。これにより、上部水素バリア膜１１８は、半導体基板１０１の主面に向かう方向に延びる下部水素バリア膜１１０の端部と接続されて、基板面方向に延びる接続部１１９が形成される。
【００６７】
ここで、上部水素バリア膜１１８は、膜厚を５ｎｍ以上且つ５０ｎｍ以下程度とすれば水素に対するバリア性が十分に発揮される。また、本実施形態によれば、上部水素バリア膜１１８は、導電性であっても絶縁性であっても構わない。
【００６８】
すなわち、本実施形態においては、上部水素バリア膜１１８として、膜厚が約５０ｎｍの酸化チタンアルミニウムを用いたが、これに限られない。例えば、上部水素バリア膜１１８は、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）により構成されていてもよい。
【００６９】
なお、下部水素バリア膜１１０と上部水素バリア膜１１８とに必要な接続部１１９の長さは、部材の組み合わせによっても異なるが、一般的な配線総数が４層から８層程度を想定して、約１００ｎｍ以上は確保する必要がある。
【００７０】
下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９が、従来のように、半導体基板１０１の主面に平行な方向（横方向）に延びる構成を採る場合には、接続部１１９に最低限必要な接続距離を確保するには、メモリ領域２００の周囲に１００ｎｍ程度拡張した面積が必要となる。これに対し、本実施形態においては、溝部１０５ａの溝幅Ｓを６０ｎｍとしてその中央部でエッチング加工すれば、横方向に３０ｎｍ程度の拡張が必要である。さらに、上部水素バリア膜１１８の被覆率が１００％として成膜された場合は、さらに横方向に２０ｎｍ程度の拡張が必要となり、合計で５０ｎｍ程度の拡張が必要となる。
【００７１】
しかしながら、従来の、横方向への１００ｎｍの拡張が必要となるのと比べて、本実施形態においては、横方向の拡張が５０ｎｍ程度も小さくなるため、メモリ領域２００の面積の増大を大幅に抑制することができる。
【００７２】
なお、上述した、各水素バリア膜１１０、１１８に必要とされる膜厚の範囲内であれば、水素バリア性には問題がないため、下部水素バリア膜１１０及び上部水素バリア膜１１８の膜厚をさらに薄くすることができ、その結果、メモリ領域２００における面積縮小の効果はより大きくなる。
【００７３】
また、本実施形態に係る構成は、下部水素バリア膜１１０及び上部水素バリア膜１１８の構成材料が変わる等の理由により、水素の侵入に対して各水素バリア膜１１０、１１８に最低限必要とされる接続距離が長くなるほど、従来技術と比べてメモリ領域２００における面積縮小の効果が大きくなる。
【００７４】
次に、図６（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部水素バリア膜１１８における下部水素バリア膜１１０との接続部１１９から外側（周辺回路領域２１０側）に残存する部分を除去する。続いて、ＣＶＤ法により、露出した第１の層間絶縁膜１０５及び上部水素バリア膜１１８の上に、シリコン酸化膜を堆積する。その後、ＣＭＰ法により、堆積されたシリコン酸化膜を平坦化して、酸化シリコンからなる第３の層間絶縁膜１１７を形成する。続いて、リソグラフィ法及びドライエッチング法により、周辺回路領域２１０に、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通して、ＭＯＳトランジスタ２２０の他方の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、第３の層間絶縁膜１１７の上に、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における第３の層間絶縁膜１１７の上に残る部分を除去する。これにより、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の他方の不純物拡散層１０３と電気的に接続される第２のコンタクトプラグ１２０が形成される。
【００７５】
続いて、スパッタ法により、第２のコンタクトプラグ１２０を含む第３の層間絶縁膜１１７の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次成膜する。その後、成膜された金属積層膜に対して、ドライエッチング法によりパターニングを行なって、金属積層膜からなり、且つ第２のコンタクトプラグ１２０と接続された配線１２１を形成する。
【００７６】
これ以降は、図示はしていないが、公知の製造プロセスにより、多層配線の形成、保護膜の形成及びパッドの形成等の工程を経て、所望の半導体記憶装置を得る。
【００７７】
ここでも、第３の層間絶縁膜１１７の構成材料には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等の酸化シリコンを用いるとよい。また、第３の層間絶縁膜１１７は、上部水素バリア膜１１８の上側において、５０ｎｍ以上且つ５００ｎｍ以下程度の厚さがあればよい。
【００７８】
本実施形態に係る半導体記憶装置の製造方法は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、複数のキャパシタ１１５の下面、側面及び上面を一括に覆う下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続長さが、下部水素バリア膜１１０の膜厚以上となるように形成されている。その上、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９は、その接続面が半導体基板１０１の主面に向かうように延びていることにある。
【００７９】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離が長くなるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００８０】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【００８１】
（製造方法の一変形例）
以下に、本実施形態に係る半導体記憶装置の一変形例の製造方法について、図７（ａ）〜図７（ｃ）を参照しながら説明する。本変形例に係る製造方法は、図３に示した一変形例に係る半導体記憶装置の製造方法である。なお、ここでは、図４〜図６を用いた製造方法との相違点のみを説明する。
【００８２】
まず、図７（ａ）は、図４及び図６（ａ）までの工程と同様の工程を経て得られた状態の断面構成を示している。ここでも、レジストマスク１１６は、その周辺回路領域２１０側の端部が、メモリ領域２００と周辺回路領域２１０との境界部の近傍に設けられた溝部１０５ａの中央部に位置するようにパターニングされている。
【００８３】
次に、図７（ｂ）に示すように、ドライエッチング法により、レジストマスク１１６（図示せず）を用いて、第２の層間絶縁膜１０８、下部水素バリア膜１１０、及び第１の層間絶縁膜１０５の上部におけるメモリ領域２００の外側部分を除去する。但し、本変形例においては、成膜された下部水素バリア膜１１０は、溝部１０５ａの底面上に少なくともその膜厚分が残る程度にエッチングを行っている。このため、下部水素バリア膜１１０が埋め込まれた溝部１０５ａにおいては、該溝部１０５ａの上端部よりも上側に形成された下部水素バリア膜１１０のみが除去される。その結果、下部水素バリア膜１１０は、溝部１０５ａの中央部からメモリ領域２００の外側の領域においては、該溝部１０５ａの底部にのみ残存し、溝部１０５ａの中央部からメモリ領域２００の内側の領域においては、該溝部１０５ａの内部とその上端よりも上側とに残存する。このため、下部水素バリア膜１１０の断面形状は、溝部１０５ａとその近傍の領域で階段状となる。
【００８４】
続いて、レジストマスク１１６を除去した後、スパッタ法により、露出した第１の層間絶縁膜１０５、露出した下部水素バリア膜１１０の階段状の端部、及び第２の層間絶縁膜１０８を覆うように、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜１１８を形成する。これにより、上部水素バリア膜１１８は、階段状であってその一部が半導体基板１０１の主面に向かう方向に延びる下部水素バリア膜１１０の端部と接続されて、基板面方向に延びる接続部１１９が形成される。さらに、本変形例においては、上述した製造方法における、幅が６０ｎｍで、深さが２００ｎｍの溝部１０５ａに、膜厚が５０ｎｍの上部水素バリア膜１１８を形成する場合と比較して、上部水素バリア膜１１８と下部水素バリア膜１１０との接続距離は、半導体基板１０１の主面に垂直な方向に延びる部分については２００ｎｍ＋５０ｎｍと同一であるものの、階段状の部分、すなわち溝部１０５ａの加工面の幅である約３０ｎｍ（溝部１０５ａの幅の約２分の１）に相当する分だけ接続距離を長くすることができる。
【００８５】
また、下部水素バリア膜１１０を階段状に加工することにより、下部水素バリア膜１１０自体のエッチング量を少なくすることができるため、メモリ領域２００と周辺回路領域２１０との段差が小さくなる。これにより、後工程において形成するアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる配線の形成を容易にする効果もある。
【００８６】
次に、図７（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部水素バリア膜１１８における下部水素バリア膜１１０との接続部１１９から外側（周辺回路領域２１０側）に残存する部分を除去する。続いて、ＣＶＤ法により、露出した第１の層間絶縁膜１０５及び上部水素バリア膜１１８の上に、シリコン酸化膜を堆積する。その後、ＣＭＰ法により、堆積されたシリコン酸化膜を平坦化して、酸化シリコンからなる第３の層間絶縁膜１１７を形成する。続いて、リソグラフィ法及びドライエッチング法により、周辺回路領域２１０に、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５を貫通して、ＭＯＳトランジスタ２２０の不純物拡散層１０３を露出する、径が約１１０ｎｍのコンタクトホールを形成する。その後、ＣＶＤ法により、第３の層間絶縁膜１１７の上に、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜をコンタクトホールに充填するように順次堆積する。続いて、ＣＭＰ法により、堆積した金属膜における第３の層間絶縁膜１１７の上に残る部分を除去する。これにより、第３の層間絶縁膜１１７及び第１の層間絶縁膜１０５に、ＭＯＳトランジスタ２２０の不純物拡散層１０３と電気的に接続される第２のコンタクトプラグ１２０が形成される。
【００８７】
続いて、スパッタ法により、第２のコンタクトプラグ１２０を含む第３の層間絶縁膜１１７の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次成膜する。その後、成膜された金属積層膜に対して、ドライエッチング法によりパターニングを行なって、金属積層膜からなり、且つ第２のコンタクトプラグ１２０と接続された配線１２１を形成する。
【００８８】
これ以降は、図示はしていないが、公知の製造プロセスにより、多層配線の形成、保護膜の形成及びパッドの形成等の工程を経て、所望の半導体記憶装置を得る。
【００８９】
本実施形態に係る半導体記憶装置の製造方法の一変形例の特徴は、メモリ領域２００と周辺回路領域２１０との境界部の近傍において、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の長さが下部水素バリア膜１１０の膜厚以上となるように形成されている。その上、下部水素バリア膜１１０と上部水素バリア膜１１８の接続部１１９の接続面が、半導体基板１０１の主面にほぼ垂直な方向に向かう部分と半導体基板１０１の主面にほぼ平行な方向に向かう部分とによって階段状に形成されていることにある。
【００９０】
このような構成とすることにより、製造工程中に水素が浸入する経路となり易い水素バリア膜１１０、１１８同士の接続部１１９の接続距離が長くなるため、水素の浸入が抑止される。その上、水素バリア膜１１０、１１８同士の接続部１１９の基板面と平行な方向の接続距離を短くすることができるため、メモリ領域２００における占有面積の増大を防止することができる。
【００９１】
従って、メモリ領域２００の面積を大きく広げることなく、下部水素バリア膜１１０と上部水素バリア膜１１８との接続部１１９の接続距離を十分に確保できるため、容量絶縁膜１１３が強誘電体からなる場合には、誘電率の変化及びヒステリシス特性の劣化等が抑制されて、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜１１３が高誘電体からなる場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
【産業上の利用可能性】
【００９２】
本発明に係る半導体記憶装置及びその製造方法は、キャパシタの周囲を覆う下部水素バリア膜と上部水素バリア膜とによって容量絶縁膜の水素による劣化が確実に防止できると共に、下部水素バリア膜と上部水素バリア膜との接続部によるキャパシタ形成領域の面積の増大を防止することが可能となり、特に、強誘電体又は高誘電体を容量絶縁膜とするキャパシタを水素バリア膜で被覆した半導体記憶装置及びその製造方法等に有用である。
【符号の説明】
【００９３】
１０１ 半導体基板
１０２ 素子分離領域
１０３ 不純物拡散層
１０４ ゲート電極
１０４Ａ サイドウォール絶縁膜
１０５ 第１の層間絶縁膜
１０５ａ 溝部
１０８ 第２の層間絶縁膜
１０９ 第１コンタクトプラグ
１１０ 下部水素バリア膜
１１０ａ 下部水素バリア膜の端面
１１２ 下部電極
１１３ 容量絶縁膜
１１４ 上部電極
１１５ キャパシタ
１１６ レジストマスク
１１７ 第３の層間絶縁膜
１１８ 上部水素バリア膜
１１８ａ 上部水素バリア膜の端面
１１９ 接続部
１２１ 配線
１２２ 下部水素バリア膜の境界
１２３ 上部水素バリア膜の境界
２００ メモリ領域
２１０ 周辺回路領域
２２０ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタと、
前記キャパシタの上方及び側方を覆うと共に、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部を有する上部水素バリア膜とを備え、
前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びていることを特徴とする半導体記憶装置。
【請求項２】
前記接続部の接続長さは、少なくとも前記下部水素バリア膜の膜厚よりも長いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記接続部における接続面は、前記半導体基板の主面に対して垂直であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記接続部は、前記半導体基板の主面に対して垂直な方向に延びる垂直部分と前記半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記キャパシタは複数であって、前記半導体基板の上に前記複数のキャパシタが行列状に配置され、
前記下部水素バリア膜及び上部水素バリア膜は、前記複数のキャパシタを一括に覆っており、
前記接続部は、前記複数のキャパシタの周囲に形成されていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
【請求項６】
前記下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記上部水素バリア膜は、酸化チタンアルミニウム、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記容量絶縁膜は、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、ｘは、０≦ｘ≦１である。）又はＴａ２Ｏ５からなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、
前記溝部を含む前記第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、
前記下部水素バリア膜の上における前記キャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、
前記キャパシタを含む前記下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記キャパシタを覆うと共に端部が前記溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、
前記マスクを用いて、前記第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記マスクを除去し、前記第２の層間絶縁膜及び露出した前記第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、
前記工程（ｃ）において、前記下部水素バリア膜は、前記第１の層間絶縁膜の前記溝部に埋め込むように形成し、
前記工程（ｈ）において、前記上部水素バリア膜は、前記溝部に残存する前記下部水素バリア膜の露出面に沿って形成されることにより、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部が形成され、前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びるように形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、
前記溝部を含む前記第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、
前記下部水素バリア膜の上における前記キャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、
前記キャパシタを含む前記下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記キャパシタを覆うと共に端部が前記溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、
前記マスクを用いて、前記第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記マスクを除去し、前記第２の層間絶縁膜及び露出した前記第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、
前記工程（ｃ）において、前記下部水素バリア膜は、前記第１の層間絶縁膜の前記溝部に埋め込むように形成し、
前記工程（ｇ）において、前記下部水素バリア膜は、該下部水素バリア膜の膜厚分のみを除去し、
前記工程（ｈ）において、前記上部水素バリア膜は、前記溝部に残存する前記下部水素バリア膜の露出面に沿って形成されることにより、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部が形成され、前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びるように形成され、且つ、前記半導体基板の主面に対して垂直な方向に延びる垂直部分と前記半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記接続部の接続長さは、少なくとも前記下部水素バリア膜の膜厚よりも長いことを特徴とする請求項９又は１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記キャパシタは、その複数が前記半導体基板の上に行列状に配置され、
前記下部水素バリア膜及び上部水素バリア膜は、前記複数のキャパシタを一括に覆っており、
前記接続部は、前記複数のキャパシタの周囲に形成されていることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板の上に形成された下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタと、
前記キャパシタの上方及び側方を覆うと共に、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部を有する上部水素バリア膜とを備え、
前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びていることを特徴とする半導体記憶装置。
【請求項２】
前記接続部の接続長さは、少なくとも前記下部水素バリア膜の膜厚よりも長いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記接続部における接続面は、前記半導体基板の主面に対して垂直であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記接続部は、前記半導体基板の主面に対して垂直な方向に延びる垂直部分と前記半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記キャパシタは複数であって、前記半導体基板の上に前記複数のキャパシタが行列状に配置され、
前記下部水素バリア膜及び上部水素バリア膜は、前記複数のキャパシタを一括に覆っており、
前記接続部は、前記複数のキャパシタの周囲に形成されていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
【請求項６】
前記下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記上部水素バリア膜は、酸化チタンアルミニウム、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記容量絶縁膜は、ＳｒＢｉ２（Ｔａ１−ｘＮｂｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ)Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（但し、ｘは、０≦ｘ≦１である。）又はＴａ２Ｏ５からなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、
前記溝部を含む前記第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、
前記下部水素バリア膜の上における前記キャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、
前記キャパシタを含む前記下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記キャパシタを覆うと共に端部が前記溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、
前記マスクを用いて、前記第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記マスクを除去し、前記第２の層間絶縁膜及び露出した前記第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、
前記工程（ｃ）において、前記下部水素バリア膜は、前記第１の層間絶縁膜の前記溝部に埋め込むように形成し、
前記工程（ｈ）において、前記上部水素バリア膜は、前記溝部に残存する前記下部水素バリア膜の露出面に沿って形成されることにより、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部が形成され、前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びるように形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
半導体基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の上部で且つキャパシタ形成領域の周囲に溝部を選択的に形成する工程（ｂ）と、
前記溝部を含む前記第１の層間絶縁膜の上に、下部水素バリア膜を形成する工程（ｃ）と、
前記下部水素バリア膜の上における前記キャパシタ形成領域に、強誘電体又は高誘電体からなる容量絶縁膜を含む少なくとも１つのキャパシタを形成する工程（ｄ）と、
前記キャパシタを含む前記下部水素バリア膜の上に、第２の層間絶縁膜を形成する工程（ｅ）と、
前記第２の層間絶縁膜の上に、前記キャパシタを覆うと共に端部が前記溝部の中央部に位置するマスクを選択的に形成する工程（ｆ）と、
前記マスクを用いて、前記第２の層間絶縁膜、下部水素バリア膜、及び第１の層間絶縁膜の上部に対してエッチングを行う工程（ｇ）と、
前記工程（ｇ）よりも後に、前記マスクを除去し、前記第２の層間絶縁膜及び露出した前記第１の層間絶縁膜の上に上部水素バリア膜を形成する工程（ｈ）とを備え、
前記工程（ｃ）において、前記下部水素バリア膜は、前記第１の層間絶縁膜の前記溝部に埋め込むように形成し、
前記工程（ｇ）において、前記下部水素バリア膜は、該下部水素バリア膜の膜厚分のみを除去し、
前記工程（ｈ）において、前記上部水素バリア膜は、前記溝部に残存する前記下部水素バリア膜の露出面に沿って形成されることにより、前記キャパシタの周辺領域において前記下部水素バリア膜と接続される接続部が形成され、前記接続部における接続面は、前記半導体基板の主面に向かう方向に延びるように形成され、且つ、前記半導体基板の主面に対して垂直な方向に延びる垂直部分と前記半導体基板の主面に対して平行な方向に延びる平行部分とからなる階段状となることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記接続部の接続長さは、少なくとも前記下部水素バリア膜の膜厚よりも長いことを特徴とする請求項９又は１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記キャパシタは、その複数が前記半導体基板の上に行列状に配置され、
前記下部水素バリア膜及び上部水素バリア膜は、前記複数のキャパシタを一括に覆っており、
前記接続部は、前記複数のキャパシタの周囲に形成されていることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１２４４７８（Ｐ２０１１−１２４４７８Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２００９−２８２６７６（Ｐ２００９−２８２６７６）
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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