半導体装置およびその製造方法
【課題】特性の優れた強誘電体キャパシタを有する半導体装置を提供する。
【解決手段】Ｉｒ膜１１７と、ＩｒＯ２膜１２２と、Ｉｒ膜１１７とＩｒＯ２膜１２２との間に設けられたＰＺＴ膜１２０，１２１と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、
Ｉｒ膜１１７の上に導電膜１１８を形成し、導電膜１１８の上にＳＲＯ膜１１９を形成し、ＳＲＯ膜１１９を結晶化する第１の熱処理を行い、スパッタ法により、ＳＲＯ膜１１９の上にシードＰＺＴ膜１２０を形成し、シードＰＺＴ膜１２０を結晶化する第２の熱処理を行い、ＣＶＤ法により、シードＰＺＴ膜１２０の上にバルクＰＺＴ膜１２１を形成する。
【解決手段】Ｉｒ膜１１７と、ＩｒＯ２膜１２２と、Ｉｒ膜１１７とＩｒＯ２膜１２２との間に設けられたＰＺＴ膜１２０，１２１と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、
Ｉｒ膜１１７の上に導電膜１１８を形成し、導電膜１１８の上にＳＲＯ膜１１９を形成し、ＳＲＯ膜１１９を結晶化する第１の熱処理を行い、スパッタ法により、ＳＲＯ膜１１９の上にシードＰＺＴ膜１２０を形成し、シードＰＺＴ膜１２０を結晶化する第２の熱処理を行い、ＣＶＤ法により、シードＰＺＴ膜１２０の上にバルクＰＺＴ膜１２１を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、さらに詳しくは強誘電体キャパシタを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタを利用したメモリ、例えば強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、ＤＲＡＭのキャパシタ部分を強誘電体キャパシタで置き換えたものである。このＦｅＲＡＭは、以下のような特徴をもっており、次世代メモリとして期待されている。
【０００３】
− 書き込み、及び消去が高速である。セルを小型化することで、ＤＲＡＭ並みの書き込み時間（１００ｎｓ以下）が可能である。
− 不揮発性メモリである。即ち、ＳＲＡＭやＤＲＡＭと異なり、電源を切っても記憶内容が失われない。
− 書き換え可能回数が大きい。強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯｘ、ＲｕＯｘ、ＳｒＲｕＯ３など）を工夫することで、１０１２回以上の書き換えが可能である。
− 原理的に高密度・高集積化ができ、ＤＲＡＭと同等の集積度を得ることが可能である。
− 内部の書き込み電圧を２Ｖ程度とすることができ、低消費電力で動作することが可能である。
− ランダムアクセスによる情報の書き換えが可能である。
【０００４】
上記の利点を有するＦｅＲＡＭは、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体薄膜を使用する。いずれの材料も、酸素八面体を基本構造とするペロブスカイト構造と呼ばれる結晶構造をもつ。このペロブスカイト構造では、立方晶の各頂点（Ａサイト）に金属原子Ａ、各面心に酸素原子Ｏ、体心（Ｂサイト）に金属原子Ｂがそれぞれ配置されている。
【０００５】
これらの材料は従来絶縁膜として用いられているシリコン酸化膜とは異なり、アモルファス状態ではこれらの材料の特徴である強誘電性を発現しない。なぜならＰＺＴなどの強誘電体の分極は、陰イオンと陽イオンの電荷中心のズレが２つの準安定状態を持つために発生するものであり、この準安定状態は結晶化することにより発生するからである。
【０００６】
よって、良好な特性の強誘電体キャパシタを得るためには、結晶性の良好な強誘電体膜を形成する必要がある。即ち、上記の材料を強誘電体として使用するためには、結晶化するための工程（例えば高温での結晶化熱処理（アニール）、又は高温でのＩｎ−ｓｉｔｕ結晶化プロセス）が必要となる。結晶化に必要な温度は材料にもよるが、一般的には、少なくとも４００℃〜７００℃の温度が必要となる。
【０００７】
強誘電体膜の成膜方法としては、レーザアブレーション法、真空蒸着法、ＭＢＥ法など各種の方法が研究されている。実用化されているものでは、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、溶液法（ＣＳＤ：Chemical Solution Deposition）がある。
【０００８】
実際にＦｅＲＡＭに使用されている強誘電体材料は、ＰＺＴやＳＢＴである。ＰＺＴは早くから薄膜を形成する方法が検討されており、ＣＶＤ法、スパッタ法、ゾルゲル法などの手法を用いた研究例も多く、最初にＦｅＲＡＭとして実用化された材料である。
【０００９】
以下、代表的な強誘電体材料であるＰＺＴを例にとって、その特徴について説明する。ＰＺＴは以下の利点を有する。
・結晶化温度が比較的低い（６００℃程度）。
・分極量が大きい。２０μＣ／ｃｍ２程度の残留分極値が得られる。
・抗電界が比較的小さい。このため、低電圧で分極反転が可能である。なお、抗電界とはヒステリシス曲線において分極が零となる時の電界値である。
・Ｚｒ／Ｔｉ組成比を変化させることにより、結晶化温度の他に、構造特性（グレインサイズ、グレイン形状など）、及び強誘電特性（分極量、抗電界、疲労特性、リーク電流など）を制御することが可能である。
・ペロブスカイト構造の有する元素許容性により、Ａサイトに位置するＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａなどの元素で、Ｂサイトに位置するＺｒ，ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎなどの元素でそれぞれ置換することが可能である。これにより、結晶構造、構造特性、強誘電特性を大きく変えることができる。
【００１０】
上記のように、ＰＺＴの結晶化温度は６００℃程度であるため、結晶化したＰＺＴ膜を得るためには、６００℃以上での成膜、または成膜後６００℃以上で熱処理することが必要になる。
【００１１】
ＰＺＴの成膜方法のうち、スパッタ法は実用に最も多く利用されている。スパッタ法を用いる場合、主に２つの方法がある。一つは、ｉｎ−ｓｉｔｕ結晶化の可能な高温成膜を行う方法である。もう一つは、室温で成膜した後、結晶化のためのアニールを行う方法がある。
【００１２】
前者の高温成膜を行う場合、Ｐｂは揮発性が高いため、成膜されたＰＺＴ膜中およびターゲットのＰＺＴからＰｂが脱離する。よって、組成の制御性に問題がある。なお、高温成膜時のＰｂ脱離を防ぐために、マルチターゲットのスパッタ装置を用いることも考えられる。しかし、ターゲットと基板の距離が大きくなるために成膜速度が低下し、生産性の低下を招いてしまう。
【００１３】
後者の成膜後にアニールを行う方法の場合、アニールする際にＰｂが脱離するため、アニール後に適正なＰｂ組成が得られるように、予めＰｂの組成を大きくしたＰＺＴ膜を成膜しておく。これにより、結晶性に優れたＰＺＴ膜が得られる。しかし、厚いＰＺＴ膜を形成しようとする場合、Ｐｂ組成の制御が困難となり、安定して成膜することができない。即ち、ＰＺＴ膜におけるＰｂ組成はスパッタ時間とともに変化してしまう。また、アニール時にＰｂの脱離によるボイド（ＶＯＩＤ）が発生するため、ＰＺＴ膜の膜密度が低下する。Ｐｂ脱離により点欠陥が生じると、ＰＺＴ膜中に固定電荷が発生し、電気特性の劣化を生じることになる。
【００１４】
他のＰＺＴ成膜方法として、ＣＶＤ法がある。ＣＶＤ法によれば、結晶化温度（６００℃）以上の成膜温度においても原料の供給量を制御することにより、所望のＰｂ組成を有するＰＺＴ膜を形成することが可能である。即ち、ＣＶＤ法の場合、組成制御が容易である。さらに、Ｐｂの分圧を制御することによって、ＰＺＴ膜からＰｂが脱離することを防ぐことも可能である。
【００１５】
しかしながら、ＣＶＤ法の短所として次のような問題が挙げられる。第１に、酸化源（例えばＯ２）を用いるために、ＰＺＴ膜の下地のとなるＩｒ膜（下部電極）の表面が酸化し、ＩｒＯｘとなるという問題がある。このようにＩｒ膜が酸化すると、ＦｅＲＡＭセルからの読み出し信号量が減少してしまう。なぜなら、Ｉｒの（１１１）配向面を結晶核として利用して、（１１１）配向のＰＺＴ膜を形成することが良好な特性を得る観点から望ましいが、Ｉｒ膜が酸化するとそれが困難となるからである。第２に、原料中に含まれる炭素（Ｃ）などがＰＺＴ膜中不純物として取り込まれることにより結晶化が阻害されるという問題がある。ただし、この問題については、２段階のＰＺＴ成膜により回避する方法が知られている。即ち、まず、ＰＺＴ膜を成膜する初期の段階において、Ｏ２分圧を下げるとともにＰｂの濃度を高めることで結晶化を促進し、ＰＺＴの薄膜（厚さは数ｎｍ程度）を形成する。その後、このＰＺＴ薄膜の上に、高Ｏ２分圧の条件下、ストイキオメトリーのＰＺＴの厚膜を形成する。このＰＺＴ厚膜は、ボイドの発生が抑えられ、電気特性に優れた膜である。しかし、この２段階のＣＶＤ法によるＰＺＴ成膜を行った場合、ＰＺＴ成膜中に原料ガスの濃度を変化させるときに、前の成膜条件が後の成膜条件に変化を与える、いわゆるメモリー効果が起こり、ＰＺＴ膜の再現性が悪化するという問題があった。
【００１６】
上述したように、スパッタ法によれば、不純物が少なく結晶性に優れたＰＺＴ膜を成膜することができ、かつキャパシタの下部電極の酸化を抑えることができる。しかし、成膜後の熱処理により、Ｐｂが脱離しボイドが生じるという問題がある。一方、ＣＶＤ法によれば、組成制御は比較的容易でありＰｂ脱離も防ぐことができ、また、成膜レートも高速である。しかし、下部電極が酸化してしまうため、特性の優れた（１１１）配向のＰＺＴ膜を形成することが困難となる。
【００１７】
そこで、次のようなＦｅＲＡＭの強誘電体キャパシタの製造方法が開示されている（特許文献１）。この方法では、まずスパッタ法によりＰＺＴの薄膜をシード層として形成し、その後、このシード層のＰＺＴ膜ｍｐ上に、ＣＶＤ法によりＰＺＴ膜（バルク層）を形成する。シード層の形成にスパッタ法を用いるため、下部電極の酸化が抑えられ、且つ結晶性に優れたＰＺＴ膜が形成される。そして、バルク層のＰＺＴ膜の形成にはＣＶＤ法を用いるため、成膜レートが早く、且つ組成制御性に優れている。しかし、下部電極となる導電膜（Ｐｔ膜、Ｉｒ膜など）とＰＺＴ膜は、結晶構造が異なるため、十分な結晶性のＰＺＴ膜を得ることができなかった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００８−１２４３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は特性の優れた強誘電体キャパシタを有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２０】
本発明の第１の態様によれば、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、前記下部電極の上に、導電膜を形成し、前記導電膜の上にＳＲＯ膜を形成し、前記ＳＲＯ膜を結晶化させる第１の熱処理を行い、前記ＳＲＯ膜の上に、スパッタ法により、第１のＰＺＴ膜を形成し、前記第１のＰＺＴ膜を結晶化させる第２の熱処理を行い、記第１のＰＺＴ膜の上に、ＣＶＤ法により、前第２のＰＺＴ膜を形成する、半導体装置の製造方法が提供される。
【００２１】
本発明の第２の態様によれば、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置であって、前記下部電極の上に形成された、導電膜と、前記導電膜の上に形成され、前記導電膜の構成元素を含む、ＳＲＯ膜と、前記ＳＲＯ膜の上にスパッタ法により形成された、第１のＰＺＴ膜と、前記第１のＰＺＴ膜の上にＣＶＤ法により形成された、第２のＰＺＴ膜と、を備える半導体装置が提供される。
【発明の効果】
【００２２】
本発明によれば、特性の優れた強誘電体キャパシタを有する半導体装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｂ】図１Ａに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｃ】図１Ｂに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｄ】図１Ｃに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｅ】図１Ｄに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｆ】図１Ｅに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｇ】図１Ｆに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図２】シードＰＺＴ膜の膜厚と、ＦｅＲＡＭの読み出し信号量との関係を示す図である。
【図３】ＳＲＯ膜の厚さを変化させたときのＰＺＴ（１１１）強度を示す図である。
【図４】Ｔｉ膜の厚さを変化させたときのＰＺＴ（１１１）強度を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置、及びその製造方法について説明する。各図において同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【００２５】
図１Ａ乃至図１Ｇを用いて、本実施形態に係るＣＯＰ（Capacitor On Plug）型のＦｅＲＡＭの製造方法について説明する。
【００２６】
（１）図１Ａからわかるように、ｐ型シリコン基板（半導体基板）１００の表面のトランジスタ活性領域を囲う外周部分に、ＳＴＩ（Sallow Trench Isolation）法により素子分離領域１０１を形成する。より詳細には、素子分離絶縁膜を埋め込むための溝を該外周部分に形成した後、その溝の内部にシリコン酸化膜（ＳｉＯ２）を埋め込むことにより、素子分離領域１０１を形成する。
【００２７】
（２）次に、スイッチ動作を行うためのトランジスタ（ＭＯＳＦＥＴ）をトランジスタ活性領域に作製する。
【００２８】
（２−１）熱酸化法により、ｐ型シリコン基板１００の全面に、厚さが例えば６０Å程度のシリコン酸化膜１０２を形成する。このシリコン酸化膜１０２はＭＯＳＦＥＴのゲート絶縁膜となるものである。
【００２９】
（２−２）シリコン酸化膜１０２の上に砒素（Ａｓ）をドープしたｎ＋型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上に、ＷＳｉｘ膜１０４およびシリコン窒化膜（ＳｉＮ）１０５を順次形成する。
【００３０】
（２−３）多結晶シリコン膜１０３、ＷＳｉｘ膜１０４，シリコン窒化膜１０５からなる積層膜を、通常用いられる光リソグラフィー法およびＲＩＥ法により加工し、ゲートスタックを形成する。
【００３１】
（２−４）このゲートスタック及びｐ型シリコン基板１００上に、シリコン窒化膜を堆積した後、ＲＩＥによる側壁残しの手法によって、ゲートスタックの側壁に側壁絶縁膜（スペーサ部）１０６を形成する。
【００３２】
（２−５）その後、詳細なプロセスの説明は省略するが、公知のイオン注入法および熱処理によって、ソース・ドレイン領域１０７を形成する。
【００３３】
上記の工程によりトランジスタ（ＭＯＳＦＥＴ）１０が完成する。
【００３４】
（３）図１Ｂからわかるように、トランジスタ活性領域及び素子分離領域１０１に、ＣＶＤ法によりシリコン酸化物からなる層間絶縁膜１０８を堆積し、トランジスタ１０を埋め込む。その後、ＣＭＰ法により層間絶縁膜１０８の平坦化を行う。
【００３５】
（４）図１Ｂからわかるように、層間絶縁膜１０８にコンタクトホール１０９を形成する。このコンタクトホール１０９の底面には、トランジスタ１０のソース・ドレイン領域１０７の一方が露呈している。
【００３６】
（５）図１Ｂからわかるように、スパッタ法又はＣＶＤ法により、コンタクトホール１０９の内壁に薄いチタン膜を堆積し、その後、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。
【００３７】
（６）図１Ｂからわかるように、ＣＶＤ法により、タングステン１１１をコンタクトホール１０９の内部に堆積する。その後、ＣＭＰ法により層間絶縁膜１０８の表面を平坦化し、コンタクトホール１０９の外部に堆積されたタングステン１１１を除去する。これにより、コンタクトホール１０９内に埋め込まれたタングステンを有するコンタクトプラグ３０が形成される。
【００３８】
（７）図１Ｂからわかるように、層間絶縁膜１０８、コンタクトプラグ３０の上に、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ）１１２を堆積する。
【００３９】
（８）図１Ｂからわかるように、シリコン窒化膜１１２及び層間絶縁膜１０８を貫通するコンタクトホール１１３を形成する。その後前述の方法と同様にして、ＴｉＮ膜１１４、タングステン１１５をコンタクトホール１１３内に埋め込み、ＣＭＰ法によりシリコン窒化膜を平坦化する。これにより、コンタクトホール１１３内に埋め込まれたタングステンを有するコンタクトプラグ４０が形成される。このコンタクトプラグ４０の底面には、トランジスタ１０のソース・ドレイン領域１０７の他方が露呈している。なお、コンタクトプラグ４０は、後述の強誘電体キャパシタ２０とソース・ドレイン領域１０７を電気的に接続するものである。
【００４０】
（９）図１Ｃからわかるように、スパッタ法により、ＴｉＡｌＮ膜１１６（例えば厚さ３０ｎｍ）を、シリコン窒化膜１１２及びコンタクトプラグ４０の上に堆積する。このＴｉＡｌＮ膜１１６は、後述の熱処理の際にコンタクトプラグ４０のタングステン１１５が酸化するのを防止するための酸化バリア膜である。
【００４１】
（１０）図１Ｃからわかるように、スパッタ法により、Ｉｒ膜１１７（例えば厚さ３０ｎｍ程度）をＴｉＡｌＮ膜１１６の上に堆積する。なお、このＩｒ膜１１７の形成条件は以下の通りである。イリジウムターゲットを用いたＤＣスパッタ法を用い、例えば、パワー０．２〜３ｋＷ、圧力０．５〜２Ｐａの条件下で６０秒間成膜を行うことにより１００ｎｍの膜を形成した。
【００４２】
（１１）図１Ｃからわかるように、スパッタ法により、Ｉｒ膜１１７の上に導電膜１１８と、ＰＺＴと同じペロブスカイト構造をとるＳｒＲｕＯ３からなるＳＲＯ膜１１９とを順次形成する。この導電膜１１８はチタン（Ｔｉ）からなり厚さは例えば1．５ｎｍである。ＳＲＯ膜１１９の厚さは例えば２．５ｎｍである。
【００４３】
（１２）酸素雰囲気中でＲＴＡ（Rapid Thermal Annealing）を行い、ＳＲＯ膜１１９を結晶化させる。
【００４４】
このＲＴＡの際、導電膜１１８のＴｉ原子がＳＲＯ膜１１９中に拡散することによって、ＳＲＯ膜１１９の結晶化が促進され、ＳＲＯ膜１１９を十分に結晶化させることができる。ＲＴＡの条件については、例えば５５０℃で３０秒間行うことにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。このように、下地としてのＳＲＯ膜の結晶性を向上させることにより、後述のシードＰＺＴ膜１２０の結晶性も向上させることができる。
【００４５】
Ｔｉ原子の拡散によりＳＲＯの結晶性が向上する理由は次のように考えられている。即ち、ＲＴＡによって拡散したＴｉ原子は、ペロブスカイト構造のＳＲＯのＢサイトに配置されたＲｕ原子を置換する。このＲｕ原子を置換したＴｉ原子は、ペロブスカイト結晶構造の面心に位置するＯ原子を引きつける。これにより、ＳＲＯ膜の結晶化が促進されるものと考えられている。
【００４６】
ここで、良好なキャパシタ特性を得るための、ＳＲＯ膜１１９の厚さ及び導電膜１１８（Ｔｉ膜）の厚さについて説明する。
【００４７】
図３は、ＳＲＯ膜１１９の厚さを変化させたときの、後述のシードＰＺＴ膜１２０の（１１１）強度を示している。導電膜１１８（Ｔｉ膜）の厚さは３ｎｍである。図３からわかるように、３ｎｍ程度より厚くなると、この（１１１）強度は大きく低下する。よって、ＳＲＯ膜１１９の厚さは、３ｎｍ以下であることがより望ましい。また、ＳＲＯ膜を設けない場合にはキャパシタ特性は劣化するため、ＳＲＯ膜１１９の厚さの下限はＳＲＯ膜の１分子層の厚さであることが望ましい。具体的には、ＳＲＯ膜１１９の厚さは、０．４ｎｍ以上であることが望ましい。
【００４８】
図４は、導電膜１１８（Ｔｉ膜）の厚さを変化させたときのシードＰＺＴ膜１２０の（１１１）強度を示している。ＳＲＯ膜１１９の厚さは２．５ｎｍである。図４からわかるように、Ｔｉ膜が３ｎｍ程度より厚くなると、この（１１１）強度は大きく低下する。よって、Ｔｉ膜の厚さは３ｎｍ以下であることが望ましい。また、Ｔｉ膜を設けない場合にはキャパシタ特性は劣化するため、Ｔｉ膜の厚さの下限はＴｉ膜の１分子層の厚さであることが望ましい。具体的には、Ｔｉ膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、上述した厚さは、後述するチタン以外の金属元素からなる導電膜１１８についても同様にあてはまる。
【００４９】
導電膜１１８及びＳＲＯ膜１１９を上記の範囲の厚さに形成することにより、ＳＲＯ膜１１９の上に形成されるシードＰＺＴ膜１２０の（１１１）強度が高まる。即ち、特性の良いシードＰＺＴ膜１２０が得られる。さらに、この特性の良いシードＰＺＴ膜１２０を下地としてＰＺＴ膜（後述のバルクＰＺＴ膜１２１）を形成することで、特性の良好な強誘電体キャパシタを得ることができる。
【００５０】
ところで、ＳＲＯに含まれるＴｉの量が増加すると、ＳＲＯ膜の抵抗は増大する。ＳＲＯ膜の抵抗が大きい場合、ＰＺＴ膜に十分な電圧が印加されず、従って信号量が低下するという問題が生じる。よって、導電膜１１８の厚さは、ＲＴＡ後のＳＲＯ膜１１９が結晶性と導電性を両立し得るように決めることが好ましい。即ち、導電膜１１８の厚さには、ＳＲＯ膜１１９の膜厚に応じた最適値が存在する。具体的には、前述のように、２．５ｎｍのＳＲＯ膜１１９を形成する場合、Ｔｉからなる導電膜１１８の膜厚は1．５ｎｍとすることが好ましい。
【００５１】
（１３）図１Ｃからわかるように、スパッタ法により、シードＰＺＴ膜１２０（例えば厚さ１５ｎｍ）をＳＲＯ膜１１９の上に形成する。なお、この後の熱処理工程（ＲＴＡ）によりＰｂが脱離するため、シードＰＺＴ膜１２０として、Ｐｂ過剰のＰＺＴ膜を形成しておくことが好ましい。また、詳細は後述するが、シードＰＺＴ膜１２０の膜厚を１０ｎｍから２０ｎｍの範囲にすることにより、従来に比べて大きな信号量が得られる。
【００５２】
（１４）酸素雰囲気中でＲＴＡを行い、シードＰＺＴ膜１２０を結晶化させる。このＲＴＡは、例えば、６００℃〜７００℃（好ましくは６５０℃）、３０秒間の条件で行った。このＲＴＡにより、ペロブスカイト構造のＰＺＴ膜が得られる。なお、熱処理の温度が低い場合、シードＰＺＴ膜１２０は常誘電体のパイロクロア構造をとる。ＰＺＴの結晶構造をパイロクロア構造から強誘電体のペロブスカイト構造に変化させるには大きなエネルギーを要する。よって、上記のように６００℃以上の温度でＲＴＡを行い、パイロクロア構造を介さず一気にペロブスカイト構造のＰＺＴを形成することが望ましい。
【００５３】
なお、Ｐｂ過剰のシードＰＺＴ膜１２０を成膜していた場合、酸素雰囲気中でＲＴＡを行うと、Ｐｂが脱離すると同時に、結晶化を促進する融点の低いＰｂＯがシードＰＺＴ膜１２０に添加される。その結果、ストイキオメトリーが維持され、結晶性のよいＰＺＴ膜が得られる。
【００５４】
（１５）図１Ｃからわかるように、シードＰＺＴ膜１２０とともにキャパシタの誘電体膜となるバルクＰＺＴ膜１２１を、ＣＶＤ法によりシードＰＺＴ膜１２０の上に形成する。このバルクＰＺＴ膜１２１は、その膜厚がシードＰＺＴ膜１２０と合わせて例えば１００ｎｍになるように形成される。成膜条件として、温度は６００℃、圧力は５ｔｏｒｒで行った。このように温度はＰＺＴの結晶化温度以上の温度で行う。また、酸化源にはＯ２を用い、その流量は２ＳＬＭとした。
【００５５】
なお、このバルクＰＺＴ膜１２１の成膜において、ＣＶＤの原料には、Ｐｂ（ＤＰＭ）２、Ｔｉ（ｉＯＰｒ）２（ＤＰＭ）２及びＺｒ（ＤｉＢＭ）４を用いた。ここで、ＤＰＭはジピバロイルメタナート（化学式(CH3)3CCOCHCOC(CH3)3）、ｉＯＰｒはイソプロポキサイド(化学式OCH(CH3)2)、ＤｉＢＭはジイソブチルメタナート（化学式(CH3)2CH(CO)CH(CO-)CH(CH3)2））である。
（１６）図１Ｃからわかるように、スパッタ法により、上部電極としてＩｒＯ２膜１２２をバルクＰＺＴ膜１２１の上に形成する。なお、このＩｒＯ２膜１２２の形成条件は以下の通りである。イリジウムターゲットを用いた化成スパッタ法を用い、例えば、パワー０．２〜２ｋＷ、圧力０．５〜２Ｐａの条件下で９０秒成膜を行うことにより、１００ｎｍの厚さに形成した。
【００５６】
（１７）図１Ｃからわかるように、スパッタ法により、ＩｒＯ２膜１２２の上に第１の保護膜としてＡｌ２Ｏ３膜１２３（例えば、厚さ５０Å）を形成する。このＡｌ２Ｏ３膜１２３は、後段のＲＩＥ等のプロセスにおいて発生する水素などがＰＺＴ膜に拡散することにより、ＰＺＴ膜の特性が劣化することを防ぐために設けられる。後述のＡｌ２Ｏ３膜１２４（第２の保護膜）、Ａｌ２Ｏ３膜１２９（第３の保護膜）及びＡｌ２Ｏ３膜１３１（第４の保護膜）も同様の目的で形成される。
【００５７】
（１８）公知の方法により、Ａｌ２Ｏ３膜１２３の上に加工マスク材（図示せず）を形成する。より詳細には、例えばＣＶＤ法により、Ａｌ２Ｏ３膜１２３の上に加工マスク材となるシリコン酸化膜及びフォトレジストを順次堆積する。その後、光リソグラフィー法とＲＩＥ法を用いてこのフォトレジストをパターニングする。パターニングされたフォトレジストをマスクとして、Ａｌ２Ｏ３膜１２３の上に形成されたシリコン酸化膜をエッチングする。その後フォトレジストを除去し、所望のパターンを有する加工マスク材を得る。
【００５８】
（１９）図１Ｃからわかるように、この加工マスク材をマスクとして、Ａｌ２Ｏ３膜１２３、ＩｒＯ２膜１２２、バルクＰＺＴ膜１２１、シードＰＺＴ膜１２０、ＳＲＯ膜１１９及び導電膜１１８を、ＲＩＥ法によりエッチング加工する。
【００５９】
（２０）図１Ｃからわかるように、スパッタ法により、第２の保護膜としてＡｌ２Ｏ３膜１２４（例えば、厚さ１００Å）を、導電膜１１８、ＳＲＯ膜１１９、シードＰＺＴ膜１２０、バルクＰＺＴ膜１２１、ＩｒＯ２膜１２２及びＡｌ２Ｏ３膜１２３の側面と、Ａｌ２Ｏ３膜１２３の上面と、Ｉｒ膜１１７の上面とに形成する。
【００６０】
（２１）図１Ｄからわかるように、ＣＶＤ法により、積層膜（ＴｉＡｌＮ膜１１６〜ＳＲＯ膜１１９）を加工するためのマスク材としてマスク酸化膜１２７を、Ａｌ２Ｏ３膜１２４の上に堆積する。その後、このマスク酸化膜１２７の上にフォトレジストを形成し、光リソグラフィー法により所望のパターンに加工されたレジストマスク１２８を形成する。ＲＩＥ法により、レジストマスク１２８をマスクとして、マスク酸化膜１２７を加工する。
【００６１】
なお、このマスク酸化膜１２７は、成膜温度４２０℃、ＴＥＯＳと酸素（Ｏ２）を原料に用いたプラズマＣＶＤ法により成膜した。プラズマＣＶＤ法の代わりにＣＶＤ法を用いても良い。その場合、原料ガスとして酸素ではなくオゾン（Ｏ３）を用いて、成膜温度３５０℃〜５００℃（特に好ましくは４６０℃）の条件で成膜する。
【００６２】
（２２）図１Ｅからわかるように、加工されたマスク酸化膜１２７をマスクとして、Ａｌ２Ｏ３膜１２４、Ｉｒ膜１１７、ＴｉＡｌＮ膜１１６の順にパターニング加工を行う。これにより、強誘電体キャパシタ２０の形成を完了する。
【００６３】
（２３）図１Ｆからわかるように、ＡＬＤ（Atomic Layer Deposition）法により、第３の保護膜としてＡｌ２Ｏ３膜１２９を、強誘電体キャパシタ２０及びシリコン窒化膜１１２の上に形成する。原料としてＴＭＡとＯ３を用い、成膜温度は２００℃、膜厚は１００Åとした。
【００６４】
（２４）図１Ｆからわかるように、ＣＶＤ法により、シリコン酸化膜１３０（例えば、厚さ５００Å）をＡｌ２Ｏ３膜１２９の上に堆積する。その後、ＡＬＤ法により、第４の保護膜としてＡｌ２Ｏ３膜１３１をシリコン酸化膜１３０の上に形成する。原料としてＴＭＡとＯ３を用い、成膜温度は２００℃、膜厚は１００Åとした。
【００６５】
なお、第１と第２の保護膜についてはＰＺＴ膜に比較的近いため、水素等のＰＺＴ膜を劣化させるガスを排出しないスパッタ法で成膜することが望ましい。一方、第３と第４の保護膜についてはＰＺＴ膜から比較的遠いため、水素等を出すものの、稠密に成膜でき且つ高いステップカバレッジを確保可能なＡＬＤ法又はＣＶＤ法を用いて成膜することが好ましい。
【００６６】
（２５）図１Ｆからわかるように、ＣＶＤ法により、Ａｌ２Ｏ３膜１３１の上に強誘電体キャパシタ２０を埋め込むように、層間絶縁膜１３２を堆積する。その後、ＣＭＰ法により、この層間絶縁膜１３２を平坦化する。
【００６７】
（２６）図１Ｆからわかるように、光リソグラフィー法とＲＩＥ法によって層間絶縁膜１３２の所定の位置を開口し、コンタクトホール１３３及びコンタクトホール１３４を形成する。コンタクトホール１３３の底面には、上部電極であるＩｒＯ２膜１２２が露呈している。コンタクトホール１３４の底面には、コンタクトプラグ３０が露呈している。
【００６８】
（２７）図１Ｇからわかるように、コンタクトホール１３３およびコンタクトホール１３４をアルミニウム（Ａｌ）で埋め込み、その後、ＣＭＰ法により層間絶縁膜１３２の表面を平坦化する。これにより、コンタクトプラグ５０が完成する。なお、このコンタクトプラグ５０は、コンタクトホール１３３，１３４の内壁にＮｂ／ＮｂＮ膜をバリア膜として成膜した後、Ａｌを埋め込んで形成してもよい。
【００６９】
（２８）図１Ｇからわかるように、シリコン酸化膜１４１を層間絶縁膜１３２及びコンタクトプラグ５０の上に堆積する。
【００７０】
（２９）図１Ｇからわかるように、リソグラフィー法とＲＩＥを用いてシリコン酸化膜１４１に配線溝を形成する。この配線溝にＡｌを埋め込んだ後、ＣＭＰ法によりシリコン酸化膜１４１の表面を平坦化する。これにより、第１の上部配線１３５が形成される。
【００７１】
（３０）図１Ｇからわかるように、シリコン酸化膜１４１及び第１の上部配線１３５の上に層間絶縁膜１４２を堆積する。その後、リソグラフィー法とＲＩＥにより、この層間絶縁膜１４２にビアホールを形成し、このビアホールにＡｌを埋め込む。その後、ＣＭＰ法により層間絶縁膜１４２の表面を平坦化する。これにより、ビア１３６が形成される。このビア１３６は、後述の第２の上部配線１３７と第１の上部配線１３５を電気的に接続するものである。
【００７２】
（３１）図１Ｇからわかるように、層間絶縁膜１４２及びビア１３６の上にシリコン酸化膜１４３を堆積する。その後、リソグラフィー法とＲＩＥにより、このシリコン酸化膜１４３に配線溝を形成し、この配線溝にＡｌを埋め込む。その後、ＣＭＰ法によりシリコン酸化膜１４３の表面を平坦化する。これにより、第２の上部配線１３７を形成する。
【００７３】
この後、詳細な説明は省略するが、上部配線層を順次形成し、ＦｅＲＡＭが 完成する。
【００７４】
次に、図２を用いて、本発明の実施形態に係る方法で形成されたＦｅＲＡＭの特性について説明する。図２は、シードＰＺＴ膜の膜厚とＦｅＲＡＭの読み出し信号量との関係を示すグラフである。
【００７５】
実線は本発明の実施形態に係る方法で形成されたＦｅＲＡＭの読み出し信号量を、破線は比較例に係るＦｅＲＡＭの読み出し信号量をそれぞれプロットしたものである。ここで、比較例に係る強誘電体キャパシタの誘電体膜は、前述の２段階のＣＶＤ法によるシードＰＺＴ膜およびバルクＰＺＴ膜を、下部電極（Ｉｒ膜）の上に形成したものである。
【００７６】
なお、本実施形態及び比較例のいずれのサンプルも、ＰＺＴ膜のトータルの膜厚（シードＰＺＴ膜の膜厚＋バルクＰＺＴ膜の膜厚）は１００ｎｍに固定した。
【００７７】
この図２からわかるように、シードＰＺＴ膜の膜厚が１０ｎｍ〜２０ｎｍ（１００Å〜２００Å）の範囲においては、本実施形態に係るＦｅＲＡＭは比較例のＦｅＲＡＭよりも大きな読み出し信号量を得ることができる。よって、シードＰＺＴ膜１２０は１０ｎｍ〜２０ｎｍの膜厚に形成することが好ましい。特に好ましい膜厚は１５ｎｍである。
【００７８】
このようにシードＰＺＴ膜の膜厚がある範囲にあるときに、比較例よりも大きな信号量を得られる理由として、以下が考えられる。
【００７９】
シードＰＺＴ膜１２０の膜厚が薄すぎる場合（ある範囲の下限よりも小さい場合）、シードＰＺＴ膜１２０はＳＲＯ膜１１９の全面を十分に覆うことができず、従って結晶性の不十分な部分が発生する。その結果、特性の劣化（信号量の減少）が起こるものと考えられる。
【００８０】
一方、シードＰＺＴ膜１２０の膜厚が厚すぎる場合（ある範囲の上限よりも大きい場合）、シードＰＺＴ膜１２０形成後の熱処理により発生するＰｂ脱離が、シードＰＺＴ膜１２０の厚さ方向に対して分布をもつことになる。その結果、特性の劣化（信号量の減少）が起こるものと考えられる。
【００８１】
換言すれば、シードＰＺＴ膜１２０の膜厚がある範囲内の場合、成膜後の熱処理によってＰｂ脱離は発生するものの、それ以外のＰｂ脱離が発生しなかった部分には非常に結晶性の優れたＰＺＴが形成されている。これは、前述のように、シードＰＺＴ膜１２０の下地であるＳＲＯ膜１１９の結晶性がＰＺＴと同じペロブスカイト構造を有し、また、Ｔｉを拡散させることで結晶性が向上しているからである。この非常に結晶性の優れたＰＺＴを結晶核とすることで、結晶性を維持しながらバルクＰＺＴ膜１２１を成膜することができる。
【００８２】
以上説明したように、本実施形態によれば、結晶性の優れたＰＺＴ膜を組成制御性良く製造でき、従って特性の良い強誘電体キャパシタを安定して得ることができる。また、シードＰＺＴ膜の膜厚を調整することで、比較例に係るＦｅＲＡＭよりも大きな読み出し信号量が得られる。これにより、ＦｅＲＡＭをより小型化・高集積化することが可能となる。
【００８３】
なお、上述した本発明の実施形態は、以下のような種々の変更が可能である。
【００８４】
上記の実施形態では、ＣＯＰ型ＦｅＲＡＭについて説明したが、本発明はこれに限るものではなく、他の強誘電体キャパシタを用いた半導体装置にも適用することができる。
【００８５】
また、上記の実施形態では、導電膜１１８とＳＲＯ膜１１９を積層した積層膜をシードＰＺＴ膜１２０の下地として形成したが、この積層膜の代わりにＴｉをドーピングしたＳＲＯ膜を形成してもよい。
【００８６】
また、上記の実施形態では、ＳＲＯ膜１１９の結晶化を促進するためにＴｉからなる導電膜１１８を形成したが、導電膜１１８はＴｉ以外の元素を用いて成膜してもよい。具体的には、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ又はＮｂを用いてもよい。
【００８７】
また、上記の実施形態では、バルクＰＺＴ膜１２１のシード層としてＰＺＴからなるシードＰＺＴ膜１２０を形成したが、シード層として、ＰＬＺＴ（（ＰｂｘＬａｙ）（ＺｒｚＴｉ１−ｚ）Ｏ３）膜を形成してもよい。さらに、このＰＬＺＴ膜に、カルシウム（Ｃａ）又はストロンチウム（Ｓｒ）をドーピングしてもよい。
【００８８】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００８９】
１０ トランジスタ（ＭＯＳＦＥＴ）
２０ 強誘電体キャパシタ
３０、４０、５０ コンタクトプラグ
１００ ｐ型シリコン基板
１０１ 素子分離領域
１０２、１２７、１４１、１４３ シリコン酸化膜
１０３ 多結晶シリコン膜
１０４ ＷＳｉｘ膜
１０５、１１２ シリコン窒化膜
１０６ 側壁絶縁膜（スペーサ部）
１０７ ソース・ドレイン領域
１０８、１３２、１４２ 層間絶縁膜
１０９、１１３ コンタクトホール
１１０、１１４ ＴｉＮ膜
１１１、１１５ タングステン
１１６ ＴｉＡｌＮ膜
１１７ Ｉｒ膜
１１８ 導電膜
１１９ ＳＲＯ膜
１２０ シードＰＺＴ膜
１２１ バルクＰＺＴ膜
１２２ ＩｒＯ２膜
１２３、１２４、１２９、１３１ Ａｌ２Ｏ３膜
１２７ マスク酸化膜
１２８ レジストマスク
１３０ シリコン酸化膜
１３３、１３４ コンタクトホール
１３５ 第１の上部配線
１３６ ビア
１３７ 第２の上部配線
【技術分野】
【０００１】
本発明は、半導体装置、さらに詳しくは強誘電体キャパシタを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタを利用したメモリ、例えば強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、ＤＲＡＭのキャパシタ部分を強誘電体キャパシタで置き換えたものである。このＦｅＲＡＭは、以下のような特徴をもっており、次世代メモリとして期待されている。
【０００３】
− 書き込み、及び消去が高速である。セルを小型化することで、ＤＲＡＭ並みの書き込み時間（１００ｎｓ以下）が可能である。
− 不揮発性メモリである。即ち、ＳＲＡＭやＤＲＡＭと異なり、電源を切っても記憶内容が失われない。
− 書き換え可能回数が大きい。強誘電体材料（ＳＢＴなど）、電極材料（ＩｒＯｘ、ＲｕＯｘ、ＳｒＲｕＯ３など）を工夫することで、１０１２回以上の書き換えが可能である。
− 原理的に高密度・高集積化ができ、ＤＲＡＭと同等の集積度を得ることが可能である。
− 内部の書き込み電圧を２Ｖ程度とすることができ、低消費電力で動作することが可能である。
− ランダムアクセスによる情報の書き換えが可能である。
【０００４】
上記の利点を有するＦｅＲＡＭは、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体薄膜を使用する。いずれの材料も、酸素八面体を基本構造とするペロブスカイト構造と呼ばれる結晶構造をもつ。このペロブスカイト構造では、立方晶の各頂点（Ａサイト）に金属原子Ａ、各面心に酸素原子Ｏ、体心（Ｂサイト）に金属原子Ｂがそれぞれ配置されている。
【０００５】
これらの材料は従来絶縁膜として用いられているシリコン酸化膜とは異なり、アモルファス状態ではこれらの材料の特徴である強誘電性を発現しない。なぜならＰＺＴなどの強誘電体の分極は、陰イオンと陽イオンの電荷中心のズレが２つの準安定状態を持つために発生するものであり、この準安定状態は結晶化することにより発生するからである。
【０００６】
よって、良好な特性の強誘電体キャパシタを得るためには、結晶性の良好な強誘電体膜を形成する必要がある。即ち、上記の材料を強誘電体として使用するためには、結晶化するための工程（例えば高温での結晶化熱処理（アニール）、又は高温でのＩｎ−ｓｉｔｕ結晶化プロセス）が必要となる。結晶化に必要な温度は材料にもよるが、一般的には、少なくとも４００℃〜７００℃の温度が必要となる。
【０００７】
強誘電体膜の成膜方法としては、レーザアブレーション法、真空蒸着法、ＭＢＥ法など各種の方法が研究されている。実用化されているものでは、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、溶液法（ＣＳＤ：Chemical Solution Deposition）がある。
【０００８】
実際にＦｅＲＡＭに使用されている強誘電体材料は、ＰＺＴやＳＢＴである。ＰＺＴは早くから薄膜を形成する方法が検討されており、ＣＶＤ法、スパッタ法、ゾルゲル法などの手法を用いた研究例も多く、最初にＦｅＲＡＭとして実用化された材料である。
【０００９】
以下、代表的な強誘電体材料であるＰＺＴを例にとって、その特徴について説明する。ＰＺＴは以下の利点を有する。
・結晶化温度が比較的低い（６００℃程度）。
・分極量が大きい。２０μＣ／ｃｍ２程度の残留分極値が得られる。
・抗電界が比較的小さい。このため、低電圧で分極反転が可能である。なお、抗電界とはヒステリシス曲線において分極が零となる時の電界値である。
・Ｚｒ／Ｔｉ組成比を変化させることにより、結晶化温度の他に、構造特性（グレインサイズ、グレイン形状など）、及び強誘電特性（分極量、抗電界、疲労特性、リーク電流など）を制御することが可能である。
・ペロブスカイト構造の有する元素許容性により、Ａサイトに位置するＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａなどの元素で、Ｂサイトに位置するＺｒ，ＴｉをＮｂ、Ｗ、Ｍｇ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎなどの元素でそれぞれ置換することが可能である。これにより、結晶構造、構造特性、強誘電特性を大きく変えることができる。
【００１０】
上記のように、ＰＺＴの結晶化温度は６００℃程度であるため、結晶化したＰＺＴ膜を得るためには、６００℃以上での成膜、または成膜後６００℃以上で熱処理することが必要になる。
【００１１】
ＰＺＴの成膜方法のうち、スパッタ法は実用に最も多く利用されている。スパッタ法を用いる場合、主に２つの方法がある。一つは、ｉｎ−ｓｉｔｕ結晶化の可能な高温成膜を行う方法である。もう一つは、室温で成膜した後、結晶化のためのアニールを行う方法がある。
【００１２】
前者の高温成膜を行う場合、Ｐｂは揮発性が高いため、成膜されたＰＺＴ膜中およびターゲットのＰＺＴからＰｂが脱離する。よって、組成の制御性に問題がある。なお、高温成膜時のＰｂ脱離を防ぐために、マルチターゲットのスパッタ装置を用いることも考えられる。しかし、ターゲットと基板の距離が大きくなるために成膜速度が低下し、生産性の低下を招いてしまう。
【００１３】
後者の成膜後にアニールを行う方法の場合、アニールする際にＰｂが脱離するため、アニール後に適正なＰｂ組成が得られるように、予めＰｂの組成を大きくしたＰＺＴ膜を成膜しておく。これにより、結晶性に優れたＰＺＴ膜が得られる。しかし、厚いＰＺＴ膜を形成しようとする場合、Ｐｂ組成の制御が困難となり、安定して成膜することができない。即ち、ＰＺＴ膜におけるＰｂ組成はスパッタ時間とともに変化してしまう。また、アニール時にＰｂの脱離によるボイド（ＶＯＩＤ）が発生するため、ＰＺＴ膜の膜密度が低下する。Ｐｂ脱離により点欠陥が生じると、ＰＺＴ膜中に固定電荷が発生し、電気特性の劣化を生じることになる。
【００１４】
他のＰＺＴ成膜方法として、ＣＶＤ法がある。ＣＶＤ法によれば、結晶化温度（６００℃）以上の成膜温度においても原料の供給量を制御することにより、所望のＰｂ組成を有するＰＺＴ膜を形成することが可能である。即ち、ＣＶＤ法の場合、組成制御が容易である。さらに、Ｐｂの分圧を制御することによって、ＰＺＴ膜からＰｂが脱離することを防ぐことも可能である。
【００１５】
しかしながら、ＣＶＤ法の短所として次のような問題が挙げられる。第１に、酸化源（例えばＯ２）を用いるために、ＰＺＴ膜の下地のとなるＩｒ膜（下部電極）の表面が酸化し、ＩｒＯｘとなるという問題がある。このようにＩｒ膜が酸化すると、ＦｅＲＡＭセルからの読み出し信号量が減少してしまう。なぜなら、Ｉｒの（１１１）配向面を結晶核として利用して、（１１１）配向のＰＺＴ膜を形成することが良好な特性を得る観点から望ましいが、Ｉｒ膜が酸化するとそれが困難となるからである。第２に、原料中に含まれる炭素（Ｃ）などがＰＺＴ膜中不純物として取り込まれることにより結晶化が阻害されるという問題がある。ただし、この問題については、２段階のＰＺＴ成膜により回避する方法が知られている。即ち、まず、ＰＺＴ膜を成膜する初期の段階において、Ｏ２分圧を下げるとともにＰｂの濃度を高めることで結晶化を促進し、ＰＺＴの薄膜（厚さは数ｎｍ程度）を形成する。その後、このＰＺＴ薄膜の上に、高Ｏ２分圧の条件下、ストイキオメトリーのＰＺＴの厚膜を形成する。このＰＺＴ厚膜は、ボイドの発生が抑えられ、電気特性に優れた膜である。しかし、この２段階のＣＶＤ法によるＰＺＴ成膜を行った場合、ＰＺＴ成膜中に原料ガスの濃度を変化させるときに、前の成膜条件が後の成膜条件に変化を与える、いわゆるメモリー効果が起こり、ＰＺＴ膜の再現性が悪化するという問題があった。
【００１６】
上述したように、スパッタ法によれば、不純物が少なく結晶性に優れたＰＺＴ膜を成膜することができ、かつキャパシタの下部電極の酸化を抑えることができる。しかし、成膜後の熱処理により、Ｐｂが脱離しボイドが生じるという問題がある。一方、ＣＶＤ法によれば、組成制御は比較的容易でありＰｂ脱離も防ぐことができ、また、成膜レートも高速である。しかし、下部電極が酸化してしまうため、特性の優れた（１１１）配向のＰＺＴ膜を形成することが困難となる。
【００１７】
そこで、次のようなＦｅＲＡＭの強誘電体キャパシタの製造方法が開示されている（特許文献１）。この方法では、まずスパッタ法によりＰＺＴの薄膜をシード層として形成し、その後、このシード層のＰＺＴ膜ｍｐ上に、ＣＶＤ法によりＰＺＴ膜（バルク層）を形成する。シード層の形成にスパッタ法を用いるため、下部電極の酸化が抑えられ、且つ結晶性に優れたＰＺＴ膜が形成される。そして、バルク層のＰＺＴ膜の形成にはＣＶＤ法を用いるため、成膜レートが早く、且つ組成制御性に優れている。しかし、下部電極となる導電膜（Ｐｔ膜、Ｉｒ膜など）とＰＺＴ膜は、結晶構造が異なるため、十分な結晶性のＰＺＴ膜を得ることができなかった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００８−１２４３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は特性の優れた強誘電体キャパシタを有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２０】
本発明の第１の態様によれば、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、前記下部電極の上に、導電膜を形成し、前記導電膜の上にＳＲＯ膜を形成し、前記ＳＲＯ膜を結晶化させる第１の熱処理を行い、前記ＳＲＯ膜の上に、スパッタ法により、第１のＰＺＴ膜を形成し、前記第１のＰＺＴ膜を結晶化させる第２の熱処理を行い、記第１のＰＺＴ膜の上に、ＣＶＤ法により、前第２のＰＺＴ膜を形成する、半導体装置の製造方法が提供される。
【００２１】
本発明の第２の態様によれば、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置であって、前記下部電極の上に形成された、導電膜と、前記導電膜の上に形成され、前記導電膜の構成元素を含む、ＳＲＯ膜と、前記ＳＲＯ膜の上にスパッタ法により形成された、第１のＰＺＴ膜と、前記第１のＰＺＴ膜の上にＣＶＤ法により形成された、第２のＰＺＴ膜と、を備える半導体装置が提供される。
【発明の効果】
【００２２】
本発明によれば、特性の優れた強誘電体キャパシタを有する半導体装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｂ】図１Ａに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｃ】図１Ｂに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｄ】図１Ｃに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｅ】図１Ｄに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｆ】図１Ｅに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図１Ｇ】図１Ｆに続く、本発明の実施形態に係るＦｅＲＡＭの製造工程を示す断面図である。
【図２】シードＰＺＴ膜の膜厚と、ＦｅＲＡＭの読み出し信号量との関係を示す図である。
【図３】ＳＲＯ膜の厚さを変化させたときのＰＺＴ（１１１）強度を示す図である。
【図４】Ｔｉ膜の厚さを変化させたときのＰＺＴ（１１１）強度を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置、及びその製造方法について説明する。各図において同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【００２５】
図１Ａ乃至図１Ｇを用いて、本実施形態に係るＣＯＰ（Capacitor On Plug）型のＦｅＲＡＭの製造方法について説明する。
【００２６】
（１）図１Ａからわかるように、ｐ型シリコン基板（半導体基板）１００の表面のトランジスタ活性領域を囲う外周部分に、ＳＴＩ（Sallow Trench Isolation）法により素子分離領域１０１を形成する。より詳細には、素子分離絶縁膜を埋め込むための溝を該外周部分に形成した後、その溝の内部にシリコン酸化膜（ＳｉＯ２）を埋め込むことにより、素子分離領域１０１を形成する。
【００２７】
（２）次に、スイッチ動作を行うためのトランジスタ（ＭＯＳＦＥＴ）をトランジスタ活性領域に作製する。
【００２８】
（２−１）熱酸化法により、ｐ型シリコン基板１００の全面に、厚さが例えば６０Å程度のシリコン酸化膜１０２を形成する。このシリコン酸化膜１０２はＭＯＳＦＥＴのゲート絶縁膜となるものである。
【００２９】
（２−２）シリコン酸化膜１０２の上に砒素（Ａｓ）をドープしたｎ＋型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上に、ＷＳｉｘ膜１０４およびシリコン窒化膜（ＳｉＮ）１０５を順次形成する。
【００３０】
（２−３）多結晶シリコン膜１０３、ＷＳｉｘ膜１０４，シリコン窒化膜１０５からなる積層膜を、通常用いられる光リソグラフィー法およびＲＩＥ法により加工し、ゲートスタックを形成する。
【００３１】
（２−４）このゲートスタック及びｐ型シリコン基板１００上に、シリコン窒化膜を堆積した後、ＲＩＥによる側壁残しの手法によって、ゲートスタックの側壁に側壁絶縁膜（スペーサ部）１０６を形成する。
【００３２】
（２−５）その後、詳細なプロセスの説明は省略するが、公知のイオン注入法および熱処理によって、ソース・ドレイン領域１０７を形成する。
【００３３】
上記の工程によりトランジスタ（ＭＯＳＦＥＴ）１０が完成する。
【００３４】
（３）図１Ｂからわかるように、トランジスタ活性領域及び素子分離領域１０１に、ＣＶＤ法によりシリコン酸化物からなる層間絶縁膜１０８を堆積し、トランジスタ１０を埋め込む。その後、ＣＭＰ法により層間絶縁膜１０８の平坦化を行う。
【００３５】
（４）図１Ｂからわかるように、層間絶縁膜１０８にコンタクトホール１０９を形成する。このコンタクトホール１０９の底面には、トランジスタ１０のソース・ドレイン領域１０７の一方が露呈している。
【００３６】
（５）図１Ｂからわかるように、スパッタ法又はＣＶＤ法により、コンタクトホール１０９の内壁に薄いチタン膜を堆積し、その後、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。
【００３７】
（６）図１Ｂからわかるように、ＣＶＤ法により、タングステン１１１をコンタクトホール１０９の内部に堆積する。その後、ＣＭＰ法により層間絶縁膜１０８の表面を平坦化し、コンタクトホール１０９の外部に堆積されたタングステン１１１を除去する。これにより、コンタクトホール１０９内に埋め込まれたタングステンを有するコンタクトプラグ３０が形成される。
【００３８】
（７）図１Ｂからわかるように、層間絶縁膜１０８、コンタクトプラグ３０の上に、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ）１１２を堆積する。
【００３９】
（８）図１Ｂからわかるように、シリコン窒化膜１１２及び層間絶縁膜１０８を貫通するコンタクトホール１１３を形成する。その後前述の方法と同様にして、ＴｉＮ膜１１４、タングステン１１５をコンタクトホール１１３内に埋め込み、ＣＭＰ法によりシリコン窒化膜を平坦化する。これにより、コンタクトホール１１３内に埋め込まれたタングステンを有するコンタクトプラグ４０が形成される。このコンタクトプラグ４０の底面には、トランジスタ１０のソース・ドレイン領域１０７の他方が露呈している。なお、コンタクトプラグ４０は、後述の強誘電体キャパシタ２０とソース・ドレイン領域１０７を電気的に接続するものである。
【００４０】
（９）図１Ｃからわかるように、スパッタ法により、ＴｉＡｌＮ膜１１６（例えば厚さ３０ｎｍ）を、シリコン窒化膜１１２及びコンタクトプラグ４０の上に堆積する。このＴｉＡｌＮ膜１１６は、後述の熱処理の際にコンタクトプラグ４０のタングステン１１５が酸化するのを防止するための酸化バリア膜である。
【００４１】
（１０）図１Ｃからわかるように、スパッタ法により、Ｉｒ膜１１７（例えば厚さ３０ｎｍ程度）をＴｉＡｌＮ膜１１６の上に堆積する。なお、このＩｒ膜１１７の形成条件は以下の通りである。イリジウムターゲットを用いたＤＣスパッタ法を用い、例えば、パワー０．２〜３ｋＷ、圧力０．５〜２Ｐａの条件下で６０秒間成膜を行うことにより１００ｎｍの膜を形成した。
【００４２】
（１１）図１Ｃからわかるように、スパッタ法により、Ｉｒ膜１１７の上に導電膜１１８と、ＰＺＴと同じペロブスカイト構造をとるＳｒＲｕＯ３からなるＳＲＯ膜１１９とを順次形成する。この導電膜１１８はチタン（Ｔｉ）からなり厚さは例えば1．５ｎｍである。ＳＲＯ膜１１９の厚さは例えば２．５ｎｍである。
【００４３】
（１２）酸素雰囲気中でＲＴＡ（Rapid Thermal Annealing）を行い、ＳＲＯ膜１１９を結晶化させる。
【００４４】
このＲＴＡの際、導電膜１１８のＴｉ原子がＳＲＯ膜１１９中に拡散することによって、ＳＲＯ膜１１９の結晶化が促進され、ＳＲＯ膜１１９を十分に結晶化させることができる。ＲＴＡの条件については、例えば５５０℃で３０秒間行うことにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。このように、下地としてのＳＲＯ膜の結晶性を向上させることにより、後述のシードＰＺＴ膜１２０の結晶性も向上させることができる。
【００４５】
Ｔｉ原子の拡散によりＳＲＯの結晶性が向上する理由は次のように考えられている。即ち、ＲＴＡによって拡散したＴｉ原子は、ペロブスカイト構造のＳＲＯのＢサイトに配置されたＲｕ原子を置換する。このＲｕ原子を置換したＴｉ原子は、ペロブスカイト結晶構造の面心に位置するＯ原子を引きつける。これにより、ＳＲＯ膜の結晶化が促進されるものと考えられている。
【００４６】
ここで、良好なキャパシタ特性を得るための、ＳＲＯ膜１１９の厚さ及び導電膜１１８（Ｔｉ膜）の厚さについて説明する。
【００４７】
図３は、ＳＲＯ膜１１９の厚さを変化させたときの、後述のシードＰＺＴ膜１２０の（１１１）強度を示している。導電膜１１８（Ｔｉ膜）の厚さは３ｎｍである。図３からわかるように、３ｎｍ程度より厚くなると、この（１１１）強度は大きく低下する。よって、ＳＲＯ膜１１９の厚さは、３ｎｍ以下であることがより望ましい。また、ＳＲＯ膜を設けない場合にはキャパシタ特性は劣化するため、ＳＲＯ膜１１９の厚さの下限はＳＲＯ膜の１分子層の厚さであることが望ましい。具体的には、ＳＲＯ膜１１９の厚さは、０．４ｎｍ以上であることが望ましい。
【００４８】
図４は、導電膜１１８（Ｔｉ膜）の厚さを変化させたときのシードＰＺＴ膜１２０の（１１１）強度を示している。ＳＲＯ膜１１９の厚さは２．５ｎｍである。図４からわかるように、Ｔｉ膜が３ｎｍ程度より厚くなると、この（１１１）強度は大きく低下する。よって、Ｔｉ膜の厚さは３ｎｍ以下であることが望ましい。また、Ｔｉ膜を設けない場合にはキャパシタ特性は劣化するため、Ｔｉ膜の厚さの下限はＴｉ膜の１分子層の厚さであることが望ましい。具体的には、Ｔｉ膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、上述した厚さは、後述するチタン以外の金属元素からなる導電膜１１８についても同様にあてはまる。
【００４９】
導電膜１１８及びＳＲＯ膜１１９を上記の範囲の厚さに形成することにより、ＳＲＯ膜１１９の上に形成されるシードＰＺＴ膜１２０の（１１１）強度が高まる。即ち、特性の良いシードＰＺＴ膜１２０が得られる。さらに、この特性の良いシードＰＺＴ膜１２０を下地としてＰＺＴ膜（後述のバルクＰＺＴ膜１２１）を形成することで、特性の良好な強誘電体キャパシタを得ることができる。
【００５０】
ところで、ＳＲＯに含まれるＴｉの量が増加すると、ＳＲＯ膜の抵抗は増大する。ＳＲＯ膜の抵抗が大きい場合、ＰＺＴ膜に十分な電圧が印加されず、従って信号量が低下するという問題が生じる。よって、導電膜１１８の厚さは、ＲＴＡ後のＳＲＯ膜１１９が結晶性と導電性を両立し得るように決めることが好ましい。即ち、導電膜１１８の厚さには、ＳＲＯ膜１１９の膜厚に応じた最適値が存在する。具体的には、前述のように、２．５ｎｍのＳＲＯ膜１１９を形成する場合、Ｔｉからなる導電膜１１８の膜厚は1．５ｎｍとすることが好ましい。
【００５１】
（１３）図１Ｃからわかるように、スパッタ法により、シードＰＺＴ膜１２０（例えば厚さ１５ｎｍ）をＳＲＯ膜１１９の上に形成する。なお、この後の熱処理工程（ＲＴＡ）によりＰｂが脱離するため、シードＰＺＴ膜１２０として、Ｐｂ過剰のＰＺＴ膜を形成しておくことが好ましい。また、詳細は後述するが、シードＰＺＴ膜１２０の膜厚を１０ｎｍから２０ｎｍの範囲にすることにより、従来に比べて大きな信号量が得られる。
【００５２】
（１４）酸素雰囲気中でＲＴＡを行い、シードＰＺＴ膜１２０を結晶化させる。このＲＴＡは、例えば、６００℃〜７００℃（好ましくは６５０℃）、３０秒間の条件で行った。このＲＴＡにより、ペロブスカイト構造のＰＺＴ膜が得られる。なお、熱処理の温度が低い場合、シードＰＺＴ膜１２０は常誘電体のパイロクロア構造をとる。ＰＺＴの結晶構造をパイロクロア構造から強誘電体のペロブスカイト構造に変化させるには大きなエネルギーを要する。よって、上記のように６００℃以上の温度でＲＴＡを行い、パイロクロア構造を介さず一気にペロブスカイト構造のＰＺＴを形成することが望ましい。
【００５３】
なお、Ｐｂ過剰のシードＰＺＴ膜１２０を成膜していた場合、酸素雰囲気中でＲＴＡを行うと、Ｐｂが脱離すると同時に、結晶化を促進する融点の低いＰｂＯがシードＰＺＴ膜１２０に添加される。その結果、ストイキオメトリーが維持され、結晶性のよいＰＺＴ膜が得られる。
【００５４】
（１５）図１Ｃからわかるように、シードＰＺＴ膜１２０とともにキャパシタの誘電体膜となるバルクＰＺＴ膜１２１を、ＣＶＤ法によりシードＰＺＴ膜１２０の上に形成する。このバルクＰＺＴ膜１２１は、その膜厚がシードＰＺＴ膜１２０と合わせて例えば１００ｎｍになるように形成される。成膜条件として、温度は６００℃、圧力は５ｔｏｒｒで行った。このように温度はＰＺＴの結晶化温度以上の温度で行う。また、酸化源にはＯ２を用い、その流量は２ＳＬＭとした。
【００５５】
なお、このバルクＰＺＴ膜１２１の成膜において、ＣＶＤの原料には、Ｐｂ（ＤＰＭ）２、Ｔｉ（ｉＯＰｒ）２（ＤＰＭ）２及びＺｒ（ＤｉＢＭ）４を用いた。ここで、ＤＰＭはジピバロイルメタナート（化学式(CH3)3CCOCHCOC(CH3)3）、ｉＯＰｒはイソプロポキサイド(化学式OCH(CH3)2)、ＤｉＢＭはジイソブチルメタナート（化学式(CH3)2CH(CO)CH(CO-)CH(CH3)2））である。
（１６）図１Ｃからわかるように、スパッタ法により、上部電極としてＩｒＯ２膜１２２をバルクＰＺＴ膜１２１の上に形成する。なお、このＩｒＯ２膜１２２の形成条件は以下の通りである。イリジウムターゲットを用いた化成スパッタ法を用い、例えば、パワー０．２〜２ｋＷ、圧力０．５〜２Ｐａの条件下で９０秒成膜を行うことにより、１００ｎｍの厚さに形成した。
【００５６】
（１７）図１Ｃからわかるように、スパッタ法により、ＩｒＯ２膜１２２の上に第１の保護膜としてＡｌ２Ｏ３膜１２３（例えば、厚さ５０Å）を形成する。このＡｌ２Ｏ３膜１２３は、後段のＲＩＥ等のプロセスにおいて発生する水素などがＰＺＴ膜に拡散することにより、ＰＺＴ膜の特性が劣化することを防ぐために設けられる。後述のＡｌ２Ｏ３膜１２４（第２の保護膜）、Ａｌ２Ｏ３膜１２９（第３の保護膜）及びＡｌ２Ｏ３膜１３１（第４の保護膜）も同様の目的で形成される。
【００５７】
（１８）公知の方法により、Ａｌ２Ｏ３膜１２３の上に加工マスク材（図示せず）を形成する。より詳細には、例えばＣＶＤ法により、Ａｌ２Ｏ３膜１２３の上に加工マスク材となるシリコン酸化膜及びフォトレジストを順次堆積する。その後、光リソグラフィー法とＲＩＥ法を用いてこのフォトレジストをパターニングする。パターニングされたフォトレジストをマスクとして、Ａｌ２Ｏ３膜１２３の上に形成されたシリコン酸化膜をエッチングする。その後フォトレジストを除去し、所望のパターンを有する加工マスク材を得る。
【００５８】
（１９）図１Ｃからわかるように、この加工マスク材をマスクとして、Ａｌ２Ｏ３膜１２３、ＩｒＯ２膜１２２、バルクＰＺＴ膜１２１、シードＰＺＴ膜１２０、ＳＲＯ膜１１９及び導電膜１１８を、ＲＩＥ法によりエッチング加工する。
【００５９】
（２０）図１Ｃからわかるように、スパッタ法により、第２の保護膜としてＡｌ２Ｏ３膜１２４（例えば、厚さ１００Å）を、導電膜１１８、ＳＲＯ膜１１９、シードＰＺＴ膜１２０、バルクＰＺＴ膜１２１、ＩｒＯ２膜１２２及びＡｌ２Ｏ３膜１２３の側面と、Ａｌ２Ｏ３膜１２３の上面と、Ｉｒ膜１１７の上面とに形成する。
【００６０】
（２１）図１Ｄからわかるように、ＣＶＤ法により、積層膜（ＴｉＡｌＮ膜１１６〜ＳＲＯ膜１１９）を加工するためのマスク材としてマスク酸化膜１２７を、Ａｌ２Ｏ３膜１２４の上に堆積する。その後、このマスク酸化膜１２７の上にフォトレジストを形成し、光リソグラフィー法により所望のパターンに加工されたレジストマスク１２８を形成する。ＲＩＥ法により、レジストマスク１２８をマスクとして、マスク酸化膜１２７を加工する。
【００６１】
なお、このマスク酸化膜１２７は、成膜温度４２０℃、ＴＥＯＳと酸素（Ｏ２）を原料に用いたプラズマＣＶＤ法により成膜した。プラズマＣＶＤ法の代わりにＣＶＤ法を用いても良い。その場合、原料ガスとして酸素ではなくオゾン（Ｏ３）を用いて、成膜温度３５０℃〜５００℃（特に好ましくは４６０℃）の条件で成膜する。
【００６２】
（２２）図１Ｅからわかるように、加工されたマスク酸化膜１２７をマスクとして、Ａｌ２Ｏ３膜１２４、Ｉｒ膜１１７、ＴｉＡｌＮ膜１１６の順にパターニング加工を行う。これにより、強誘電体キャパシタ２０の形成を完了する。
【００６３】
（２３）図１Ｆからわかるように、ＡＬＤ（Atomic Layer Deposition）法により、第３の保護膜としてＡｌ２Ｏ３膜１２９を、強誘電体キャパシタ２０及びシリコン窒化膜１１２の上に形成する。原料としてＴＭＡとＯ３を用い、成膜温度は２００℃、膜厚は１００Åとした。
【００６４】
（２４）図１Ｆからわかるように、ＣＶＤ法により、シリコン酸化膜１３０（例えば、厚さ５００Å）をＡｌ２Ｏ３膜１２９の上に堆積する。その後、ＡＬＤ法により、第４の保護膜としてＡｌ２Ｏ３膜１３１をシリコン酸化膜１３０の上に形成する。原料としてＴＭＡとＯ３を用い、成膜温度は２００℃、膜厚は１００Åとした。
【００６５】
なお、第１と第２の保護膜についてはＰＺＴ膜に比較的近いため、水素等のＰＺＴ膜を劣化させるガスを排出しないスパッタ法で成膜することが望ましい。一方、第３と第４の保護膜についてはＰＺＴ膜から比較的遠いため、水素等を出すものの、稠密に成膜でき且つ高いステップカバレッジを確保可能なＡＬＤ法又はＣＶＤ法を用いて成膜することが好ましい。
【００６６】
（２５）図１Ｆからわかるように、ＣＶＤ法により、Ａｌ２Ｏ３膜１３１の上に強誘電体キャパシタ２０を埋め込むように、層間絶縁膜１３２を堆積する。その後、ＣＭＰ法により、この層間絶縁膜１３２を平坦化する。
【００６７】
（２６）図１Ｆからわかるように、光リソグラフィー法とＲＩＥ法によって層間絶縁膜１３２の所定の位置を開口し、コンタクトホール１３３及びコンタクトホール１３４を形成する。コンタクトホール１３３の底面には、上部電極であるＩｒＯ２膜１２２が露呈している。コンタクトホール１３４の底面には、コンタクトプラグ３０が露呈している。
【００６８】
（２７）図１Ｇからわかるように、コンタクトホール１３３およびコンタクトホール１３４をアルミニウム（Ａｌ）で埋め込み、その後、ＣＭＰ法により層間絶縁膜１３２の表面を平坦化する。これにより、コンタクトプラグ５０が完成する。なお、このコンタクトプラグ５０は、コンタクトホール１３３，１３４の内壁にＮｂ／ＮｂＮ膜をバリア膜として成膜した後、Ａｌを埋め込んで形成してもよい。
【００６９】
（２８）図１Ｇからわかるように、シリコン酸化膜１４１を層間絶縁膜１３２及びコンタクトプラグ５０の上に堆積する。
【００７０】
（２９）図１Ｇからわかるように、リソグラフィー法とＲＩＥを用いてシリコン酸化膜１４１に配線溝を形成する。この配線溝にＡｌを埋め込んだ後、ＣＭＰ法によりシリコン酸化膜１４１の表面を平坦化する。これにより、第１の上部配線１３５が形成される。
【００７１】
（３０）図１Ｇからわかるように、シリコン酸化膜１４１及び第１の上部配線１３５の上に層間絶縁膜１４２を堆積する。その後、リソグラフィー法とＲＩＥにより、この層間絶縁膜１４２にビアホールを形成し、このビアホールにＡｌを埋め込む。その後、ＣＭＰ法により層間絶縁膜１４２の表面を平坦化する。これにより、ビア１３６が形成される。このビア１３６は、後述の第２の上部配線１３７と第１の上部配線１３５を電気的に接続するものである。
【００７２】
（３１）図１Ｇからわかるように、層間絶縁膜１４２及びビア１３６の上にシリコン酸化膜１４３を堆積する。その後、リソグラフィー法とＲＩＥにより、このシリコン酸化膜１４３に配線溝を形成し、この配線溝にＡｌを埋め込む。その後、ＣＭＰ法によりシリコン酸化膜１４３の表面を平坦化する。これにより、第２の上部配線１３７を形成する。
【００７３】
この後、詳細な説明は省略するが、上部配線層を順次形成し、ＦｅＲＡＭが 完成する。
【００７４】
次に、図２を用いて、本発明の実施形態に係る方法で形成されたＦｅＲＡＭの特性について説明する。図２は、シードＰＺＴ膜の膜厚とＦｅＲＡＭの読み出し信号量との関係を示すグラフである。
【００７５】
実線は本発明の実施形態に係る方法で形成されたＦｅＲＡＭの読み出し信号量を、破線は比較例に係るＦｅＲＡＭの読み出し信号量をそれぞれプロットしたものである。ここで、比較例に係る強誘電体キャパシタの誘電体膜は、前述の２段階のＣＶＤ法によるシードＰＺＴ膜およびバルクＰＺＴ膜を、下部電極（Ｉｒ膜）の上に形成したものである。
【００７６】
なお、本実施形態及び比較例のいずれのサンプルも、ＰＺＴ膜のトータルの膜厚（シードＰＺＴ膜の膜厚＋バルクＰＺＴ膜の膜厚）は１００ｎｍに固定した。
【００７７】
この図２からわかるように、シードＰＺＴ膜の膜厚が１０ｎｍ〜２０ｎｍ（１００Å〜２００Å）の範囲においては、本実施形態に係るＦｅＲＡＭは比較例のＦｅＲＡＭよりも大きな読み出し信号量を得ることができる。よって、シードＰＺＴ膜１２０は１０ｎｍ〜２０ｎｍの膜厚に形成することが好ましい。特に好ましい膜厚は１５ｎｍである。
【００７８】
このようにシードＰＺＴ膜の膜厚がある範囲にあるときに、比較例よりも大きな信号量を得られる理由として、以下が考えられる。
【００７９】
シードＰＺＴ膜１２０の膜厚が薄すぎる場合（ある範囲の下限よりも小さい場合）、シードＰＺＴ膜１２０はＳＲＯ膜１１９の全面を十分に覆うことができず、従って結晶性の不十分な部分が発生する。その結果、特性の劣化（信号量の減少）が起こるものと考えられる。
【００８０】
一方、シードＰＺＴ膜１２０の膜厚が厚すぎる場合（ある範囲の上限よりも大きい場合）、シードＰＺＴ膜１２０形成後の熱処理により発生するＰｂ脱離が、シードＰＺＴ膜１２０の厚さ方向に対して分布をもつことになる。その結果、特性の劣化（信号量の減少）が起こるものと考えられる。
【００８１】
換言すれば、シードＰＺＴ膜１２０の膜厚がある範囲内の場合、成膜後の熱処理によってＰｂ脱離は発生するものの、それ以外のＰｂ脱離が発生しなかった部分には非常に結晶性の優れたＰＺＴが形成されている。これは、前述のように、シードＰＺＴ膜１２０の下地であるＳＲＯ膜１１９の結晶性がＰＺＴと同じペロブスカイト構造を有し、また、Ｔｉを拡散させることで結晶性が向上しているからである。この非常に結晶性の優れたＰＺＴを結晶核とすることで、結晶性を維持しながらバルクＰＺＴ膜１２１を成膜することができる。
【００８２】
以上説明したように、本実施形態によれば、結晶性の優れたＰＺＴ膜を組成制御性良く製造でき、従って特性の良い強誘電体キャパシタを安定して得ることができる。また、シードＰＺＴ膜の膜厚を調整することで、比較例に係るＦｅＲＡＭよりも大きな読み出し信号量が得られる。これにより、ＦｅＲＡＭをより小型化・高集積化することが可能となる。
【００８３】
なお、上述した本発明の実施形態は、以下のような種々の変更が可能である。
【００８４】
上記の実施形態では、ＣＯＰ型ＦｅＲＡＭについて説明したが、本発明はこれに限るものではなく、他の強誘電体キャパシタを用いた半導体装置にも適用することができる。
【００８５】
また、上記の実施形態では、導電膜１１８とＳＲＯ膜１１９を積層した積層膜をシードＰＺＴ膜１２０の下地として形成したが、この積層膜の代わりにＴｉをドーピングしたＳＲＯ膜を形成してもよい。
【００８６】
また、上記の実施形態では、ＳＲＯ膜１１９の結晶化を促進するためにＴｉからなる導電膜１１８を形成したが、導電膜１１８はＴｉ以外の元素を用いて成膜してもよい。具体的には、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ又はＮｂを用いてもよい。
【００８７】
また、上記の実施形態では、バルクＰＺＴ膜１２１のシード層としてＰＺＴからなるシードＰＺＴ膜１２０を形成したが、シード層として、ＰＬＺＴ（（ＰｂｘＬａｙ）（ＺｒｚＴｉ１−ｚ）Ｏ３）膜を形成してもよい。さらに、このＰＬＺＴ膜に、カルシウム（Ｃａ）又はストロンチウム（Ｓｒ）をドーピングしてもよい。
【００８８】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００８９】
１０ トランジスタ（ＭＯＳＦＥＴ）
２０ 強誘電体キャパシタ
３０、４０、５０ コンタクトプラグ
１００ ｐ型シリコン基板
１０１ 素子分離領域
１０２、１２７、１４１、１４３ シリコン酸化膜
１０３ 多結晶シリコン膜
１０４ ＷＳｉｘ膜
１０５、１１２ シリコン窒化膜
１０６ 側壁絶縁膜（スペーサ部）
１０７ ソース・ドレイン領域
１０８、１３２、１４２ 層間絶縁膜
１０９、１１３ コンタクトホール
１１０、１１４ ＴｉＮ膜
１１１、１１５ タングステン
１１６ ＴｉＡｌＮ膜
１１７ Ｉｒ膜
１１８ 導電膜
１１９ ＳＲＯ膜
１２０ シードＰＺＴ膜
１２１ バルクＰＺＴ膜
１２２ ＩｒＯ２膜
１２３、１２４、１２９、１３１ Ａｌ２Ｏ３膜
１２７ マスク酸化膜
１２８ レジストマスク
１３０ シリコン酸化膜
１３３、１３４ コンタクトホール
１３５ 第１の上部配線
１３６ ビア
１３７ 第２の上部配線
【特許請求の範囲】
【請求項１】
下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、
前記下部電極の上に導電膜を形成し、
前記導電膜の上にＳＲＯ膜を形成し、
前記ＳＲＯ膜を結晶化させる第１の熱処理を行い、
前記ＳＲＯ膜の上に、スパッタ法により、第１のＰＺＴ膜を形成し、
前記第１のＰＺＴ膜を結晶化させる第２の熱処理を行い、
記第１のＰＺＴ膜の上に、ＣＶＤ法により、前第２のＰＺＴ膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＰＺＴ膜の膜厚は、１０ｎｍ乃至２０ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜はＴｉからなり、前記導電膜の膜厚は０．０６ｎｍ以上３ｎｍ以下、かつ前記ＳＲＯ膜の膜厚は０．４ｎｍ以上３ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ又はＮｂからなることを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項５】
下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置であって、
前記下部電極の上に形成された、導電膜と、
前記導電膜の上に形成され、前記導電膜の構成元素を含む、ＳＲＯ膜と、
前記ＳＲＯ膜の上にスパッタ法により形成された、第１のＰＺＴ膜と、
前記第１のＰＺＴ膜の上にＣＶＤ法により形成された、第２のＰＺＴ膜と、
を備えることを特徴とする半導体装置。
【請求項１】
下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置を製造する方法であって、
前記下部電極の上に導電膜を形成し、
前記導電膜の上にＳＲＯ膜を形成し、
前記ＳＲＯ膜を結晶化させる第１の熱処理を行い、
前記ＳＲＯ膜の上に、スパッタ法により、第１のＰＺＴ膜を形成し、
前記第１のＰＺＴ膜を結晶化させる第２の熱処理を行い、
記第１のＰＺＴ膜の上に、ＣＶＤ法により、前第２のＰＺＴ膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＰＺＴ膜の膜厚は、１０ｎｍ乃至２０ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電膜はＴｉからなり、前記導電膜の膜厚は０．０６ｎｍ以上３ｎｍ以下、かつ前記ＳＲＯ膜の膜厚は０．４ｎｍ以上３ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記導電膜は、Ｔｉ、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ又はＮｂからなることを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項５】
下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜と、を含む強誘電体キャパシタを有する、半導体装置であって、
前記下部電極の上に形成された、導電膜と、
前記導電膜の上に形成され、前記導電膜の構成元素を含む、ＳＲＯ膜と、
前記ＳＲＯ膜の上にスパッタ法により形成された、第１のＰＺＴ膜と、
前記第１のＰＺＴ膜の上にＣＶＤ法により形成された、第２のＰＺＴ膜と、
を備えることを特徴とする半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１２４４９７（Ｐ２０１１−１２４４９７Ａ）
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２００９−２８３００６（Ｐ２００９−２８３００６）
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年１２月１４日（２００９．１２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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