半導体記憶装置およびその製造方法
【課題】容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供すること。
【解決手段】半導体基板１上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタ４と、前記ＰｃｈＭＯＳ型トランジスタ４の上方を覆うように、前記半導体基板１上に形成された第１の水素バリア膜８と、前記第１の水素バリア膜８上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタ７と、前記強誘電体キャパシタ７の上方および側方を覆い、前記強誘電体キャパシタ７の周縁部において前記第１の水素バリア膜８と接続する第２の水素バリア膜１４とを備え、前記第１の水素バリア膜８は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【解決手段】半導体基板１上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタ４と、前記ＰｃｈＭＯＳ型トランジスタ４の上方を覆うように、前記半導体基板１上に形成された第１の水素バリア膜８と、前記第１の水素バリア膜８上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタ７と、前記強誘電体キャパシタ７の上方および側方を覆い、前記強誘電体キャパシタ７の周縁部において前記第１の水素バリア膜８と接続する第２の水素バリア膜１４とを備え、前記第１の水素バリア膜８は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、容量絶縁膜として強誘電体を用いた強誘電体キャパシタを水素バリア膜で被覆した構造の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリキャパシタを備えた半導体記憶装置において、キャパシタの容量絶縁膜として強誘電体が用いられる。強誘電体は、ヒステリシス特性による残留分極特性や高い比誘電率を備えることから、不揮発性メモリ装置やＤＲＡＭ装置の分野において、従来の酸化シリコンまたは窒化シリコンからなる容量絶縁膜に置き換えられている。
【０００３】
しかし、強誘電体キャパシタに用いられる強誘電体は、結晶構造自体がその物理的特性を決定する金属酸化物であるため、水素による還元作用の影響を大きく受けてしまう。半導体記憶装置の製造プロセスにおいて、ＭＯＳトランジスタの形成プロセスや多層配線の形成プロセス、さらには、保護膜の形成プロセス等では、水素ガスはもとより水素原子を含むシランガス、レジスト材料、および、水（水分）等を用いる工程を多く含むため、これらの工程で容量絶縁膜に用いられる強誘電体が水素による還元作用を受けて特性が劣化することが懸念される。
【０００４】
そこで、近年、半導体記憶装置に形成される強誘電体キャパシタ単体ごとに、または、複数の強誘電体キャパシタを一括して覆うような水素バリア膜を設けて、強誘電体である容量絶縁膜の特性劣化を防止する技術が提案されている（特許文献１、特許文献２参照）。
【０００５】
図１６に、特許文献１に記載された、強誘電体を用いた容量絶縁膜を有するキャパシタを備えた従来の半導体記憶装置の第１の構成例を示す。
【０００６】
図１６に示された、従来の半導体記憶装置の第１の例では、半導体基板１０１上にＭＯＳ型トランジスタ１０２が形成され、層間絶縁膜１０４でワードラインＷＬを含めたＭＯＳトランジスタ１０２上を覆うと共に、その上面を平坦化している。層間絶縁膜１０４上に、下部電極１０７、強誘電体膜１０８および上部電極１０９によって構成される強誘電体の容量絶縁膜を有するキャパシタが形成され、このキャパシタを、複数のバリア膜１０５、１０５ａ、１０６，１１０，で覆っている。
【０００７】
このように、従来の半導体記憶装置の第１の例では、強誘電体を用いた容量絶縁膜を有するキャパシタが、その上方、側方および下方を水素バリア膜で覆われるため、キャパシタ形成以降の半導体記憶装置の製造プロセスにおいて水素雰囲気中に晒されても容量絶縁膜の強誘電体が還元されず、信頼性の高いキャパシタを備えた半導体記憶装置を得ることができる。
【０００８】
図１７に、特許文献２に記載された、強誘電体を用いた容量絶縁膜を有するキャパシタを備えた従来の半導体記憶装置の第２の構成例を示す。
【０００９】
図１７に示された、従来の半導体記憶装置の第２の例では、例えば２００Ω・ｃｍの比抵抗を有する半導体基板であるＰ型シリコン基板２０１の所定領域に、ＬＯＣＯＳ法を用いて膜厚６００ｎｍの酸化シリコン膜からなる素子分離絶縁膜２０２が形成されている。素子分離絶縁膜２０２に囲まれた活性領域に、ＭＯＳ型トランジスタのソースとなるＮ型拡散層２０３およびドレインとなるＮ型拡散層２０４が、例えばリンを８０ＫｅＶで５Ｅ１５／ｃｍ2イオン注入することにより形成されている。Ｐ型シリコン基板２０１上におけるＮ型拡散層２０３、２０４の間には、例えば熱酸化法によって膜厚２５ｎｍに形成された酸化シリコン膜からなるゲート絶縁膜２０８および不純物としてリンがドープされたゲート電極２０５が積層形成されている。
【００１０】
ＭＯＳ型トランジスタ上には、気相成長法を用いて膜厚３００ｎｍに形成された第１の層間絶縁膜２０６および気相成長法を用いて形成された窒化シリコンを主成分とする水素バリア膜２１３を介して、強誘電体キャパシタの下部電極２１１、強誘電体膜からなる容量絶縁膜２０９および上部電極２１０が形成されている。
【００１１】
上部電極２１０上には、上部電極２１０の上面の一部を露出する開口部を有する第２の層間絶縁膜２０７が、気相成長法を用いて膜厚３００ｎｍで形成され、この開口部を埋め込んで第２の層間絶縁膜２０７上を覆うＡｌからなる配線電極２１２が形成されている。
【００１２】
図１７に示した従来の半導体記憶装置の第２の例では、窒化シリコンを主成分とする水素バリア膜２１３が、強誘電体を用いた容量絶縁膜２０９を有するキャパシタとトランジスタ素子との間に、ＭＯＳ型トランジスタ素子形成領域の全面を覆うとともに半導体基板に対して非接触状態となるように配置されている。このため、強誘電体膜の電気特性向上のために、通常温度６００〜１０００度の酸素雰囲気下で行われる酸素アニール処理を行なっても、トランジスタの特性を変動無く維持することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３６５４５８５号公報
【特許文献２】特許第３１１１４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記従来の半導体記憶装置では、強誘電体を用いた容量絶縁膜を備えたキャパシタを水素バリア膜で覆うことで、強誘電体の水素による還元を抑制することができる。しかし、Ｐ型不純物が拡散されたゲート電極（Ｐ＋ゲート）を有するＰｃｈＭＯＳ型トランジスタが存在している場合、強誘電体の電気特性を得るために必要な、強誘電体膜を焼結する結晶化アニール工程によって、ＰｃｈＭＯＳ型トランジスタのＶｔｈが変動するという問題が生じることが分かった。
【００１５】
そこで本発明は上記課題に鑑みて、容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明の半導体記憶装置は、半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする。
【００１７】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、前記容量絶縁膜を焼結する第５の工程と、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、強誘電体キャパシタの容量絶縁膜との間に形成された水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることを確実に防止しつつ、水素バリア膜からの脱離水素を低減させてＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を得ることができる。
【００１９】
また、本発明の半導体記憶装置の製造方法は、ＰｃｈＭＯＳ型トランジスタ上およびＮｃｈＭＯＳ型トランジスタ上を覆うように形成された第１の層間絶縁膜上に第３の工程で形成される第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることが防止され、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を容易に製造することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【図２】炭窒化シリコン膜と窒化シリコン膜との水素脱離量を示す図である。
【図３】ＰｃｈＭＯＳ型トランジスタにおける、ゲート直下のホウ素（Ｂ）の深さ方向の濃度プロファイルを示す図である。
【図４】種々の原子の結合に関する物理データを示す。図４（ａ）は２原子分子間の平衡原子間距離を示し、図４（ｂ）は結合エネルギーの大きさを示す。
【図５】炭化シリコン膜の完全な状態での結晶構造を示す膜である。
【図６】窒化シリコン膜の完全な状態での結晶構造を示す膜である。
【図７】炭窒化シリコン膜の完全な状態での結晶構造を示す膜である。
【図８】窒化シリコン膜の不完全な結晶構造を示す図である。
【図９】炭窒化シリコン膜の不完全な結晶構造を示す図である。
【図１０】本発明の第２の実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【図１１】本発明の第３の実施形態にかかる半導体記憶装置の製造方法の最初の段階を示す図である。
【図１２】本発明の第３の実施形態にかかる半導体記憶装置の製造方法の次の段階を示す図である。
【図１３】本発明の第３の実施形態にかかる半導体記憶装置の製造方法のその次の段階を示す図である。
【図１４】炭窒化シリコン膜の成膜装置の概略構成を示す模式断面図である。
【図１５】炭窒化シリコン膜の成膜条件の一例を示す。
【図１６】従来の半導体記憶装置の第１の構成例を示す要部拡大断面図である。
【図１７】従来の半導体記憶装置の第２の構成例を示す要部拡大断面図である。
【発明を実施するための形態】
【００２１】
本発明の半導体記憶装置は、半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【００２２】
上記本発明の半導体記憶装置は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる水素バリア膜が、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、強誘電体の容量絶縁膜を用いた強誘電体キャパシタとの間に形成されている。このため、水素バリア膜からの脱離水素を低減させてＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができる。その結果、水素バリア膜によって容量絶縁膜が水素によって還元されることを確実に防止することができると共に、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を得ることができる。
【００２３】
前記半導体記憶装置において、前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素であることが好ましい。また、前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素であることが好ましい。このようにすることで、脱離水素の少ない第１の水素バリア膜を得ることができる。
【００２４】
また、前記第１の水素バリア膜における、シリコン元素と水素元素との２原子分子間の平衡原子間距離と、前記第３の元素と水素元素との２原子分子間の平衡原子間距離との加重平均値が１．５２０［Å］よりも小さいことが好ましい。このようにすることで、水素の脱離を効果的に低減した第１の水素バリア膜を得ることができる。
【００２５】
さらに、前記第１の水素バリア膜における、シリコン元素と水素元素との結合基の含有量に対する前記第３の元素と水素元素との結合基の含有量の比率が、０．３０３８以上であることが好ましい。このようにすることで、第１の水素バリア膜に、良好な水素脱離抑制効果を与えることができる。
【００２６】
さらにまた、前記第３の元素は、Ｃ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒから選ばれた１つであることが好ましく、前記第１の元素が炭素であり、前記第１の水素バリア膜が炭窒化シリコン膜であるとすることができる。
【００２７】
また、前記誘電体キャパシタ上に形成された第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成であることが好ましい。このようにすることで、水素バリア膜の形成を容易に行うことができる。
【００２８】
本発明の半導体記憶装置の製造方法は、半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、前記容量絶縁膜を焼結する第５の工程と、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【００２９】
上記本発明の半導体記憶装置の製造方法は、ＰｃｈＭＯＳ型トランジスタ上およびＮｃｈＭＯＳ型トランジスタ上を覆うように形成された第１の層間絶縁膜上に形成される第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第１の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることが防止されるとともに、水素バリア膜からの脱離水素によってＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができ、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を容易に製造することができる。
【００３０】
上記本発明の半導体記憶装置の製造方法において、前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素であることが、また、前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素であることが好ましい。このようにすることで、水素バリア膜からの脱離水素を効果的に低減できる半導体記憶装置を容易に製造することができる。
【００３１】
また、前記第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成であることが好ましい。このようにすることで、水素バリア膜の製造工程を簡易にすることができ、より低コストで効率的な半導体記憶装置の製造方法とすることができる。
【００３２】
以下、本発明の半導体記憶装置およびその製造方法について、図面を参照して説明する。
【００３３】
なお、以下で参照する各図は、説明の便宜上、本発明の実施形態である半導体記憶装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる半導体記憶装置およびその製造方法は、参照する各図に示されていない任意の構成部材を備えることができる。
【００３４】
また、各図中の部材の寸法、特に、半導体記憶装置の厚さ方向の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。
【００３５】
（第１の実施形態）
図１は、本実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【００３６】
図１に示すように、本実施形態の半導体記憶装置１００は、シリコン製の半導体基板１のメモリ部２に例えばＰ型のＰｃｈＭＯＳ型トランジスタ４が形成されていて、メモリデータを読み出すためのロジック・セルプレートドライバ部３に例えばＮ型のＮｃｈＭＯＳ型トランジスタ５が形成されている。
【００３７】
半導体基板１上には、メモリ部２においてＰｃｈＭＯＳ型トランジスタ４上を覆い、ロジック・セルプレートドライバ部３においてＮｃｈＭＯＳ型トランジスタ５上を覆う、例えばＢＰＳＧ膜からなる層間絶縁膜６が形成され、層間絶縁膜６上の強誘電体キャパシタ７が形成される位置に、第１の水素バリア膜８が形成されている。本実施形態において、第１の水素バリア膜８は、シリコン元素と水素元素、そして、シリコン元素よりもよりも水素を脱離しにくい第３の元素である炭素（Ｃ）を含んだ、炭窒化シリコン膜で形成されている。
【００３８】
強誘電体キャパシタ７が形成される領域には、層間絶縁膜６および第１の水素バリア膜８を貫通して、ＰｃｈＭＯＳ型トランジスタ４の図示しない一方の不純物拡散層に接続するための、タングステン製の第１のコンタクトプラグ９が形成されている。
【００３９】
第１のコンタクトプラグ９に接続するように、第１の水素バリア膜８上に、導電性のチタン窒化シリコン膜である第３の水素バリア膜１０が形成され、第３の水素バリア膜１０上に、白金膜からなる下部電極１１、強誘電体の容量絶縁膜１２、白金からなる上部電極１３を積層して形成された強誘電体キャパシタ７が形成されている。
【００４０】
ここで、下部電極１１および上部電極１３は、不活性な電極材料を用いることが好ましく、上記白金（Ｐｔ）以外にも、白金族の金属やＲｕＯ2などの導電性酸化膜を用いることができる。また、強誘電体キャパシタ７の容量絶縁膜１２としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、（Ｂｉ，Ｌａ）Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＴＯ）などの強誘電体材料を用いることができる。
【００４１】
強誘電体キャパシタ７の上部電極１３上には、第１の水素バリア膜８と同じく、炭窒化シリコン膜からなる第２の水素バリア膜１４が形成されていて、強誘電体キャパシタ７の上方と側方を覆っている。第２の水素バリア膜１４は、強誘電体キャパシタ７の周縁部において第１の水素バリア膜８と接続されている。このようにして、強誘電体キャパシタ７の周囲は、水素バリア膜８、１４で覆われる。
【００４２】
第２の水素バリア膜１４で覆われた強誘電体キャパシタ７を上方から覆うように、第１の層間絶縁膜６上の全面にわたって、例えばＢＰＳＧ膜（boron phosphor silicate glass）からなる第２の層間絶縁膜１５が形成されている。
【００４３】
そして、ＮｃｈＭＯＳ型トランジスタ５が形成されているロジック・セルプレートドライバ部３では、ＮｃｈＭＯＳ型トランジスタ５の図示しない不純物拡散層にそれぞれ接続されるように、第２の層間絶縁膜１５を貫通するように、第２のコンタクトプラグ１６ａ、１６ｂが形成され、第２のコンタクトプラグ１６ａ、１６ｂは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ａ、１７ｂとそれぞれ接続されている。
【００４４】
同様に、ＰｃｈＭＯＳ型トランジスタ４が形成されているメモリ部２では、ＰｃｈＭＯＳ型トランジスタ４の図示しない不純物拡散層に接続されるように、第２の層間絶縁膜１５を貫通する第２のコンタクトプラグ１６ｃが形成され、第２のコンタクトプラグ１６ｃは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ｃと接続されている。
【００４５】
本実施形態の半導体記憶装置１００は、容量絶縁膜１２として強誘電体膜を備えた強誘電体キャパシタ７が、その上下を炭窒化シリコン膜からなる第１の水素バリア膜８および第２の水素バリア膜１４で覆われている。このため、強誘電体キャパシタ７の容量絶縁膜１２が半導体記憶装置１００の製造時に、水素によって還元されることを防止するとともに、水素バリア膜８自体からの脱離水素を低減させることができ、ＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができる。その結果、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置１００を得ることができる。
【００４６】
次に、本実施形態の半導体記憶装置１００における、第１の水素バリア膜８に炭窒化シリコン膜を用いることによる効果を、推定メカニズムを用いて説明する。
【００４７】
図２は、昇温脱離ガス分析（ＴＤＳ）を用い、室温から１０００度までの昇温範囲で分析を実施したときの、炭窒化シリコン膜（ＳｉＣＮ：シリコンカーボナイトライド膜）と、窒化シリコン膜（ＳｉＮ：シリコンナイトライド膜）との脱離水素量を測定した結果を示す。
【００４８】
また、図３は、第１の水素バリア膜８として炭窒化シリコン膜、および、窒化シリコン膜を用いたときの、Ｐ＋ゲートのＰ型トランジスタにおける、ゲート直下のゲート酸化膜と半導体基板との界面近傍におけるホウ素（Ｂ）の深さ方向の濃度プロファイルを示す図である。ここで、黒丸でプロットされた実線ａは、炭窒化シリコン膜を用いたときのホウ素（Ｂ）の深さ方向の濃度プロファイルを示し、白丸でプロットされた点線ｂが、窒化シリコン膜を用いたときのホウ素（Ｂ）の深さ方向の濃度プロファイルを示している。
【００４９】
さらに、図４は、種々の原子の結合に関する物理データを示していて、図４（ａ）は２原子分子間の平衡原子間距離を示し、図４（ｂ）は結合エネルギーの大きさを示している。ここで、２原子分子間の平衡原子間距離とは、熱力学関数が極小になる状態での２原子分子間の結合の長さ、すなわち、初期状態ではなく、十分に長い時間を経た後における安定状態での長さを意味するものと定義する。
【００５０】
図２、図３の測定結果と、図４（ａ）、図４（ｂ）に示した物理データより、以下のようなメカニズムを推定することができる。
【００５１】
すなわち、図４（ｂ）の表からわかるように、Ｃ−Ｈ基の結合エネルギーはＳｉ−Ｈ基の結合エネルギーよりも約１．４倍大きい。このことは、Ｃ−Ｈ基の方がＳｉ−Ｈ基よりも水素を脱離しにくいことを示している。このことと、炭窒化シリコン膜の方が窒化シリコン膜よりも水素脱離量が少ないことを示す図２の測定結果より、炭窒化シリコン膜中ではＳｉ原子の一部がＣ原子に置き換わることにより、Ｓｉ−Ｈ基が減少してＣ−Ｈ基が増加し、脱離水素の発生を抑制しているものと考えられる。逆に、窒化シリコン膜の場合には、脱離水素が発生しやすい状態にあるものと考えられる。
【００５２】
図２の測定結果から炭窒化シリコン膜の水素結合量を算出し、Ｃ−Ｈ基とＳｉ−Ｈ基との比率を求めたところ、Ｃ−Ｈ基とＳｉ−Ｈ基との比率は０．３０３８以上であった。
【００５３】
さらに、図３の測定結果では、ＰｃｈＭＯＳ型トランジスタにおけるゲート直下のゲート酸化膜と半導体基板との界面近傍において、図中「ＳｉＯ2−Ｓｉ界面」として示したラインを越えて右側部分に表れる、半導体基板へ染み出すホウ素（Ｂ）の濃度は、水素バリア膜として窒化シリコン膜を用いた方が、水素バリア膜として炭窒化シリコン膜を用いた場合よりも高いことがわかる。
【００５４】
このことから、プロセス中の高温アニール処理である、強誘電体膜を焼結する結晶化アニール工程を経ることにより、水素バリア膜として機能する窒化シリコン膜から水素が容易に脱離し、その脱離水素がゲート酸化膜中に拡散することによって、ＰｃｈＭＯＳ型トランジスタのＰ＋ゲートからゲート酸化膜中に拡散したホウ素（Ｂ）の半導体基板への拡散を助長しているものと推測される。逆に、水素バリア膜として炭窒化シリコン膜を用いた場合に、ＰｃｈＭＯＳ型トランジスタにおけるゲート直下のゲート酸化膜と半導体基板との界面近傍において、半導体基板へ染み出すホウ素（Ｂ）の濃度が低いのは、高温アニール処理である強誘電体膜の結晶化アニール工程を経ても、水素バリア膜として機能する炭窒化シリコン膜から水素が脱離しにくく、その結果、ＰｃｈＭＯＳ型トランジスタのＰ＋ゲートからゲート酸化膜中へのホウ素（Ｂ）の拡散、そして、半導体基板へのホウ素（Ｂ）の拡散が抑制されているものと推測することができる。
【００５５】
次に、水素バリア膜の結晶構造について説明する。
【００５６】
図５は炭化シリコン膜（ＳｉＣ）、図６は窒化シリコン膜（Ｓｉ3Ｎ4）、図７は炭窒化シリコン膜（ＳｉＣＮ）の、それぞれ完全な状態での結晶構造の一例を示す。結晶方位は図５〜図７に示した方位に限定されるものではないが、これを代表例として説明する。また、図５〜図７各図において点線で囲った部分が、それぞれの膜の一つの構成範囲を示している。
【００５７】
図５において、炭化シリコン膜の結晶構造はＳｉ−Ｃ基の結合からなり、Ｓｉ−Ｃ基２原子分子間の平衡原子間距離は１．５４０Åである。また、図６において、窒化シリコン膜の結晶構造はＳｉ−Ｎ基の結合からなり、Ｓｉ−Ｎ基の２原子分子間の平衡原子間距離は１．５７２Åである。そして、図７において、炭窒化シリコン膜の結晶構造はシリコン原子の一部が炭素原子に置き換わった構造であり、Ｓｉ−Ｎ基の２原子分子間の平衡原子間距離は１．５７２Åと変わらないが、Ｃ−Ｈ基の２原子分子間の平衡原子間距離は１．１７２Åとなる。
【００５８】
以上の各水素バリア膜における結晶構造は、上述のとおり完全な状態での結晶構造であり、膜中に水素は存在しない。しかし、実際には完全な結晶構造にはならない。例えば、窒化シリコン膜中にはＳｉ−Ｈ基が取り込まれている。
【００５９】
図８は、不完全な状態での窒化シリコン膜の結晶構造を示す。
【００６０】
図８に示すように、窒化シリコン膜中にＳｉ−Ｈ基が取り込まれており、Ｓｉ−Ｈ基の２原子分子間の平衡原子間距離は１．５２０Åである。
【００６１】
図９は、不完全な状態の炭窒化シリコン膜の結晶構造を示す。図９に示すように、炭窒化シリコン膜中には、Ｓｉ−Ｈ基とＣ−Ｈ基とが取り込まれており、Ｓｉ−Ｈ基の２原子分子間の平衡原子間距離は１．５２０Åであり、Ｃ−Ｈ基の２原子分子間の平衡原子間距離は１．１１８Åである。ここで、図４（ｂ）より、Ｓｉ−Ｈ基の結合エネルギーは２９５．７ｋＪ／ｍｏｌであり、Ｃ−Ｈ基の結合エネルギーは４１１．６ｋＪ／ｍｏｌである。つまり、Ｃ−Ｈ基の方がＳｉ−Ｈ基よりも１．４倍安定していると言うことができる。このため、Ｓｉ−Ｈ基の一部をＣ−Ｈ基に置き換えた炭窒化シリコン膜を用いることにより、窒化シリコン膜よりも炭窒化シリコン膜の方が膜中からの脱離水素を低減することができることが分かる。
【００６２】
以上の検討より明らかなように、第１の水素バリア膜に、水素元素とシリコン元素に加えて、シリコン元素よりも水素元素を脱離しにくい第３の元素として炭素を用いた場合には、炭素元素と水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きいこと、もしくは、炭素元素と水素元素との２原子分子間の平衡原子間距離が、シリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短いことから、水素バリア膜からの脱離水素を低減することができると理解することができる。
【００６３】
このため、本実施形態の半導体記憶装置の水素バリア膜に含まれる、シリコン元素と水素元素、そして、シリコン元素よりもよりも水素を脱離しにくい第３の元素としては、炭素元素のように、Ｓｉ−Ｈ基結合よりも水素との結合エネルギーの大きな元素、もしくは、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素を選べばよいことが理解できる。
【００６４】
ここで、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素は、Ｓｉ−Ｈ基結合よりも水素との結合エネルギーが大きいため、例えば、図４（ａ）に列挙した、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、Ｆ、Ｂｒの各元素を、水素元素およびシリコン元素とともに、水素バリア膜に混在させることで、第３の元素として炭素（Ｃ）を選択した場合の炭窒化シリコン膜と同じように、水素の脱離を低減できる水素バリア膜を形成することができる。
【００６５】
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置について、図面を参照して説明する。
【００６６】
図１０に示す、第２の実施形態の半導体記憶装置２００は、第２の水素バリア膜が、第１の水素バリア膜と異なる材料の膜で形成されている点で、上記第１の実施形態にかかる半導体記憶装置１００と異なっている。なお、第２の水素バリア膜以外の、上記第１の実施形態の半導体記憶装置１００と同じ構成部材については、図１０では同じ符号を付し詳細な説明は省略する。
【００６７】
図１０に示すように、第２の実施形態の半導体記憶装置２００は、半導体基板１のメモリ部２にＰ型のＰｃｈＭＯＳ型トランジスタ４、ロジック・セルプレートドライバ部３にＮ型のＮｃｈＭＯＳ型トランジスタ５が形成され、これらを覆うように層間絶縁膜６が形成されている。層間絶縁膜６上の誘電体キャパシタ７が形成される位置に、炭窒化シリコン膜からなる第１の水素バリア膜８が形成されている。
【００６８】
強誘電体キャパシタ７が形成される領域には、層間絶縁膜６および第１の水素バリア膜８を貫通する第１のコンタクトプラグ９が形成され、これと接続して第１の水素バリア膜８上に、第３の水素バリア膜１０が形成され、第３の水素バリア膜１０上に、白金膜からなる下部電極１１と上部電極１３、強誘電体からなる容量絶縁膜１２とからなる強誘電体キャパシタ７が形成されている。
【００６９】
本実施形態では、強誘電体キャパシタ７の容量絶縁膜１２が、半導体記憶装置２００の形成時に水素によって還元されることを防止するための第２の水素バリア膜１８として、ＴｉＡｌＯ膜がメモリキャパシタ７の上部を覆うように形成されている。
【００７０】
さらに、第２の水素バリア膜１８で覆われた強誘電体キャパシタ７を覆うように、第１の層間絶縁膜６上の全面にわたって、第２の層間絶縁膜１５が形成されている。また、ロジック・セルプレートドライバ部３では、第２の層間絶縁膜１５を貫通するように、第２のコンタクトプラグ１６ａ、１６ｂが形成され、第２のコンタクトプラグ１６ａ、１６ｂは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ａ、１７ｂとそれぞれ接続されている。
【００７１】
同様に、ＰｃｈＭＯＳ型トランジスタ４が形成されているメモリ部２では、ＰｃｈＭＯＳ型トランジスタ４の図示しない不純物拡散層に接続されるように、第２の層間絶縁膜１５を貫通する第２のコンタクトプラグ１６ｃが形成され、第２のコンタクトプラグ１６ｃは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ｃと接続されている。
【００７２】
本実施形態の半導体記憶装置２００は、強誘電体である容量絶縁膜１２を備えた強誘電体キャパシタ７の上側を覆い、半導体プロセス中に容量絶縁膜１２が水素に還元されることを防止するための第２の水素バリア膜１８が、炭窒化シリコン膜では形成されていない。しかし、第２の水素バリア膜１８は、メモリキャパシタ７の上側を覆う膜であり、高温で容量絶縁膜を焼成した後に形成されるため、半導体基板１上に形成されるＰｃｈＭＯＳ型トランジスタのＰ＋ゲートが第２の水素バリア膜１８からの脱離水素の影響を受ける可能性は極めて低い。
【００７３】
以上のことから、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置２００とすることができる。
【００７４】
（第３の実施形態）
次に、本発明の半導体記憶装置の製造方法を、第３の実施形態として図面を用いて説明する。
【００７５】
図１１〜図１３は、本実施形態の半導体記憶装置の製造工程の流れを示す図である。
【００７６】
まず、最初の段階を示す図１１において、図１１（ａ）に示すように、シリコン製の半導体基板１のロジック・セルプレートドライバ部３上、および、メモリ部上２に、Ｐ＋ゲートのＰｃｈＭＯＳ型トランジスタ４や図示しないＮｃｈＭＯＳ型トランジスタを形成する。また、ロジック・セルプレートドライバ部３上には、ＮｃｈＭＯＳ型トランジスタ５や図示しないＰｃｈＭＯＳ型トランジスタが形成される。ここまでが、第１の工程である。
【００７７】
次に、第２の工程において、これらのトランジスタ４、５上に、半導体基板１の全面にわたって、第１層間絶縁膜６を形成し、さらに、第３の工程で、後に強誘電体キャパシタ７が形成されるメモリ部２上の第１層間絶縁膜６上に、炭窒化シリコン膜の第１の水素バリア膜８が形成される。
【００７８】
その後、第１層間絶縁膜６および第１の水素バリア膜８を貫通するように、メモリ部２に第１コンタクトプラグ９を形成する。
【００７９】
次に、第３の工程として、図１１（ｂ）に示すようにメモリ領域２において、第１コンタクトプラグ９と接続されるように、第１の水素バリア８上に例えば導電性のチタン窒化膜からなる第３の水素バリア膜１０を形成する。
【００８０】
さらに、第３の水素バリア膜１０上に、白金からなる下部電極１１、強誘電体からなる容量絶縁膜１２，白金からなる上部電極１３を順次積層して強誘電体キャパシタ７が形成される。これが、第４の工程である。
【００８１】
次に、第５の工程として、図１１（ｂ）の状態において、強誘電体キャパシタ７の強誘電体からなる容量絶縁膜１２を焼結処理して、強誘電体を分極し、高い絶縁性を確保する。
【００８２】
この強誘電体の焼結処理の結果、図１１（ｃ）に示すように、強誘電体膜が結晶化され、強誘電体分極が出現する。なお、強誘電体の焼結処理工程は、例えば、ラピット・サーマル・アニール装置を用い、酸素雰囲気下にて約７５０度〜９００度の温度範囲で、３０秒以上実施する。
【００８３】
次に、第６の工程として、図１２（ａ）に示すように、強誘電体キャパシタ７上を覆うように、炭窒化シリコン膜の第２の水素バリア膜１４を形成する。なお、図１２（ａ）では省略しているが、第２の水素バリア膜１４は、強誘電体キャパシタ７の側方も覆っていて、強誘電体キャパシタ７の周縁部において第１の水素バリア膜８と接続されている。このようにして、強誘電体キャパシタ７の周囲を水素バリア膜で覆うことができる。
【００８４】
次に、図１２（ｂ）に示すように、強誘電体キャパシタ７を覆う第２の水素バリア膜１４を覆うように、メモリ部２と周辺のロジック・セルプレートドライバ部３とを含めた全域の第１の層間絶縁膜６上に、第２の層間絶縁膜１５を形成する。その後、第２の層間絶縁膜１５を貫通するように、ロジック・セルプレートドライバ部３に第２コンタクトプラグ１６ａ、１６ｂを形成する。なお、このとき、メモリ部２に第２コンタクトプラグ１６ｃを同時に形成する。
【００８５】
その後、図１３に示すように、第２コンタクトプラグ１６ａ、１６ｂ、１６ｃ上に、既存の技術を用いアルミニウム配線１７ａ、１７ｂ、１７ｃを形成する。アルミニウム配線１７ａ、１７ｂは４層から８層の配線を施すことができる。
【００８６】
このようにして、第１の実施形態として説明した半導体記憶装置１００を形成することができる。
【００８７】
ここで、第１の水素バリア膜８、および、第２の水素バリア膜１４として形成された、炭窒化シリコン膜の形成方法について詳述する。
【００８８】
図１４は、炭窒化シリコン膜成膜装置の概略構成を示す図である。
【００８９】
図１４に示すように、本実施形態で炭窒化シリコン膜の成膜に用いられる成膜装置１０００は、半導体基板５１を載置するサセプタ５２を備え、内部には炭シリコン窒化膜を成膜する際に半導体基板５１を所定の温度に加熱する、図示しないヒータが内蔵されている。サセプタ５２は保持棒５８によって保持される。チャンバ内５３へは、ガス供給口５６から所定のガス６１が導入され、ガス通過口５５で分散されて、チャンバ内５３で反応し、炭窒化シリコン膜が半導体基板５１上に形成され、ガス排出口５４から反応済ガス６２が排出される。サセプタ５２は保持軸５８によって、ガス通過口５５との距離を自在に変更することができる。このため、ガス通過口５５面と半導体基板５１面との距離を自在に決めることができ、成膜装置１０００の成膜厚均一性を最適に制御できる。
【００９０】
なお、図１４では、サセプタ５２内に図示しないヒータが内蔵された、ヒータ加熱方式の化学気相成長法の成膜装置１０００を示したが、本実施形態における半導体記憶装置における炭窒化シリコン膜の成膜装置としては、このようなヒータ加熱方式の物に限定されず、サセプタ５２内を外部から加熱するランプ加熱式や、チャンバ５３とサセプタ５２との全体がヒータで加熱されているホットウォール型ヒータ加熱方式の化学気相成長装置や、さらには、ＥＣＲプラズマ方式の化学気相成長装置を用いることもできる。
【００９１】
本実施形態の炭窒化シリコン膜の成膜方法においては、まず、半導体基板５１をサセプタ５２の上にセットする。この時、半導体基板５１は、チャンバ５３の外側の図示しない加熱用ランプで約３５０度に加熱されている。
【００９２】
そして、図１５において示す成膜条件を満足するように、例えば、ガス導入口５６からＳｉＨ4ガスを１５０ｓｃｃｍ、ＣＨ4ガスを５００ｓｃｃｍ、ＮＨ3ガスを５００ｓｃｃｍ、Ｈｅ2ガスを５０００ｓｃｃｍ、圧力が７００Ｐａとなるように導入して、半導体基板５１上に、炭窒化シリコン膜を厚さ２０ｎｍ形成する。なお、この炭窒化シリコン膜の膜厚２０ｎｍというのは一例であって、一般的には、水素バリア膜の膜厚は１０ｎｍ程度以上あれば、所望の水素バリア性を確保することができる。
【００９３】
上記第１の実施形態において詳述したように、本実施形態の炭窒化シリコン膜の容量絶縁膜では、Ｓｉ−Ｈ基結合の一部をＣ−Ｈ基に置き換えることが重要である。上記、図１５で示した成膜条件で成膜することによって、Ｃ-Ｈ基とＳｉ−Ｈ基とが形成され、その比率は０．３０３８以上となる。
【００９４】
なお、図１４および図１５に示した、成膜装置および成膜条件は、炭窒化シリコン膜を成膜する上でのあくまで一例であって、成膜装置が変われば成膜条件もそれに伴って変わることは言うまでもない。
【００９５】
また、上記の通り、半導体記憶装置の第１の水素バリア膜としては、水素元素と、シリコン元素の他に、シリコン元素よりも水素の脱離が少ない第３の元素として、炭素以外にも、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、Ｆ、Ｂｒのなどの、水素元素との結合エネルギーがシリコン元素と水素元素との結合エネルギーよりも大きい元素、もしくは、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素を用いることができる。
【００９６】
この場合には、第１の水素バリア膜を成膜する際の製造ガスとしては、図１５に示した各種ガスの他に、ＣＨ3、Ｃ2Ｈ2、ＣＨ2Ｆ、ＳｉＦ6、ＳＦ4、Ｓｉ2Ｆ6、ＣＨ2Ｆ、ＰＨ3、ＰＨ5などの各ガス、またはＨｅ、Ａｒ、Ｎｅ、Ｘｅなどの不活性ガスを用いることができ、また、これら各種ガスの混合原料を用いて化学気相析出反応を用いて製造することができる。また、第１の水素バリア膜に含まれる第１の元素を含んだ、有機金属ガスを用いて成膜することもできる。
【００９７】
また、有機系のＳｉソースガスとしては、テトラメチルシラン（４ＭＳ）、トリメチルシラン（３ＭＳ）、ジメチルジメトキシシラン（２ＭＤＳ）、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルトリシロキサン（ＯＭＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、あるいは、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）が望ましく、有機系Ｓｉソースガスとしては、特に、テトラメチルシラン（４ＭＳ）が好適に使用することができる。
【００９８】
以上、本実施形態の半導体記憶装置の製造方法によれば、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素、または、Ｓｉ−Ｈ基よりも水素との結合エネルギーが大きい元素を、水素元素、シリコン元素とともに含む水素バリア膜を形成することができ、強誘電体キャパシタの容量絶縁膜が、水素によって還元されることを防ぐことができるとともに、強誘電体からなる容量絶縁膜の結晶化アニール時に水素バリア膜から水素が脱離することを抑制することができ、半導体基板に形成されたＰ＋ゲート中のホウ素（Ｂ）が増速拡散することを抑制し、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる。
【００９９】
以上説明してきたように、本発明の半導体記憶装置、およびその製造方法によれば、容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供することができる。
【０１００】
また、本発明の半導体記憶装置、およびその製造方法は、ＭＯＳ型のトランジスタと強誘電体キャパシタとの間に、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む水素バリア膜が形成されればよいため、強誘電体キャパシタの形状や材質、半導体記憶装置の構造に限定されるものではない。このため、半導体記憶装置のメモリ構造としても、平面キャパシタ型や立体キャパシタ型など、各種の形態のものに適用することができる。
【０１０１】
なお、ＭＯＳ型のトランジスタと強誘電体キャパシタとの間に形成される第１の水素バリア膜に、第３の元素として例示したＣ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒのうちの複数の元素が同時に含まれていても、上記本発明の効果を奏することができると考えられる。
【産業上の利用可能性】
【０１０２】
以上説明したように、本発明の半導体記憶装置およびその製造方法は、強誘電体キャパシタの容量絶縁膜として用いられる強誘電体の水素による還元を確実に防止しつつ、水素バリア膜からの脱離水素を低減させてＰ＋ゲート中のホウ素（Ｂ）が増速拡散することを抑制し、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制できるものであり、周辺回路などにＰｃｈＭＯＳ型トランジスタが存在する、各種の半導体記憶装置およびその製造方法として有用である。
【符号の説明】
【０１０３】
１ 半導体基板
４ ＰｃｈＭＯＳ型トランジスタ
５ ＮｃｈＭＯＳ型トランジスタ
７ 強誘電体キャパシタ
８ 炭窒化シリコン膜（第１の水素バリア膜）
１１ 下部電極
１２ 容量絶縁膜
１３ 上部電極
１４ 炭窒化シリコン膜（第２の水素バリア膜）
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、容量絶縁膜として強誘電体を用いた強誘電体キャパシタを水素バリア膜で被覆した構造の半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリキャパシタを備えた半導体記憶装置において、キャパシタの容量絶縁膜として強誘電体が用いられる。強誘電体は、ヒステリシス特性による残留分極特性や高い比誘電率を備えることから、不揮発性メモリ装置やＤＲＡＭ装置の分野において、従来の酸化シリコンまたは窒化シリコンからなる容量絶縁膜に置き換えられている。
【０００３】
しかし、強誘電体キャパシタに用いられる強誘電体は、結晶構造自体がその物理的特性を決定する金属酸化物であるため、水素による還元作用の影響を大きく受けてしまう。半導体記憶装置の製造プロセスにおいて、ＭＯＳトランジスタの形成プロセスや多層配線の形成プロセス、さらには、保護膜の形成プロセス等では、水素ガスはもとより水素原子を含むシランガス、レジスト材料、および、水（水分）等を用いる工程を多く含むため、これらの工程で容量絶縁膜に用いられる強誘電体が水素による還元作用を受けて特性が劣化することが懸念される。
【０００４】
そこで、近年、半導体記憶装置に形成される強誘電体キャパシタ単体ごとに、または、複数の強誘電体キャパシタを一括して覆うような水素バリア膜を設けて、強誘電体である容量絶縁膜の特性劣化を防止する技術が提案されている（特許文献１、特許文献２参照）。
【０００５】
図１６に、特許文献１に記載された、強誘電体を用いた容量絶縁膜を有するキャパシタを備えた従来の半導体記憶装置の第１の構成例を示す。
【０００６】
図１６に示された、従来の半導体記憶装置の第１の例では、半導体基板１０１上にＭＯＳ型トランジスタ１０２が形成され、層間絶縁膜１０４でワードラインＷＬを含めたＭＯＳトランジスタ１０２上を覆うと共に、その上面を平坦化している。層間絶縁膜１０４上に、下部電極１０７、強誘電体膜１０８および上部電極１０９によって構成される強誘電体の容量絶縁膜を有するキャパシタが形成され、このキャパシタを、複数のバリア膜１０５、１０５ａ、１０６，１１０，で覆っている。
【０００７】
このように、従来の半導体記憶装置の第１の例では、強誘電体を用いた容量絶縁膜を有するキャパシタが、その上方、側方および下方を水素バリア膜で覆われるため、キャパシタ形成以降の半導体記憶装置の製造プロセスにおいて水素雰囲気中に晒されても容量絶縁膜の強誘電体が還元されず、信頼性の高いキャパシタを備えた半導体記憶装置を得ることができる。
【０００８】
図１７に、特許文献２に記載された、強誘電体を用いた容量絶縁膜を有するキャパシタを備えた従来の半導体記憶装置の第２の構成例を示す。
【０００９】
図１７に示された、従来の半導体記憶装置の第２の例では、例えば２００Ω・ｃｍの比抵抗を有する半導体基板であるＰ型シリコン基板２０１の所定領域に、ＬＯＣＯＳ法を用いて膜厚６００ｎｍの酸化シリコン膜からなる素子分離絶縁膜２０２が形成されている。素子分離絶縁膜２０２に囲まれた活性領域に、ＭＯＳ型トランジスタのソースとなるＮ型拡散層２０３およびドレインとなるＮ型拡散層２０４が、例えばリンを８０ＫｅＶで５Ｅ１５／ｃｍ2イオン注入することにより形成されている。Ｐ型シリコン基板２０１上におけるＮ型拡散層２０３、２０４の間には、例えば熱酸化法によって膜厚２５ｎｍに形成された酸化シリコン膜からなるゲート絶縁膜２０８および不純物としてリンがドープされたゲート電極２０５が積層形成されている。
【００１０】
ＭＯＳ型トランジスタ上には、気相成長法を用いて膜厚３００ｎｍに形成された第１の層間絶縁膜２０６および気相成長法を用いて形成された窒化シリコンを主成分とする水素バリア膜２１３を介して、強誘電体キャパシタの下部電極２１１、強誘電体膜からなる容量絶縁膜２０９および上部電極２１０が形成されている。
【００１１】
上部電極２１０上には、上部電極２１０の上面の一部を露出する開口部を有する第２の層間絶縁膜２０７が、気相成長法を用いて膜厚３００ｎｍで形成され、この開口部を埋め込んで第２の層間絶縁膜２０７上を覆うＡｌからなる配線電極２１２が形成されている。
【００１２】
図１７に示した従来の半導体記憶装置の第２の例では、窒化シリコンを主成分とする水素バリア膜２１３が、強誘電体を用いた容量絶縁膜２０９を有するキャパシタとトランジスタ素子との間に、ＭＯＳ型トランジスタ素子形成領域の全面を覆うとともに半導体基板に対して非接触状態となるように配置されている。このため、強誘電体膜の電気特性向上のために、通常温度６００〜１０００度の酸素雰囲気下で行われる酸素アニール処理を行なっても、トランジスタの特性を変動無く維持することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３６５４５８５号公報
【特許文献２】特許第３１１１４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記従来の半導体記憶装置では、強誘電体を用いた容量絶縁膜を備えたキャパシタを水素バリア膜で覆うことで、強誘電体の水素による還元を抑制することができる。しかし、Ｐ型不純物が拡散されたゲート電極（Ｐ＋ゲート）を有するＰｃｈＭＯＳ型トランジスタが存在している場合、強誘電体の電気特性を得るために必要な、強誘電体膜を焼結する結晶化アニール工程によって、ＰｃｈＭＯＳ型トランジスタのＶｔｈが変動するという問題が生じることが分かった。
【００１５】
そこで本発明は上記課題に鑑みて、容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明の半導体記憶装置は、半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする。
【００１７】
また、本発明の半導体記憶装置の製造方法は、半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、前記容量絶縁膜を焼結する第５の工程と、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、強誘電体キャパシタの容量絶縁膜との間に形成された水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることを確実に防止しつつ、水素バリア膜からの脱離水素を低減させてＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を得ることができる。
【００１９】
また、本発明の半導体記憶装置の製造方法は、ＰｃｈＭＯＳ型トランジスタ上およびＮｃｈＭＯＳ型トランジスタ上を覆うように形成された第１の層間絶縁膜上に第３の工程で形成される第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることが防止され、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を容易に製造することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【図２】炭窒化シリコン膜と窒化シリコン膜との水素脱離量を示す図である。
【図３】ＰｃｈＭＯＳ型トランジスタにおける、ゲート直下のホウ素（Ｂ）の深さ方向の濃度プロファイルを示す図である。
【図４】種々の原子の結合に関する物理データを示す。図４（ａ）は２原子分子間の平衡原子間距離を示し、図４（ｂ）は結合エネルギーの大きさを示す。
【図５】炭化シリコン膜の完全な状態での結晶構造を示す膜である。
【図６】窒化シリコン膜の完全な状態での結晶構造を示す膜である。
【図７】炭窒化シリコン膜の完全な状態での結晶構造を示す膜である。
【図８】窒化シリコン膜の不完全な結晶構造を示す図である。
【図９】炭窒化シリコン膜の不完全な結晶構造を示す図である。
【図１０】本発明の第２の実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【図１１】本発明の第３の実施形態にかかる半導体記憶装置の製造方法の最初の段階を示す図である。
【図１２】本発明の第３の実施形態にかかる半導体記憶装置の製造方法の次の段階を示す図である。
【図１３】本発明の第３の実施形態にかかる半導体記憶装置の製造方法のその次の段階を示す図である。
【図１４】炭窒化シリコン膜の成膜装置の概略構成を示す模式断面図である。
【図１５】炭窒化シリコン膜の成膜条件の一例を示す。
【図１６】従来の半導体記憶装置の第１の構成例を示す要部拡大断面図である。
【図１７】従来の半導体記憶装置の第２の構成例を示す要部拡大断面図である。
【発明を実施するための形態】
【００２１】
本発明の半導体記憶装置は、半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【００２２】
上記本発明の半導体記憶装置は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含んでいる水素バリア膜が、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、強誘電体の容量絶縁膜を用いた強誘電体キャパシタとの間に形成されている。このため、水素バリア膜からの脱離水素を低減させてＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができる。その結果、水素バリア膜によって容量絶縁膜が水素によって還元されることを確実に防止することができると共に、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を得ることができる。
【００２３】
前記半導体記憶装置において、前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素であることが好ましい。また、前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素であることが好ましい。このようにすることで、脱離水素の少ない第１の水素バリア膜を得ることができる。
【００２４】
また、前記第１の水素バリア膜における、シリコン元素と水素元素との２原子分子間の平衡原子間距離と、前記第３の元素と水素元素との２原子分子間の平衡原子間距離との加重平均値が１．５２０［Å］よりも小さいことが好ましい。このようにすることで、水素の脱離を効果的に低減した第１の水素バリア膜を得ることができる。
【００２５】
さらに、前記第１の水素バリア膜における、シリコン元素と水素元素との結合基の含有量に対する前記第３の元素と水素元素との結合基の含有量の比率が、０．３０３８以上であることが好ましい。このようにすることで、第１の水素バリア膜に、良好な水素脱離抑制効果を与えることができる。
【００２６】
さらにまた、前記第３の元素は、Ｃ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒから選ばれた１つであることが好ましく、前記第１の元素が炭素であり、前記第１の水素バリア膜が炭窒化シリコン膜であるとすることができる。
【００２７】
また、前記誘電体キャパシタ上に形成された第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成であることが好ましい。このようにすることで、水素バリア膜の形成を容易に行うことができる。
【００２８】
本発明の半導体記憶装置の製造方法は、半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、前記容量絶縁膜を焼結する第５の工程と、前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む。
【００２９】
上記本発明の半導体記憶装置の製造方法は、ＰｃｈＭＯＳ型トランジスタ上およびＮｃｈＭＯＳ型トランジスタ上を覆うように形成された第１の層間絶縁膜上に形成される第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第１の元素を含んでいる。このため、容量絶縁膜が水素によって還元されることが防止されるとともに、水素バリア膜からの脱離水素によってＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができ、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置を容易に製造することができる。
【００３０】
上記本発明の半導体記憶装置の製造方法において、前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素であることが、また、前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素であることが好ましい。このようにすることで、水素バリア膜からの脱離水素を効果的に低減できる半導体記憶装置を容易に製造することができる。
【００３１】
また、前記第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成であることが好ましい。このようにすることで、水素バリア膜の製造工程を簡易にすることができ、より低コストで効率的な半導体記憶装置の製造方法とすることができる。
【００３２】
以下、本発明の半導体記憶装置およびその製造方法について、図面を参照して説明する。
【００３３】
なお、以下で参照する各図は、説明の便宜上、本発明の実施形態である半導体記憶装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明にかかる半導体記憶装置およびその製造方法は、参照する各図に示されていない任意の構成部材を備えることができる。
【００３４】
また、各図中の部材の寸法、特に、半導体記憶装置の厚さ方向の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。
【００３５】
（第１の実施形態）
図１は、本実施形態にかかる半導体記憶装置の概略構成を示す要部拡大断面図である。
【００３６】
図１に示すように、本実施形態の半導体記憶装置１００は、シリコン製の半導体基板１のメモリ部２に例えばＰ型のＰｃｈＭＯＳ型トランジスタ４が形成されていて、メモリデータを読み出すためのロジック・セルプレートドライバ部３に例えばＮ型のＮｃｈＭＯＳ型トランジスタ５が形成されている。
【００３７】
半導体基板１上には、メモリ部２においてＰｃｈＭＯＳ型トランジスタ４上を覆い、ロジック・セルプレートドライバ部３においてＮｃｈＭＯＳ型トランジスタ５上を覆う、例えばＢＰＳＧ膜からなる層間絶縁膜６が形成され、層間絶縁膜６上の強誘電体キャパシタ７が形成される位置に、第１の水素バリア膜８が形成されている。本実施形態において、第１の水素バリア膜８は、シリコン元素と水素元素、そして、シリコン元素よりもよりも水素を脱離しにくい第３の元素である炭素（Ｃ）を含んだ、炭窒化シリコン膜で形成されている。
【００３８】
強誘電体キャパシタ７が形成される領域には、層間絶縁膜６および第１の水素バリア膜８を貫通して、ＰｃｈＭＯＳ型トランジスタ４の図示しない一方の不純物拡散層に接続するための、タングステン製の第１のコンタクトプラグ９が形成されている。
【００３９】
第１のコンタクトプラグ９に接続するように、第１の水素バリア膜８上に、導電性のチタン窒化シリコン膜である第３の水素バリア膜１０が形成され、第３の水素バリア膜１０上に、白金膜からなる下部電極１１、強誘電体の容量絶縁膜１２、白金からなる上部電極１３を積層して形成された強誘電体キャパシタ７が形成されている。
【００４０】
ここで、下部電極１１および上部電極１３は、不活性な電極材料を用いることが好ましく、上記白金（Ｐｔ）以外にも、白金族の金属やＲｕＯ2などの導電性酸化膜を用いることができる。また、強誘電体キャパシタ７の容量絶縁膜１２としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、（Ｂｉ，Ｌａ）Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＴＯ）などの強誘電体材料を用いることができる。
【００４１】
強誘電体キャパシタ７の上部電極１３上には、第１の水素バリア膜８と同じく、炭窒化シリコン膜からなる第２の水素バリア膜１４が形成されていて、強誘電体キャパシタ７の上方と側方を覆っている。第２の水素バリア膜１４は、強誘電体キャパシタ７の周縁部において第１の水素バリア膜８と接続されている。このようにして、強誘電体キャパシタ７の周囲は、水素バリア膜８、１４で覆われる。
【００４２】
第２の水素バリア膜１４で覆われた強誘電体キャパシタ７を上方から覆うように、第１の層間絶縁膜６上の全面にわたって、例えばＢＰＳＧ膜（boron phosphor silicate glass）からなる第２の層間絶縁膜１５が形成されている。
【００４３】
そして、ＮｃｈＭＯＳ型トランジスタ５が形成されているロジック・セルプレートドライバ部３では、ＮｃｈＭＯＳ型トランジスタ５の図示しない不純物拡散層にそれぞれ接続されるように、第２の層間絶縁膜１５を貫通するように、第２のコンタクトプラグ１６ａ、１６ｂが形成され、第２のコンタクトプラグ１６ａ、１６ｂは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ａ、１７ｂとそれぞれ接続されている。
【００４４】
同様に、ＰｃｈＭＯＳ型トランジスタ４が形成されているメモリ部２では、ＰｃｈＭＯＳ型トランジスタ４の図示しない不純物拡散層に接続されるように、第２の層間絶縁膜１５を貫通する第２のコンタクトプラグ１６ｃが形成され、第２のコンタクトプラグ１６ｃは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ｃと接続されている。
【００４５】
本実施形態の半導体記憶装置１００は、容量絶縁膜１２として強誘電体膜を備えた強誘電体キャパシタ７が、その上下を炭窒化シリコン膜からなる第１の水素バリア膜８および第２の水素バリア膜１４で覆われている。このため、強誘電体キャパシタ７の容量絶縁膜１２が半導体記憶装置１００の製造時に、水素によって還元されることを防止するとともに、水素バリア膜８自体からの脱離水素を低減させることができ、ＰｃｈＭＯＳ型トランジスタのＰ型不純物が導入されたゲート電極（Ｐ＋ゲート）中のホウ素（Ｂ）が増速拡散することを抑制することができる。その結果、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置１００を得ることができる。
【００４６】
次に、本実施形態の半導体記憶装置１００における、第１の水素バリア膜８に炭窒化シリコン膜を用いることによる効果を、推定メカニズムを用いて説明する。
【００４７】
図２は、昇温脱離ガス分析（ＴＤＳ）を用い、室温から１０００度までの昇温範囲で分析を実施したときの、炭窒化シリコン膜（ＳｉＣＮ：シリコンカーボナイトライド膜）と、窒化シリコン膜（ＳｉＮ：シリコンナイトライド膜）との脱離水素量を測定した結果を示す。
【００４８】
また、図３は、第１の水素バリア膜８として炭窒化シリコン膜、および、窒化シリコン膜を用いたときの、Ｐ＋ゲートのＰ型トランジスタにおける、ゲート直下のゲート酸化膜と半導体基板との界面近傍におけるホウ素（Ｂ）の深さ方向の濃度プロファイルを示す図である。ここで、黒丸でプロットされた実線ａは、炭窒化シリコン膜を用いたときのホウ素（Ｂ）の深さ方向の濃度プロファイルを示し、白丸でプロットされた点線ｂが、窒化シリコン膜を用いたときのホウ素（Ｂ）の深さ方向の濃度プロファイルを示している。
【００４９】
さらに、図４は、種々の原子の結合に関する物理データを示していて、図４（ａ）は２原子分子間の平衡原子間距離を示し、図４（ｂ）は結合エネルギーの大きさを示している。ここで、２原子分子間の平衡原子間距離とは、熱力学関数が極小になる状態での２原子分子間の結合の長さ、すなわち、初期状態ではなく、十分に長い時間を経た後における安定状態での長さを意味するものと定義する。
【００５０】
図２、図３の測定結果と、図４（ａ）、図４（ｂ）に示した物理データより、以下のようなメカニズムを推定することができる。
【００５１】
すなわち、図４（ｂ）の表からわかるように、Ｃ−Ｈ基の結合エネルギーはＳｉ−Ｈ基の結合エネルギーよりも約１．４倍大きい。このことは、Ｃ−Ｈ基の方がＳｉ−Ｈ基よりも水素を脱離しにくいことを示している。このことと、炭窒化シリコン膜の方が窒化シリコン膜よりも水素脱離量が少ないことを示す図２の測定結果より、炭窒化シリコン膜中ではＳｉ原子の一部がＣ原子に置き換わることにより、Ｓｉ−Ｈ基が減少してＣ−Ｈ基が増加し、脱離水素の発生を抑制しているものと考えられる。逆に、窒化シリコン膜の場合には、脱離水素が発生しやすい状態にあるものと考えられる。
【００５２】
図２の測定結果から炭窒化シリコン膜の水素結合量を算出し、Ｃ−Ｈ基とＳｉ−Ｈ基との比率を求めたところ、Ｃ−Ｈ基とＳｉ−Ｈ基との比率は０．３０３８以上であった。
【００５３】
さらに、図３の測定結果では、ＰｃｈＭＯＳ型トランジスタにおけるゲート直下のゲート酸化膜と半導体基板との界面近傍において、図中「ＳｉＯ2−Ｓｉ界面」として示したラインを越えて右側部分に表れる、半導体基板へ染み出すホウ素（Ｂ）の濃度は、水素バリア膜として窒化シリコン膜を用いた方が、水素バリア膜として炭窒化シリコン膜を用いた場合よりも高いことがわかる。
【００５４】
このことから、プロセス中の高温アニール処理である、強誘電体膜を焼結する結晶化アニール工程を経ることにより、水素バリア膜として機能する窒化シリコン膜から水素が容易に脱離し、その脱離水素がゲート酸化膜中に拡散することによって、ＰｃｈＭＯＳ型トランジスタのＰ＋ゲートからゲート酸化膜中に拡散したホウ素（Ｂ）の半導体基板への拡散を助長しているものと推測される。逆に、水素バリア膜として炭窒化シリコン膜を用いた場合に、ＰｃｈＭＯＳ型トランジスタにおけるゲート直下のゲート酸化膜と半導体基板との界面近傍において、半導体基板へ染み出すホウ素（Ｂ）の濃度が低いのは、高温アニール処理である強誘電体膜の結晶化アニール工程を経ても、水素バリア膜として機能する炭窒化シリコン膜から水素が脱離しにくく、その結果、ＰｃｈＭＯＳ型トランジスタのＰ＋ゲートからゲート酸化膜中へのホウ素（Ｂ）の拡散、そして、半導体基板へのホウ素（Ｂ）の拡散が抑制されているものと推測することができる。
【００５５】
次に、水素バリア膜の結晶構造について説明する。
【００５６】
図５は炭化シリコン膜（ＳｉＣ）、図６は窒化シリコン膜（Ｓｉ3Ｎ4）、図７は炭窒化シリコン膜（ＳｉＣＮ）の、それぞれ完全な状態での結晶構造の一例を示す。結晶方位は図５〜図７に示した方位に限定されるものではないが、これを代表例として説明する。また、図５〜図７各図において点線で囲った部分が、それぞれの膜の一つの構成範囲を示している。
【００５７】
図５において、炭化シリコン膜の結晶構造はＳｉ−Ｃ基の結合からなり、Ｓｉ−Ｃ基２原子分子間の平衡原子間距離は１．５４０Åである。また、図６において、窒化シリコン膜の結晶構造はＳｉ−Ｎ基の結合からなり、Ｓｉ−Ｎ基の２原子分子間の平衡原子間距離は１．５７２Åである。そして、図７において、炭窒化シリコン膜の結晶構造はシリコン原子の一部が炭素原子に置き換わった構造であり、Ｓｉ−Ｎ基の２原子分子間の平衡原子間距離は１．５７２Åと変わらないが、Ｃ−Ｈ基の２原子分子間の平衡原子間距離は１．１７２Åとなる。
【００５８】
以上の各水素バリア膜における結晶構造は、上述のとおり完全な状態での結晶構造であり、膜中に水素は存在しない。しかし、実際には完全な結晶構造にはならない。例えば、窒化シリコン膜中にはＳｉ−Ｈ基が取り込まれている。
【００５９】
図８は、不完全な状態での窒化シリコン膜の結晶構造を示す。
【００６０】
図８に示すように、窒化シリコン膜中にＳｉ−Ｈ基が取り込まれており、Ｓｉ−Ｈ基の２原子分子間の平衡原子間距離は１．５２０Åである。
【００６１】
図９は、不完全な状態の炭窒化シリコン膜の結晶構造を示す。図９に示すように、炭窒化シリコン膜中には、Ｓｉ−Ｈ基とＣ−Ｈ基とが取り込まれており、Ｓｉ−Ｈ基の２原子分子間の平衡原子間距離は１．５２０Åであり、Ｃ−Ｈ基の２原子分子間の平衡原子間距離は１．１１８Åである。ここで、図４（ｂ）より、Ｓｉ−Ｈ基の結合エネルギーは２９５．７ｋＪ／ｍｏｌであり、Ｃ−Ｈ基の結合エネルギーは４１１．６ｋＪ／ｍｏｌである。つまり、Ｃ−Ｈ基の方がＳｉ−Ｈ基よりも１．４倍安定していると言うことができる。このため、Ｓｉ−Ｈ基の一部をＣ−Ｈ基に置き換えた炭窒化シリコン膜を用いることにより、窒化シリコン膜よりも炭窒化シリコン膜の方が膜中からの脱離水素を低減することができることが分かる。
【００６２】
以上の検討より明らかなように、第１の水素バリア膜に、水素元素とシリコン元素に加えて、シリコン元素よりも水素元素を脱離しにくい第３の元素として炭素を用いた場合には、炭素元素と水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きいこと、もしくは、炭素元素と水素元素との２原子分子間の平衡原子間距離が、シリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短いことから、水素バリア膜からの脱離水素を低減することができると理解することができる。
【００６３】
このため、本実施形態の半導体記憶装置の水素バリア膜に含まれる、シリコン元素と水素元素、そして、シリコン元素よりもよりも水素を脱離しにくい第３の元素としては、炭素元素のように、Ｓｉ−Ｈ基結合よりも水素との結合エネルギーの大きな元素、もしくは、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素を選べばよいことが理解できる。
【００６４】
ここで、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素は、Ｓｉ−Ｈ基結合よりも水素との結合エネルギーが大きいため、例えば、図４（ａ）に列挙した、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、Ｆ、Ｂｒの各元素を、水素元素およびシリコン元素とともに、水素バリア膜に混在させることで、第３の元素として炭素（Ｃ）を選択した場合の炭窒化シリコン膜と同じように、水素の脱離を低減できる水素バリア膜を形成することができる。
【００６５】
（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体記憶装置について、図面を参照して説明する。
【００６６】
図１０に示す、第２の実施形態の半導体記憶装置２００は、第２の水素バリア膜が、第１の水素バリア膜と異なる材料の膜で形成されている点で、上記第１の実施形態にかかる半導体記憶装置１００と異なっている。なお、第２の水素バリア膜以外の、上記第１の実施形態の半導体記憶装置１００と同じ構成部材については、図１０では同じ符号を付し詳細な説明は省略する。
【００６７】
図１０に示すように、第２の実施形態の半導体記憶装置２００は、半導体基板１のメモリ部２にＰ型のＰｃｈＭＯＳ型トランジスタ４、ロジック・セルプレートドライバ部３にＮ型のＮｃｈＭＯＳ型トランジスタ５が形成され、これらを覆うように層間絶縁膜６が形成されている。層間絶縁膜６上の誘電体キャパシタ７が形成される位置に、炭窒化シリコン膜からなる第１の水素バリア膜８が形成されている。
【００６８】
強誘電体キャパシタ７が形成される領域には、層間絶縁膜６および第１の水素バリア膜８を貫通する第１のコンタクトプラグ９が形成され、これと接続して第１の水素バリア膜８上に、第３の水素バリア膜１０が形成され、第３の水素バリア膜１０上に、白金膜からなる下部電極１１と上部電極１３、強誘電体からなる容量絶縁膜１２とからなる強誘電体キャパシタ７が形成されている。
【００６９】
本実施形態では、強誘電体キャパシタ７の容量絶縁膜１２が、半導体記憶装置２００の形成時に水素によって還元されることを防止するための第２の水素バリア膜１８として、ＴｉＡｌＯ膜がメモリキャパシタ７の上部を覆うように形成されている。
【００７０】
さらに、第２の水素バリア膜１８で覆われた強誘電体キャパシタ７を覆うように、第１の層間絶縁膜６上の全面にわたって、第２の層間絶縁膜１５が形成されている。また、ロジック・セルプレートドライバ部３では、第２の層間絶縁膜１５を貫通するように、第２のコンタクトプラグ１６ａ、１６ｂが形成され、第２のコンタクトプラグ１６ａ、１６ｂは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ａ、１７ｂとそれぞれ接続されている。
【００７１】
同様に、ＰｃｈＭＯＳ型トランジスタ４が形成されているメモリ部２では、ＰｃｈＭＯＳ型トランジスタ４の図示しない不純物拡散層に接続されるように、第２の層間絶縁膜１５を貫通する第２のコンタクトプラグ１６ｃが形成され、第２のコンタクトプラグ１６ｃは、第２の層間絶縁膜１５上に形成されたアルミ配線１７ｃと接続されている。
【００７２】
本実施形態の半導体記憶装置２００は、強誘電体である容量絶縁膜１２を備えた強誘電体キャパシタ７の上側を覆い、半導体プロセス中に容量絶縁膜１２が水素に還元されることを防止するための第２の水素バリア膜１８が、炭窒化シリコン膜では形成されていない。しかし、第２の水素バリア膜１８は、メモリキャパシタ７の上側を覆う膜であり、高温で容量絶縁膜を焼成した後に形成されるため、半導体基板１上に形成されるＰｃｈＭＯＳ型トランジスタのＰ＋ゲートが第２の水素バリア膜１８からの脱離水素の影響を受ける可能性は極めて低い。
【００７３】
以上のことから、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動が抑えられた半導体記憶装置２００とすることができる。
【００７４】
（第３の実施形態）
次に、本発明の半導体記憶装置の製造方法を、第３の実施形態として図面を用いて説明する。
【００７５】
図１１〜図１３は、本実施形態の半導体記憶装置の製造工程の流れを示す図である。
【００７６】
まず、最初の段階を示す図１１において、図１１（ａ）に示すように、シリコン製の半導体基板１のロジック・セルプレートドライバ部３上、および、メモリ部上２に、Ｐ＋ゲートのＰｃｈＭＯＳ型トランジスタ４や図示しないＮｃｈＭＯＳ型トランジスタを形成する。また、ロジック・セルプレートドライバ部３上には、ＮｃｈＭＯＳ型トランジスタ５や図示しないＰｃｈＭＯＳ型トランジスタが形成される。ここまでが、第１の工程である。
【００７７】
次に、第２の工程において、これらのトランジスタ４、５上に、半導体基板１の全面にわたって、第１層間絶縁膜６を形成し、さらに、第３の工程で、後に強誘電体キャパシタ７が形成されるメモリ部２上の第１層間絶縁膜６上に、炭窒化シリコン膜の第１の水素バリア膜８が形成される。
【００７８】
その後、第１層間絶縁膜６および第１の水素バリア膜８を貫通するように、メモリ部２に第１コンタクトプラグ９を形成する。
【００７９】
次に、第３の工程として、図１１（ｂ）に示すようにメモリ領域２において、第１コンタクトプラグ９と接続されるように、第１の水素バリア８上に例えば導電性のチタン窒化膜からなる第３の水素バリア膜１０を形成する。
【００８０】
さらに、第３の水素バリア膜１０上に、白金からなる下部電極１１、強誘電体からなる容量絶縁膜１２，白金からなる上部電極１３を順次積層して強誘電体キャパシタ７が形成される。これが、第４の工程である。
【００８１】
次に、第５の工程として、図１１（ｂ）の状態において、強誘電体キャパシタ７の強誘電体からなる容量絶縁膜１２を焼結処理して、強誘電体を分極し、高い絶縁性を確保する。
【００８２】
この強誘電体の焼結処理の結果、図１１（ｃ）に示すように、強誘電体膜が結晶化され、強誘電体分極が出現する。なお、強誘電体の焼結処理工程は、例えば、ラピット・サーマル・アニール装置を用い、酸素雰囲気下にて約７５０度〜９００度の温度範囲で、３０秒以上実施する。
【００８３】
次に、第６の工程として、図１２（ａ）に示すように、強誘電体キャパシタ７上を覆うように、炭窒化シリコン膜の第２の水素バリア膜１４を形成する。なお、図１２（ａ）では省略しているが、第２の水素バリア膜１４は、強誘電体キャパシタ７の側方も覆っていて、強誘電体キャパシタ７の周縁部において第１の水素バリア膜８と接続されている。このようにして、強誘電体キャパシタ７の周囲を水素バリア膜で覆うことができる。
【００８４】
次に、図１２（ｂ）に示すように、強誘電体キャパシタ７を覆う第２の水素バリア膜１４を覆うように、メモリ部２と周辺のロジック・セルプレートドライバ部３とを含めた全域の第１の層間絶縁膜６上に、第２の層間絶縁膜１５を形成する。その後、第２の層間絶縁膜１５を貫通するように、ロジック・セルプレートドライバ部３に第２コンタクトプラグ１６ａ、１６ｂを形成する。なお、このとき、メモリ部２に第２コンタクトプラグ１６ｃを同時に形成する。
【００８５】
その後、図１３に示すように、第２コンタクトプラグ１６ａ、１６ｂ、１６ｃ上に、既存の技術を用いアルミニウム配線１７ａ、１７ｂ、１７ｃを形成する。アルミニウム配線１７ａ、１７ｂは４層から８層の配線を施すことができる。
【００８６】
このようにして、第１の実施形態として説明した半導体記憶装置１００を形成することができる。
【００８７】
ここで、第１の水素バリア膜８、および、第２の水素バリア膜１４として形成された、炭窒化シリコン膜の形成方法について詳述する。
【００８８】
図１４は、炭窒化シリコン膜成膜装置の概略構成を示す図である。
【００８９】
図１４に示すように、本実施形態で炭窒化シリコン膜の成膜に用いられる成膜装置１０００は、半導体基板５１を載置するサセプタ５２を備え、内部には炭シリコン窒化膜を成膜する際に半導体基板５１を所定の温度に加熱する、図示しないヒータが内蔵されている。サセプタ５２は保持棒５８によって保持される。チャンバ内５３へは、ガス供給口５６から所定のガス６１が導入され、ガス通過口５５で分散されて、チャンバ内５３で反応し、炭窒化シリコン膜が半導体基板５１上に形成され、ガス排出口５４から反応済ガス６２が排出される。サセプタ５２は保持軸５８によって、ガス通過口５５との距離を自在に変更することができる。このため、ガス通過口５５面と半導体基板５１面との距離を自在に決めることができ、成膜装置１０００の成膜厚均一性を最適に制御できる。
【００９０】
なお、図１４では、サセプタ５２内に図示しないヒータが内蔵された、ヒータ加熱方式の化学気相成長法の成膜装置１０００を示したが、本実施形態における半導体記憶装置における炭窒化シリコン膜の成膜装置としては、このようなヒータ加熱方式の物に限定されず、サセプタ５２内を外部から加熱するランプ加熱式や、チャンバ５３とサセプタ５２との全体がヒータで加熱されているホットウォール型ヒータ加熱方式の化学気相成長装置や、さらには、ＥＣＲプラズマ方式の化学気相成長装置を用いることもできる。
【００９１】
本実施形態の炭窒化シリコン膜の成膜方法においては、まず、半導体基板５１をサセプタ５２の上にセットする。この時、半導体基板５１は、チャンバ５３の外側の図示しない加熱用ランプで約３５０度に加熱されている。
【００９２】
そして、図１５において示す成膜条件を満足するように、例えば、ガス導入口５６からＳｉＨ4ガスを１５０ｓｃｃｍ、ＣＨ4ガスを５００ｓｃｃｍ、ＮＨ3ガスを５００ｓｃｃｍ、Ｈｅ2ガスを５０００ｓｃｃｍ、圧力が７００Ｐａとなるように導入して、半導体基板５１上に、炭窒化シリコン膜を厚さ２０ｎｍ形成する。なお、この炭窒化シリコン膜の膜厚２０ｎｍというのは一例であって、一般的には、水素バリア膜の膜厚は１０ｎｍ程度以上あれば、所望の水素バリア性を確保することができる。
【００９３】
上記第１の実施形態において詳述したように、本実施形態の炭窒化シリコン膜の容量絶縁膜では、Ｓｉ−Ｈ基結合の一部をＣ−Ｈ基に置き換えることが重要である。上記、図１５で示した成膜条件で成膜することによって、Ｃ-Ｈ基とＳｉ−Ｈ基とが形成され、その比率は０．３０３８以上となる。
【００９４】
なお、図１４および図１５に示した、成膜装置および成膜条件は、炭窒化シリコン膜を成膜する上でのあくまで一例であって、成膜装置が変われば成膜条件もそれに伴って変わることは言うまでもない。
【００９５】
また、上記の通り、半導体記憶装置の第１の水素バリア膜としては、水素元素と、シリコン元素の他に、シリコン元素よりも水素の脱離が少ない第３の元素として、炭素以外にも、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、Ｆ、Ｂｒのなどの、水素元素との結合エネルギーがシリコン元素と水素元素との結合エネルギーよりも大きい元素、もしくは、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素を用いることができる。
【００９６】
この場合には、第１の水素バリア膜を成膜する際の製造ガスとしては、図１５に示した各種ガスの他に、ＣＨ3、Ｃ2Ｈ2、ＣＨ2Ｆ、ＳｉＦ6、ＳＦ4、Ｓｉ2Ｆ6、ＣＨ2Ｆ、ＰＨ3、ＰＨ5などの各ガス、またはＨｅ、Ａｒ、Ｎｅ、Ｘｅなどの不活性ガスを用いることができ、また、これら各種ガスの混合原料を用いて化学気相析出反応を用いて製造することができる。また、第１の水素バリア膜に含まれる第１の元素を含んだ、有機金属ガスを用いて成膜することもできる。
【００９７】
また、有機系のＳｉソースガスとしては、テトラメチルシラン（４ＭＳ）、トリメチルシラン（３ＭＳ）、ジメチルジメトキシシラン（２ＭＤＳ）、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルトリシロキサン（ＯＭＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、あるいは、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）が望ましく、有機系Ｓｉソースガスとしては、特に、テトラメチルシラン（４ＭＳ）が好適に使用することができる。
【００９８】
以上、本実施形態の半導体記憶装置の製造方法によれば、Ｓｉ−Ｈ基結合よりも水素との２原子分子間の平衡原子間距離が短い元素、または、Ｓｉ−Ｈ基よりも水素との結合エネルギーが大きい元素を、水素元素、シリコン元素とともに含む水素バリア膜を形成することができ、強誘電体キャパシタの容量絶縁膜が、水素によって還元されることを防ぐことができるとともに、強誘電体からなる容量絶縁膜の結晶化アニール時に水素バリア膜から水素が脱離することを抑制することができ、半導体基板に形成されたＰ＋ゲート中のホウ素（Ｂ）が増速拡散することを抑制し、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる。
【００９９】
以上説明してきたように、本発明の半導体記憶装置、およびその製造方法によれば、容量絶縁膜である強誘電体のアニール工程を経ても、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制することができる半導体記憶装置およびその製造方法を提供することができる。
【０１００】
また、本発明の半導体記憶装置、およびその製造方法は、ＭＯＳ型のトランジスタと強誘電体キャパシタとの間に、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含む水素バリア膜が形成されればよいため、強誘電体キャパシタの形状や材質、半導体記憶装置の構造に限定されるものではない。このため、半導体記憶装置のメモリ構造としても、平面キャパシタ型や立体キャパシタ型など、各種の形態のものに適用することができる。
【０１０１】
なお、ＭＯＳ型のトランジスタと強誘電体キャパシタとの間に形成される第１の水素バリア膜に、第３の元素として例示したＣ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒのうちの複数の元素が同時に含まれていても、上記本発明の効果を奏することができると考えられる。
【産業上の利用可能性】
【０１０２】
以上説明したように、本発明の半導体記憶装置およびその製造方法は、強誘電体キャパシタの容量絶縁膜として用いられる強誘電体の水素による還元を確実に防止しつつ、水素バリア膜からの脱離水素を低減させてＰ＋ゲート中のホウ素（Ｂ）が増速拡散することを抑制し、ＰｃｈＭＯＳ型トランジスタのＶｔｈ変動を抑制できるものであり、周辺回路などにＰｃｈＭＯＳ型トランジスタが存在する、各種の半導体記憶装置およびその製造方法として有用である。
【符号の説明】
【０１０３】
１ 半導体基板
４ ＰｃｈＭＯＳ型トランジスタ
５ ＮｃｈＭＯＳ型トランジスタ
７ 強誘電体キャパシタ
８ 炭窒化シリコン膜（第１の水素バリア膜）
１１ 下部電極
１２ 容量絶縁膜
１３ 上部電極
１４ 炭窒化シリコン膜（第２の水素バリア膜）
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、
前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、
前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、
前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする半導体記憶装置。
【請求項２】
前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素である請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の元素は、水素元素との２原子分子間の平衡原子間距離が、シリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素である請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の水素バリア膜における、シリコン元素と水素元素との２原子分子間の平衡原子間距離と、前記第３の元素と水素元素との２原子分子間の平衡原子間距離との加重平均値が１．５２０［Å］よりも小さい請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の水素バリア膜における、シリコン元素と水素元素との結合基の含有量に対する前記第３の元素と水素元素との結合基の含有量の比率が、０．３０３８以上である請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第３の元素は、Ｃ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒから選ばれた１つの元素である請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第３の元素が炭素であり、前記第１の水素バリア膜が炭窒化シリコン膜である請求項６に記載の半導体記憶装置。
【請求項８】
前記誘電体キャパシタ上に形成された第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成である請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、
前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、
前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、
前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、
前記容量絶縁膜を焼結する第５の工程と、
前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、
前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素である請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素である請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成である請求項９〜１１のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板上に形成され、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、
前記ＰｃｈＭＯＳ型トランジスタの上方を覆うように、前記半導体基板上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成され、容量絶縁膜として強誘電体を用いた強誘電体キャパシタと、
前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜とを備え、
前記第１の水素バリア膜は、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする半導体記憶装置。
【請求項２】
前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素である請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の元素は、水素元素との２原子分子間の平衡原子間距離が、シリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素である請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の水素バリア膜における、シリコン元素と水素元素との２原子分子間の平衡原子間距離と、前記第３の元素と水素元素との２原子分子間の平衡原子間距離との加重平均値が１．５２０［Å］よりも小さい請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の水素バリア膜における、シリコン元素と水素元素との結合基の含有量に対する前記第３の元素と水素元素との結合基の含有量の比率が、０．３０３８以上である請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第３の元素は、Ｃ、Ｐ、Ｓ、Ｃｌ、Ｓｅ、Ｂ、ＦおよびＢｒから選ばれた１つの元素である請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第３の元素が炭素であり、前記第１の水素バリア膜が炭窒化シリコン膜である請求項６に記載の半導体記憶装置。
【請求項８】
前記誘電体キャパシタ上に形成された第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成である請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板上に、Ｐ型不純物が導入されたゲート電極を有するＰｃｈＭＯＳ型トランジスタと、Ｎ型不純物が導入されたゲート電極を有するＮｃｈＭＯＳ型トランジスタとを形成する第１の工程と、
前記ＰｃｈＭＯＳ型トランジスタ上および前記ＮｃｈＭＯＳ型トランジスタ上を覆うように、前記半導体基板上に第１の層間絶縁膜を形成する第２の工程と、
前記第１の層間絶縁膜上に第１の水素バリア膜を形成する第３の工程と、
前記第１の水素バリア膜上に、下部電極、強誘電体の容量絶縁膜、上部電極を順次積層して強誘電体キャパシタを形成する第４の工程と、
前記容量絶縁膜を焼結する第５の工程と、
前記強誘電体キャパシタの上方および側方を覆い、前記強誘電体キャパシタの周縁部において前記第１の水素バリア膜と接続する第２の水素バリア膜を形成する第６の工程とを備え、
前記第３の工程で形成される前記第１の水素バリア膜が、シリコン元素、水素元素、およびシリコン元素よりも水素元素を脱離しにくい第３の元素を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記第３の元素は、水素元素との結合エネルギーが、シリコン元素と水素元素との結合エネルギーよりも大きな元素である請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第３の元素は、水素元素との２原子分子間の平衡原子間距離がシリコン元素と水素元素との２原子分子間の平衡原子間距離よりも短い元素である請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第２の水素バリア膜が、前記第１の水素バリア膜と同一の組成である請求項９〜１１のいずれか１項に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−５９７６６（Ｐ２０１２−５９７６６Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−１９９０１１（Ｐ２０１０−１９９０１１）
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月６日（２０１０．９．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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