【課題】寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に沿って交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた電荷蓄積膜４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられた外側絶縁膜４３と、を有するメモリ部ＭＵと、メモリ部ＭＵと、第１方向に対して直交する第２方向に沿って併設され、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に絶縁部５０と、を有する非メモリ部ＰＲ１０とを備えている。 （もっと読む）

【課題】チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を提供する。
【解決手段】集積回路装置の製造方法において、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を実施する。 （もっと読む）

【課題】 記録電流の低減、クロスイレーズの抑止を同時に実現する。
【解決手段】 カルコゲナイド系の界面層１００を具備することによって高感度化と高信頼化を実現する３次元相変化メモリに関し、界面層１００の材料の電気抵抗率、熱伝導率、融点を適切に選択することによって、書込み時に相変化材料への電流集中と、Ｓｉチャネルとの熱的、物質的絶縁性を向上することにより上記課題を解決する。 （もっと読む）

【課題】多数の種類の材質の膜をエッチングによって加工する際に、膜の種類に応じた複数のハードマスクで加工を行いながら、工程数の増加を抑えることができる不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の素子となる所定形状の素子形成部Ｃ１〜ＷＬ１間に絶縁膜６０が形成された素子層上に、第２の素子となる素子材料層ＶＲ２〜ＢＬ１と、第２の素子の配線の一部となる配線材料層Ｃ２と、絶縁材料からなるマスク層と、を積層させ、所定形状に加工したマスク層を用いて配線材料層Ｃ２と素子材料層ＢＬ１〜ＶＲ２とをエッチングし、マスク層と配線材料層Ｃ２とをマスクとして、素子層の絶縁膜６０をエッチングし、配線材料層Ｃ２をマスクとして、素子層の素子形成部Ｃ１〜ＷＬ１をエッチングして第１の素子を形成し、パターン間に埋め込んだ絶縁層を、配線材料層Ｃ２をストッパとして除去し、絶縁層上に第２の素子の配線となる配線層を形成する。 （もっと読む）

【課題】良質な特性を有する半導体装置の製造方法を提供する。
【解決手段】制御ゲート電極２０２の表面に絶縁膜２０３を形成する工程と、絶縁膜２０３の表面に電荷蓄積層２０４を形成する工程と、電荷蓄積層２０４の表面にトンネル絶縁膜２０５を形成する工程と、トンネル絶縁膜２０５の表面にシリコン層２０６を形成する工程と、シリコン層２０６を形成した後、熱処理を行ってトンネル絶縁膜２０５及びシリコン層２０６の境界面近傍に存在する酸素とシリコンとを反応させる工程と、を備える。 （もっと読む）

【課題】製造コストを抑制しつつも、カットオフ特性が良好な選択トランジスタを有し、且つ消費電力も小さい不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８、第１、第２ドレイン側選択トランジスタＳＤＴｒ１、２、第１、第２ソース側選択トランジスタＳＳＴｒ１、２を有する。制御回路ＡＲ２は、第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を増加させる動作を行う場合には、ビット線ＢＬに接地電圧ＧＮＤを印加する一方、第２ドレイン側選択トランジスタＳＤＴｒ２のゲートに読出電圧Ｖｒｅａｄを印加して、これにより第２ドレイン側選択トランジスタＳＤＴｒ２を導通状態として接地電圧ＧＮＤを第２ドレイン側選択トランジスタＳＤＴｒ２のボディに転送し、その後、第１ドレイン側選択トランジスタＳＤＴｒ１にプログラム電圧Ｖｐｒｇを印加してその電荷蓄積層に電荷を蓄積させる。 （もっと読む）

【課題】電荷蓄積層が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスの底部が所定の方向に隣接するメモリストリングスの底部と半導体層で接続された構造の不揮発性半導体記憶装置で、従来に比して抵抗を低くする。
【解決手段】柱状の半導体膜１３１Ｃの側面に電荷蓄積層１３２を介して制御ゲート電極膜１２２を有するメモリセルトランジスタＭＣが柱状の半導体膜１３１Ｃの高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に複数配置され、ワード線方向に配置されたメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極膜１２２間が接続された不揮発性半導体記憶装置で、ビット線方向に隣接する２本の柱状の半導体膜１３１Ｃの下部間を結ぶ連結部を備え、柱状の半導体膜１３１Ｃは、それぞれ概略単結晶状のＧｅ膜またはＳｉＧｅ膜で構成される。 （もっと読む）

【課題】アクティブデバイスを必要としない３次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することである。
【解決手段】３Ｄ ＲＲＡＭで用いられるメモリアレイ層は、シリコン基板上の周辺回路で形成され、シリコン酸化物層、下部電極材料、シリコン酸化物、抵抗器材料、シリコン酸化物、シリコン窒化物、シリコン酸化物、上部電極およびカバーリング酸化物が堆積されて、形成される。複数のメモリアレイ層は、互いの上部に形成され得る。本発明のＲＲＡＭは、１ステップまたは２ステップのプログラミングプロセスでプログラミングされ得る。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】高集積化が容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置の製造方法において、ｐ形シリコン及びｎ形シリコンを順次堆積させることにより、シリコンダイオードを形成する工程と、前記シリコンダイオードを選択的に除去してピラーを形成する工程と、前記ピラーの周囲に過水素化シラザン重合体を含む溶液を配置する工程と、前記溶液を加熱することにより、シリコン酸化膜を形成する工程と、を実施する。 （もっと読む）

【課題】本発明は、集積度が高い不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【解決手段】それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、を備え、前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板１１と基板１１の表面に形成された周辺回路とを有する基体１０と、基体１０上にそれぞれ交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有する積層体と、積層体を貫通して最下層の導電層ＢＧに達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜３０と、メモリホール内におけるメモリ膜３０の内側に設けられたチャネルボディ２０と、積層体の下に設けられメモリ膜３０及びチャネルボディ２０が設けられたメモリセルアレイ領域２の外側にレイアウトされた配線領域４における最下層の導電層６３と周辺回路とを電気的に接続する配線ＢＬと、配線領域４の積層体を貫通して配線領域の最下層の導電層６３に達するコンタクトプラグ６７と、を備えた。 （もっと読む）

【課題】正確なデータの読み出しが可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、基板と基板の表面に形成された周辺回路とを有する基体と、基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、積層体の積層方向に形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、メモリホール内におけるメモリ膜の内側に設けられたチャネルボディと、積層体を貫通して設けられたコンタクトプラグと、周辺回路と積層体との間に設けられコンタクトプラグの下端部に接続されたグローバルビット線と、積層体の上に設けられ、その延在方向に分断された複数のローカルビット線であって、チャネルボディに接続されると共にコンタクトプラグを介してグローバルビット線に対して共通に接続された複数のローカルビット線と、を備えた。 （もっと読む）

【課題】安定した消去特性が得られる半導体記憶装置の動作方法を提供する。
【解決手段】基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、メモリホール内におけるメモリ膜の内側に設けられたチャネルボディと、チャネルボディの端部に接続された選択トランジスタと、選択トランジスタと接続された配線とを備えた半導体記憶装置の動作方法であって、配線、選択トランジスタの選択ゲート及びワード電極層に第１の消去電位を与えてチャネルボディの電位をブーストし、チャネルボディの電位をブーストした後、配線及び選択ゲートは第１の消去電位を維持したまま、ワード電極層の電位を第１の消去電位よりも低い第２の消去電位に低下させる。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。 （もっと読む）

【課題】形状制御性良く、タングステンを含む導電層のエッチングを行える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層上にタングステンを含む導電層を形成する工程と、導電層を選択的にエッチングし、導電層の表面から下地層に達する深さよりも浅い溝を形成する工程と、溝を形成した後、臭素を含むガスを用いて、溝内の導電層の側面及び底面にタングステンと臭素との化合物を含む保護膜を形成する工程と、導電層の底面の保護膜を除去する工程と、導電層の底面の保護膜を除去した後、導電層の側面に保護膜が形成された状態で、導電層における溝より下の部分をエッチングする工程と、を備えた。 （もっと読む）

【課題】向上された信頼性を有する不揮発性メモリ装置及びその消去方法、そしてそれを含むメモリシステムが提供される。
【解決手段】不揮発性メモリ装置の消去方法が提供される。消去方法はメモリセルに各々連結された複数のワードラインにワードライン消去電圧を印加する段階と、接地選択トランジスタに連結された接地選択ラインに特定電圧を印加する段階と、接地選択ラインに特定電圧を印加する段階の間にメモリストリングが形成される基板に消去電圧を印加する段階と、基板の電圧変化に応答して接地選択ラインをフローティングする段階とに構成される。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置法を提供する。
【解決手段】メモリストリングは、垂直方向に延びるメモリ柱状半導体層と、メモリ柱状半導体層の側面を取り囲む電荷蓄積層と、電荷蓄積層を取り囲む複数層のワード線導電層とを備える。制御回路は、ワード線導電層と同層に形成された導電層と、導電層７１ａ〜７１ｄを垂直方向に貫通するように形成された層間絶縁層５６Ａと、１つの層間絶縁層５６Ａを垂直方向に貫通するように形成された２つのプラグ層５３ｅとを備える。層間絶縁層５６Ａは、水平方向において２つの括れＡ１をもつ長方形状の断面Ｂ１を有する。括れＡ１は、断面Ｂ１の長辺に位置する。 （もっと読む）

【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）