集積回路装置及びその製造方法
【課題】チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を提供する。
【解決手段】集積回路装置の製造方法において、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を実施する。
【解決手段】集積回路装置の製造方法において、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型記憶装置が提案されている。メモリセルを３次元的に集積させることにより、１ビット当たりのコストを下げることができる。このような積層型記憶装置としては、一方向に延びる複数本のビット線と、他方向に延びる複数本のワード線とを絶縁膜を挟んで交互に積層させて、ビット線とワード線の最近接部分毎にメモリセルを設けたクロスポイント型の記憶装置が提案されている。
【０００３】
特許文献１には、このようなクロスポイント型の記憶装置において、上下方向に配列された複数本のビット線又はワード線を１本のコンタクトによって共通接続する技術が提案されている。このコンタクトのコンタクトホールは一度のエッチングによって形成できるため、各層毎にコンタクトホールを形成する場合と比較して、工程数を減らして製造コストを低減することができる。
【０００４】
しかしながら、特許文献１に記載の技術においては、上層の配線と下層の配線とを相互に少しずらして配置し、コンタクトの中間部分を上層の配線に引っかけて、下端を下層の配線に到達させている。この場合、コンタクトホールを形成するためのエッチングにおいて、エッチングの先端がある配線に到達した後は、この配線がマスクとなる。このため、１つの配線を通過する度に、コンタクトホールが段階的に細くなってしまう。
【０００５】
従って、１本のコンタクトが接続できる配線の数には限度がある。特許文献１では、１本のコンタクトの中間部分には１本の配線しか接続されておらず、コンタクトの上端及び下端に接続された配線を含めて、３本の配線が共通接続されているだけである。より多くの配線に無理に接続しようとしても、コンタクトホールが細くなりすぎてエッチングが途中で停止してしまう。なお、コンタクトホールの上端のサイズを大きくすれば、より深いコンタクトホールを形成することができ、より多くの配線に接続されるコンタクトを形成することができるが、この場合はチップサイズが増大してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３０１４０号公報（図１７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、複数の第１絶縁層及び複数の第２絶縁層が１層ずつ交互に積層された積層体と、少なくとも２層の前記第２絶縁層内に設けられた少なくとも２本の配線と、前記積層体内に設けられ、前記少なくとも２本の配線に共通接続されたコンタクトと、を備え、前記コンタクトは、前記第１絶縁層及び前記第２絶縁層を貫通した柱部分と、前記第２絶縁層内において前記柱部分から張り出し、前記配線の側面に接触した張出部分と、を有することを特徴とする集積回路装置が提供される。
【０００９】
本発明の他の一態様によれば、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を備えたことを特徴とする集積回路装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る集積回路装置を例示する模式的断面図である。
【図２】実施形態に係る集積回路装置のメモリアレイ領域を例示する斜視図である。
【図３】（ａ）〜（ｆ）は、実施形態に係る集積回路装置におけるコンタクトを例示する断面図である。
【図４】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図５】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図６】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図７】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図８】（ａ）〜（ｆ）は、第１の変形例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図９】（ａ）〜（ｆ）は、第２の変形例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図１０】比較例に係る集積回路装置を例示する模式的断面図である。
【図１１】（ａ）〜（ｆ）は、比較例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図１２】（ａ）及び（ｂ）は、本比較例のコンタクトを例示する断面図であり、（ａ）はコンタクトの中間部分に１本の金属配線を接続させた場合を示し、（ｂ）はコンタクトの中間部分に２本以上の金属配線を接続させようとした場合を示す。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る集積回路装置を例示する模式的断面図であり、
図２は、本実施形態に係る集積回路装置のメモリアレイ領域を例示する斜視図であり、
図３（ａ）は、本実施形態に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
なお、図示の便宜上、図２及び図３においては、導電部分のみを示し、絶縁部分は省略している。後述する図８及び図９についても同様である。
本実施形態に係る集積回路装置は、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）である。
【００１３】
図１及び図２に示すように、本実施形態に係る集積回路装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、駆動回路（図示せず）が形成されている。シリコン基板１１上には、この駆動回路を埋め込むように絶縁層１２が設けられており、絶縁層１２上には、それぞれ複数層の絶縁層１３及び絶縁層１４が１層ずつ交互に積層されて、積層体２０が形成されている。積層体２０上には、絶縁層１５が設けられている。
【００１４】
絶縁層１３は、絶縁層１２、１４及び１５とは異なる絶縁材料により形成されている。すなわち、絶縁層１３は、絶縁層１２、１４及び１５に対して、組成、結晶構造、不純物濃度等の構成要素のうち、少なくとも１つの構成要素が異なっている。例えば、絶縁層１３の不純物濃度は、絶縁層１２、１４及び１５の不純物濃度よりも高い。例えば、絶縁層１２及び１５は、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積されたノンドープのシリコン酸化物によって形成されている。また、絶縁層１４は、ＨＤＰ−ＣＶＤ（High Density Plasma chemical vapor deposition：高密度プラズマ化学気相成長）法によって形成されたノンドープのシリコン酸化物によって形成されている。これに対して、絶縁層１３は、例えばＣＶＤ法によって堆積されたＢＳＧ（boron silicate glass：ボロンドープシリコン酸化物）によって形成されている。
【００１５】
また、集積回路装置１においては、メモリアレイ領域Ｒｍが設定されており、メモリアレイ領域Ｒｍの周囲にはコンタクト領域Ｒｃが設定されている。
先ず、メモリアレイ領域Ｒｍの構成について説明する。
メモリアレイ領域Ｒｍにおいては、一層おきの絶縁層１３内に、複数本のワード線ＷＬが設けられている。各ワード線ＷＬは、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びている。ワード線ＷＬの上面及び下面は、絶縁層１３と絶縁層１４との界面に位置している。絶縁層１３及びその内部に埋め込まれたワード線ＷＬにより、ワード線配線層が形成されている。
【００１６】
また、ワード線ＷＬが埋め込まれていない１層おきの絶縁層１３内には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びている。ビット線ＢＬの上面及び下面は、絶縁層１３と絶縁層１４との界面に位置している。絶縁層１３及びその内部に埋め込まれたビット線ＢＬにより、ビット線配線層が形成されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。同じ絶縁層１３内に形成されたワード線ＷＬ同士及びビット線ＢＬ同士は、絶縁層１３により絶縁されている。また、ワード線ＷＬとビット線ＢＬとは、絶縁層１４により絶縁されている。
【００１７】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、絶縁層１４内におけるワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー１６により、１つのメモリセルが構成されている。すなわち、集積回路装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ピラー１６においては、下方から上方に向かって、下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。
【００１８】
シリコンダイオード２２は例えばポリシリコンからなり、導電型がＮ＋型のＮ型層、真性半導体からなるＩ型層、及び導電型がＰ＋型のＰ型層が積層されたＰＩＮダイオードである。これにより、シリコンダイオード２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない。また、下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード２２を形成するシリコンとの反応を抑制するバリア膜である。更に、抵抗変化膜２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる膜である。
【００１９】
次に、コンタクト領域Ｒｃの構成について説明する。
コンタクト領域Ｒｃにおいては、絶縁層１２内に下層配線Ｍ１が設けられており、絶縁層１５内に上層配線Ｍ２が設けられている。また、コンタクト領域Ｒｃには、ワード線ＷＬ及びビット線ＢＬがメモリアレイ領域Ｒｍから引き出されている。そして、ワード線ＷＬ及びビット線ＢＬにおけるメモリアレイ領域Ｒｍに引き出された部分には、枠状部分４１が形成されている。上下方向から見て、枠状部分４１においては、正方形の辺に沿って４本の配線が配置されており、内部が開口している。
【００２０】
また、コンタクト領域Ｒｃにおいては、積層体２０内に、コンタクト３１が設けられている。コンタクト３１の下端は下層配線Ｍ１に接続され、上端は上層配線Ｍ２に接続されている。一部のコンタクト３１は、相互に異なる絶縁層１３内に形成されたワード線ＷＬの枠状部分４１の内側に形成されており、これらの枠状部分４１の内面に接している。これにより、このコンタクト３１の中間部分は、相互に異なる絶縁層１３内に形成された複数本のワード線ＷＬに共通接続されている。一方、他のコンタクト３１は、相互に異なる絶縁層１３内に形成されたビット線ＢＬの枠状部分４１の内側に形成されており、これらの枠状部分４１の内面に接している。これにより、この他のコンタクト３１の中間部分は、相互に異なる絶縁層１３内に形成された複数本のビット線ＢＬに共通接続されている。
【００２１】
各コンタクト３１においては、１本の柱部分３２及び複数の張出部分３３が設けられている。柱部分３２は上下方向に延び、絶縁層１３及び１４を貫通している。また、柱部分３２の形状は、下方にいくほど連続的に細くなる柱状で、例えば円柱状である。一方、張出部分３３は、絶縁層１３内において柱部分３２から周囲に張り出しており、その形状は柱部分３２を囲む環状であり、ワード線ＷＬ又はビット線ＢＬの側面に接触している。また、コンタクト３１の中心軸上における張出部分３３に囲まれた部分には、ボイド３４が形成されていてもよい。更に、各コンタクト３１においては、例えばタングステン（Ｗ）からなるコンタクト本体の上面を除く表面に、例えばチタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層が積層されたバリアメタル層３５が形成されている。
【００２２】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図４〜図７は、本実施形態に係る集積回路装置の製造方法を例示する図であり、各図の（ａ）はコンタクト領域を例示する平面図であり、各図の（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【００２３】
先ず、図１及び２に示すように、シリコン基板１１の上面に、メモリセルを駆動するための駆動回路（図示せず）を形成する。次に、例えばＴＥＯＳを原料とするＣＶＤ法により、シリコン基板１１上にノンドープのシリコン酸化物を堆積させて、絶縁層１２を形成する。このとき、絶縁層１２内には、駆動回路まで到達するコンタクト（図示せず）と、このコンタクトに接続された下層配線Ｍ１を形成する。
【００２４】
次に、図１並びに図４（ａ）及び（ｂ）に示すように、例えばＣＶＤ法により、ボロンをドープしながらシリコン酸化物を堆積させて、ＢＳＧからなる絶縁層１３を形成する。次に、例えばダマシン法によって絶縁層１３内にタングステンを埋め込み、複数本のワード線ＷＬを形成する。このとき、メモリアレイ領域Ｒｍにおいては、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成し、各ワード線ＷＬの一端部をコンタクト領域Ｒｃまで引き出す。そして、コンタクト領域Ｒｃにおいては、ワード線ＷＬに枠状部分４１を形成する。
【００２５】
次に、絶縁層１３上に下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７をこの順に堆積させる。次に、リソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６が形成される。次に、例えばＨＤＰ−ＣＶＤ法により、絶縁層１３上にノンドープのシリコン酸化物を堆積させて、その上面を、上部電極膜２７をストッパーとしたＣＭＰ（chemical mechanical polishing：化学的機械研磨）によって平坦化する。これにより、ピラー１６を埋め込む絶縁層１４が形成される。
【００２６】
次に、絶縁層１４上に再び絶縁層１３を形成し、例えばダマシン法により、絶縁層１３内に複数本のビット線ＢＬを形成する。このとき、メモリアレイ領域Ｒｍにおいては、複数本のビット線ＢＬをビット線方向に延びるように相互に平行に形成し、各ビット線ＢＬの一端部をコンタクト領域Ｒｃまで引き出す。そして、コンタクト領域Ｒｃにおいては、ビット線ＢＬに枠状部分を形成する。
【００２７】
次に、この絶縁層１３上に、上述の方法により、ピラー１６及び絶縁層１４を形成する。このようにして、ワード線ＷＬを含む絶縁層１３（ワード線配線層）、ピラー１６を含む絶縁層１４、ビット線ＢＬを含む絶縁層１３（ビット線配線層）、ピラー１６を含む絶縁層１４が形成される。以後、この工程を繰り返すことにより、ワード線ＷＬ、ビット線ＢＬ及びピラー１６を含む積層体２０が作製される。このとき、相互に接続するワード線ＷＬ及びビット線ＢＬについては、枠状部分４１を上方から見て同じ位置に形成する。
【００２８】
次に、図５（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ法により、コンタクト領域Ｒｃにおいて、積層体２０にコンタクトホール４２を形成する。コンタクトホール４２は、ワード線ＷＬ又はビット線ＢＬ（以下、総称して「金属配線」ともいう）の枠状部分４１の内側に、枠状部分４１を構成する各配線から離隔して形成する。また、コンタクトホール４２の下端は下層配線Ｍ１に到達させる。このとき、エッチング領域にはワード線ＷＬ及びビット線ＢＬが介在しないため、コンタクトホール４２は上端から下端に向かって少しずつ連続的に細くなる。すなわち、コンタクトホール４２が上端から下端に向かう途中の位置で金属配線に干渉されて、不連続的に細くなることがない。このため、アスペクト比が高いコンタクトホール４２を形成することができ、コンタクトホール４２の上端の直径をあまり大きくせずに、深く形成することができる。
【００２９】
次に、図６（ａ）及び（ｂ）に示すように、絶縁層１４のエッチング速度よりも絶縁層１３のエッチング速度が高くなる条件、すなわち、絶縁層１４に対する絶縁層１３のエッチング選択比がとれるような条件で、コンタクトホール４２の内面を等方的にエッチングする。例えば、フッ酸の蒸気を吹き付けるエッチング（ＶＰＣ）を行う。これにより、ボロンがドープされていない絶縁層１４に対して、ボロンがドープされている絶縁層１３が選択的にエッチングされて、コンタクトホール４２のうち絶縁層１３内に位置する部分の内面が後退する。すなわち、コンタクトホール４２の周囲に、絶縁層１３が環状に除去された拡張部分４３が形成される。そして、この拡張部分４３がワード線ＷＬ又はビット線ＢＬの枠状部分４１の内側面に到達するまで、エッチングを行う。この結果、絶縁層１３におけるコンタクトホール４２と枠状部分４１との間の部分が除去されて、枠状部分４１の内側面が拡張部分４３内において露出する。
【００３０】
次に、図７（ａ）及び（ｂ）に示すように、例えばＣＶＤ法により、コンタクトホール４２及び拡張部分４３の内面上に、チタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層からなる２層膜を形成し、バリアメタル層３５を形成する。次に、例えばＣＶＤ法により、コンタクトホール４２及び拡張部分４３の内部にタングステン（Ｗ）等の導電材料を埋め込む。そして、ＣＭＰにより、積層体２０の上面上からバリアメタル層３５及びタングステン層を除去する。これにより、コンタクトホール４２及び拡張部分４３の内部に、コンタクト３１が形成される。このとき、コンタクト３１のうち、拡張部分４３内に形成された部分が上述の張出部分３３となり、コンタクトホール４２内に形成された部分が上述の柱部分３２となる。また、コンタクト３１の中心軸上における張出部分３３に囲まれた部分には、ボイド３４が形成される場合がある。次に、例えば、ＴＥＯＳを原料とするＣＶＤ法によってノンドープのシリコン酸化物を堆積させて、絶縁層１５を形成する。次に、絶縁層１５内におけるコンタクト３１の直上域を含む領域に、上層配線Ｍ２を形成する。これにより、上層配線Ｍ２はコンタクト３１を介して下層配線Ｍ１に接続される。このようにして、本実施形態に係る集積回路装置１が製造される。
【００３１】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図５（ａ）及び（ｂ）に示す工程において、コンタクトホール４２を金属配線、すなわち、ワード線ＷＬ又はビット線ＢＬから離隔した領域に形成しているため、コンタクトホール４２を形成するためのエッチングに金属配線が介在することがなく、コンタクトホール４２がこれらの金属配線に干渉されて不連続的に細くなることがない。このため、一度のエッチング工程によって、アスペクト比が高いコンタクトホールを形成することができる。また、図６（ａ）及び（ｂ）に示す工程において、絶縁層１３におけるコンタクトホール４２と金属配線との間の部分を除去しているため、図７（ａ）及び（ｂ）に示す工程において、タングステンを埋め込んだときに、コンタクト３１を金属配線に接続させることができる。このように、本実施形態によれば、コンタクトホール４２を形成する工程と、拡張部分４３を形成する工程とを分離しているため、コンタクトホール４２の形成条件が、コンタクト３１に接続される金属配線の本数によって左右されることがない。このため、１本のコンタクト３１に多数の金属配線を共通接続させることができる。この結果、工程数を減らして集積回路装置の製造コストを低減させることができる。また、コンタクト３１の上端のサイズを過度に大きくする必要がないため、チップ面積を縮小することができる。すなわち、チップ面積が小さく、製造コストが低い集積回路装置を実現することができる。
【００３２】
また、本実施形態によれば、絶縁層１４のエッチング速度よりも絶縁層１３のエッチング速度が高くなるような条件でコンタクトホール４２の内面を等方的にエッチングすることにより、絶縁層１３を選択的に除去している。このため、コンタクトホール４２の形成位置に多少のばらつきがあっても、拡張部分４３が金属配線に到達するまでエッチングを継続することにより、コンタクトホール４２を金属配線に確実に連通させることができる。
【００３３】
更に、本実施形態によれば、図４（ａ）及び（ｂ）に示す工程において、絶縁層１３にはボロンをドープし、絶縁層１４にはボロンをドープせずに、図６（ａ）及び（ｂ）に示す工程において、フッ酸の蒸気を吹き付けるエッチング（ＶＰＣ）を行っている。これにより、絶縁層１３に対する選択比が高いエッチングを実現することができる。例えば、３０〜４０程度のエッチング選択比を実現することができる。
【００３４】
更にまた、本実施形態においては、ワード線ＷＬ及びビット線ＢＬに枠状部分４１を形成し、この枠状部分４１の内側にコンタクトホール４２を形成している。これにより、この内側の領域内でコンタクトホール４２の形成位置が変動しても、コンタクトホール４２は枠状部分４１のいずれかの部分の近傍には位置するため、一定量のエッチングにより、拡張部分４３を枠状部分４１のいずれかの部分に到達させることができる。また、コンタクト３１の張出部分３３を枠状部分４１の４辺に接触させれば、コンタクト３１と金属配線との間の接続抵抗を低減することができる。更に、拡張部分４３が枠状部分４１を超えて広がることがなく、コンタクト３１が接続を予定していない配線に接続されてしまうことがない。
【００３５】
なお、本実施形態においては、絶縁層１３をＢＳＧによって形成する例を示したが、本発明はこれには限定されず、例えば、絶縁層１３をＰＳＧ（phospho silicate glass：リン添加シリコン酸化物）又はＢＰＳＧ（boron phosphorous silicate glass：ボロン−リン添加シリコン酸化物）により形成してもよい。この場合も、フッ酸系のエッチング液により、絶縁層１３を選択的にエッチングすることができる。又は、絶縁層１３と絶縁層１４との間で、不純物濃度は異ならせずに、結晶構造等を異ならせることにより、絶縁層１３が選択的にエッチングされるようにしてもよい。また、ＶＰＣを用いたエッチングの替わりに、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを行って、絶縁層１３を除去してもよい。
【００３６】
また、本実施形態においては、あるコンタクト３１が複数本のワード線ＷＬを共通接続し、他のコンタクト３１が複数本のビット線ＢＬを共通接続する例を示したが、本発明はこれに限定されず、コンタクト３１によって共通接続される配線の組合せは任意である。また、本実施形態においては、コンタクト３１が下層配線Ｍ１と上層配線Ｍ２との間に接続される例を示したが、本発明はこれに限定されず、例えば、コンタクト３１の下端はシリコン基板１１に接続されていてもよい。
【００３７】
更に、本実施形態においては、集積回路装置がＲｅＲＡＭである例を示したが、本発明はこれに限定されない。但し、クロスポイント型の集積回路装置に本発明を適用すれば、上下方向に配列された複数本の配線を相互に接続できるため、特に好適である。
【００３８】
次に、本実施形態の第１の変形例について説明する。
図８（ａ）は、本変形例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【００３９】
図８（ａ）〜（ｆ）に示すように、本変形例においては、各ワード線ＷＬに枠状部分４１（図３参照）が形成されておらず、ワード線ＷＬの本体部分が延びる方向（ワード線方向）に対して直交する方向（ビット線方向）に延びる一対の枝配線５１が形成されている。すなわち、ワード線ＷＬの端部がコ字形状となっている。また、１本のコンタクト３１によって共通接続されるワード線ＷＬの枝配線５１は、上下方向から見て相互に同じ位置に配置されている。そして、コンタクト３１は、各対の枝配線５１の間に配置されており、各コンタクト３１の張出部分３３が、ワード線ＷＬの本体部分及び一対の枝配線５１に接続されている。
【００４０】
これによっても、前述の実施形態と同様に、１本のコンタクト３１を複数本のワード線ＷＬに接続させることができる。そして、本変形例によれば、ビット線方向における接続領域の長さＬ２を、前述の実施形態における接続領域の長さＬ１（図３参照）よりも短縮することができる。この結果、チップ面積をより一層低減することが可能となる。上述の構成及び作用効果は、ビット線ＢＬ及びビット線ＢＬに接続されたコンタクト３１についても同様である。本変形例における上記以外の構成、製造方法及び作用効果は、前述の実施形態と同様である。
【００４１】
次に、本実施形態の第２の変形例について説明する。
図９（ａ）は、本変形例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【００４２】
図９（ａ）〜（ｆ）に示すように、本変形例においては、各ワード線ＷＬに枠状部分４１（図３参照）が形成されておらず、コンタクト３１の張出部分３３がワード線ＷＬの本体部分に接続されている。また、１本のコンタクト３１によって共通接続されるワード線ＷＬは、上下方向から見てコンタクト３１を挟む位置のいずれかに配置されている。
【００４３】
これによっても、前述の実施形態と同様に、１本のコンタクト３１を複数本のワード線ＷＬに接続させることができる。そして、本変形例によれば、ビット線方向における接続領域の長さＬ３を、前述の実施形態における接続領域の長さＬ１（図３参照）及び第１の変形例における接続領域の長さＬ２（図８参照）よりも短縮することができる。この結果、チップ面積をより一層低減することが可能となる。上述の構成及び作用効果は、ビット線ＢＬ及びビット線ＢＬに接続されたコンタクト３１についても同様である。本変形例における上記以外の構成、製造方法及び作用効果は、前述の実施形態と同様である。
【００４４】
なお、金属配線（ワード線ＷＬ又はビット線ＢＬ）とコンタクトホール４２との距離は、金属配線の寸法ばらつき、コンタクトホールの寸法ばらつき、及び金属配線とコンタクトホールとの合わせずれによって変動する。このため、コンタクトホール４２は、これらの要因によってコンタクトホール４２と金属配線との距離が変動しても、コンタクトホール４２が金属配線に接触しない程度に金属配線から離隔した位置を狙って形成する必要がある。一方、コンタクトホール４２が金属配線から過度に離隔していると、拡張部分４３を接続対象となる金属配線まで到達させるために、拡張部分４３を大きく形成する必要が生じ、接続対象でない金属配線又は他のコンタクトに到達してしまう可能性がある。そこで、コンタクトホール４２は、上述の要因によってコンタクトホール４２の形成位置が変動しても、接続対象である金属配線との距離が、接続対象でない金属配線との距離よりも短くなるような位置を狙って形成する必要がある。
【００４５】
次に、本実施形態の比較例について説明する。
図１０は、本比較例に係る集積回路装置を例示する模式的断面図であり、
図１１（ａ）は、本比較例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図であり、
図１２（ａ）及び（ｂ）は、本比較例のコンタクトを例示する断面図であり、（ａ）はコンタクトの中間部分に１本の金属配線を接続させた場合を示し、（ｂ）はコンタクトの中間部分に２本以上の金属配線を接続させようとした場合を示す。
【００４６】
図１０〜図１２に示すように、本比較例に係る集積回路装置１０１においては、コンタクト領域Ｒｃにおいて、各ワード線ＷＬ及びビット線ＢＬに一対の枝配線１５１が形成されており、コンタクト１３１は、一対の枝配線１５１に引っ掛かるようにして枝配線１５１に接続されている。また、コンタクト１３１の中間部分には１本の金属配線のみが接続されている。コンタクト１３１のコンタクトホールは、エッチング開始時には一対の枝配線１５１を跨ぐ長円形に形成する。そして、エッチングの先端が枝配線１５１に到達すると、以後のエッチングにおいては枝配線１５１がマスクとなり、枝配線１５１よりも下方の部分においては、一対の枝配線１５１の間の領域のみにコンタクトホールが形成される。その後、このコンタクトホール内に導電材料を埋め込む。これにより、中間部分が一対の枝配線１５１に引っ掛かるように、コンタクト１３１が形成される。
【００４７】
本変形例においては、コンタクトホールを金属配線に引っかけるように形成して、コンタクト１３１を金属配線に接続しているため、コンタクトホールは一対の枝配線１５１間を通過する度に、不連続的に細くなる。このため、１本のコンタクト１３１に多数の金属配線を接続することができない。例えば、図１２（ａ）に示すように、コンタクト１３１の中間部分に接続される金属配線は１本が限度である。この場合、図１２（ｂ）に示すように、１本のコンタクト１３１に無理に２本以上の金属配線を接続しようとすると、コンタクトホールが途中で途切れてしまい、コンタクト自体の形成ができなくなる。このため、集積回路装置１０１において、ワード線ＷＬ及びビット線ＢＬの積層数が多くなると、コンタクト１３１を多段に形成する必要が生じ、工程数が増加して、製造コストが増大してしまう。なお、コンタクトホールの上端部を十分に大きく形成しておけば、コンタクトの中間部分を２本以上の金属配線に接続することも可能であるが、その場合はチップ面積が増大してしまう。
【００４８】
これに対して、前述の如く、本発明の実施形態によれば、金属配線から離隔した位置にコンタクトホールを形成しているため、接続する金属配線の本数がエッチング条件に影響することがなく、１本のコンタクトに多数の金属配線を接続させることが可能となる。この結果、コンタクトを形成するための工程数を減らして製造コストを低減することができ、コンタクトホールのサイズを小さくしてチップ面積を縮小することができる。
【００４９】
以上、実施形態及び変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の実施形態及び変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００５０】
１ 集積回路装置、１１ シリコン基板、１２、１３、１４、１５ 絶縁層、１６ ピラー、２０ 積層体、２１ 下部電極膜、２２ シリコンダイオード、２３ 中間電極膜、２４ バリアメタル、２５ 抵抗変化膜、２６ バリアメタル、２７ 上部電極膜、３１ コンタクト、３２ 柱部分、３３ 張出部分、３４ ボイド、３５ バリアメタル層、４１ 枠状部分、４２ コンタクトホール、４３ 拡張部分、５１ 枝配線、１０１ 集積回路装置、１３１ コンタクト、１５１ 枝配線、ＢＬ ビット線、Ｍ１ 下層配線、Ｍ２ 上層配線、Ｒｃ コンタクト領域、Ｒｍ メモリアレイ領域、ＷＬ ワード線
【技術分野】
【０００１】
本発明は、集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルを３次元的に集積させた積層型記憶装置が提案されている。メモリセルを３次元的に集積させることにより、１ビット当たりのコストを下げることができる。このような積層型記憶装置としては、一方向に延びる複数本のビット線と、他方向に延びる複数本のワード線とを絶縁膜を挟んで交互に積層させて、ビット線とワード線の最近接部分毎にメモリセルを設けたクロスポイント型の記憶装置が提案されている。
【０００３】
特許文献１には、このようなクロスポイント型の記憶装置において、上下方向に配列された複数本のビット線又はワード線を１本のコンタクトによって共通接続する技術が提案されている。このコンタクトのコンタクトホールは一度のエッチングによって形成できるため、各層毎にコンタクトホールを形成する場合と比較して、工程数を減らして製造コストを低減することができる。
【０００４】
しかしながら、特許文献１に記載の技術においては、上層の配線と下層の配線とを相互に少しずらして配置し、コンタクトの中間部分を上層の配線に引っかけて、下端を下層の配線に到達させている。この場合、コンタクトホールを形成するためのエッチングにおいて、エッチングの先端がある配線に到達した後は、この配線がマスクとなる。このため、１つの配線を通過する度に、コンタクトホールが段階的に細くなってしまう。
【０００５】
従って、１本のコンタクトが接続できる配線の数には限度がある。特許文献１では、１本のコンタクトの中間部分には１本の配線しか接続されておらず、コンタクトの上端及び下端に接続された配線を含めて、３本の配線が共通接続されているだけである。より多くの配線に無理に接続しようとしても、コンタクトホールが細くなりすぎてエッチングが途中で停止してしまう。なお、コンタクトホールの上端のサイズを大きくすれば、より深いコンタクトホールを形成することができ、より多くの配線に接続されるコンタクトを形成することができるが、この場合はチップサイズが増大してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３０１４０号公報（図１７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、複数の第１絶縁層及び複数の第２絶縁層が１層ずつ交互に積層された積層体と、少なくとも２層の前記第２絶縁層内に設けられた少なくとも２本の配線と、前記積層体内に設けられ、前記少なくとも２本の配線に共通接続されたコンタクトと、を備え、前記コンタクトは、前記第１絶縁層及び前記第２絶縁層を貫通した柱部分と、前記第２絶縁層内において前記柱部分から張り出し、前記配線の側面に接触した張出部分と、を有することを特徴とする集積回路装置が提供される。
【０００９】
本発明の他の一態様によれば、複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、を備えたことを特徴とする集積回路装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、チップ面積が小さく、製造コストが低い集積回路装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る集積回路装置を例示する模式的断面図である。
【図２】実施形態に係る集積回路装置のメモリアレイ領域を例示する斜視図である。
【図３】（ａ）〜（ｆ）は、実施形態に係る集積回路装置におけるコンタクトを例示する断面図である。
【図４】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図５】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図６】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図７】（ａ）は実施形態に係る集積回路装置の製造方法を例示する平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【図８】（ａ）〜（ｆ）は、第１の変形例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図９】（ａ）〜（ｆ）は、第２の変形例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図１０】比較例に係る集積回路装置を例示する模式的断面図である。
【図１１】（ａ）〜（ｆ）は、比較例に係る集積回路装置におけるコンタクトを例示する断面図である。
【図１２】（ａ）及び（ｂ）は、本比較例のコンタクトを例示する断面図であり、（ａ）はコンタクトの中間部分に１本の金属配線を接続させた場合を示し、（ｂ）はコンタクトの中間部分に２本以上の金属配線を接続させようとした場合を示す。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る集積回路装置を例示する模式的断面図であり、
図２は、本実施形態に係る集積回路装置のメモリアレイ領域を例示する斜視図であり、
図３（ａ）は、本実施形態に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
なお、図示の便宜上、図２及び図３においては、導電部分のみを示し、絶縁部分は省略している。後述する図８及び図９についても同様である。
本実施形態に係る集積回路装置は、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化型メモリ）である。
【００１３】
図１及び図２に示すように、本実施形態に係る集積回路装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、駆動回路（図示せず）が形成されている。シリコン基板１１上には、この駆動回路を埋め込むように絶縁層１２が設けられており、絶縁層１２上には、それぞれ複数層の絶縁層１３及び絶縁層１４が１層ずつ交互に積層されて、積層体２０が形成されている。積層体２０上には、絶縁層１５が設けられている。
【００１４】
絶縁層１３は、絶縁層１２、１４及び１５とは異なる絶縁材料により形成されている。すなわち、絶縁層１３は、絶縁層１２、１４及び１５に対して、組成、結晶構造、不純物濃度等の構成要素のうち、少なくとも１つの構成要素が異なっている。例えば、絶縁層１３の不純物濃度は、絶縁層１２、１４及び１５の不純物濃度よりも高い。例えば、絶縁層１２及び１５は、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積されたノンドープのシリコン酸化物によって形成されている。また、絶縁層１４は、ＨＤＰ−ＣＶＤ（High Density Plasma chemical vapor deposition：高密度プラズマ化学気相成長）法によって形成されたノンドープのシリコン酸化物によって形成されている。これに対して、絶縁層１３は、例えばＣＶＤ法によって堆積されたＢＳＧ（boron silicate glass：ボロンドープシリコン酸化物）によって形成されている。
【００１５】
また、集積回路装置１においては、メモリアレイ領域Ｒｍが設定されており、メモリアレイ領域Ｒｍの周囲にはコンタクト領域Ｒｃが設定されている。
先ず、メモリアレイ領域Ｒｍの構成について説明する。
メモリアレイ領域Ｒｍにおいては、一層おきの絶縁層１３内に、複数本のワード線ＷＬが設けられている。各ワード線ＷＬは、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びている。ワード線ＷＬの上面及び下面は、絶縁層１３と絶縁層１４との界面に位置している。絶縁層１３及びその内部に埋め込まれたワード線ＷＬにより、ワード線配線層が形成されている。
【００１６】
また、ワード線ＷＬが埋め込まれていない１層おきの絶縁層１３内には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びている。ビット線ＢＬの上面及び下面は、絶縁層１３と絶縁層１４との界面に位置している。絶縁層１３及びその内部に埋め込まれたビット線ＢＬにより、ビット線配線層が形成されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。同じ絶縁層１３内に形成されたワード線ＷＬ同士及びビット線ＢＬ同士は、絶縁層１３により絶縁されている。また、ワード線ＷＬとビット線ＢＬとは、絶縁層１４により絶縁されている。
【００１７】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、絶縁層１４内におけるワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー１６により、１つのメモリセルが構成されている。すなわち、集積回路装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ピラー１６においては、下方から上方に向かって、下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。
【００１８】
シリコンダイオード２２は例えばポリシリコンからなり、導電型がＮ＋型のＮ型層、真性半導体からなるＩ型層、及び導電型がＰ＋型のＰ型層が積層されたＰＩＮダイオードである。これにより、シリコンダイオード２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない。また、下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード２２を形成するシリコンとの反応を抑制するバリア膜である。更に、抵抗変化膜２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる膜である。
【００１９】
次に、コンタクト領域Ｒｃの構成について説明する。
コンタクト領域Ｒｃにおいては、絶縁層１２内に下層配線Ｍ１が設けられており、絶縁層１５内に上層配線Ｍ２が設けられている。また、コンタクト領域Ｒｃには、ワード線ＷＬ及びビット線ＢＬがメモリアレイ領域Ｒｍから引き出されている。そして、ワード線ＷＬ及びビット線ＢＬにおけるメモリアレイ領域Ｒｍに引き出された部分には、枠状部分４１が形成されている。上下方向から見て、枠状部分４１においては、正方形の辺に沿って４本の配線が配置されており、内部が開口している。
【００２０】
また、コンタクト領域Ｒｃにおいては、積層体２０内に、コンタクト３１が設けられている。コンタクト３１の下端は下層配線Ｍ１に接続され、上端は上層配線Ｍ２に接続されている。一部のコンタクト３１は、相互に異なる絶縁層１３内に形成されたワード線ＷＬの枠状部分４１の内側に形成されており、これらの枠状部分４１の内面に接している。これにより、このコンタクト３１の中間部分は、相互に異なる絶縁層１３内に形成された複数本のワード線ＷＬに共通接続されている。一方、他のコンタクト３１は、相互に異なる絶縁層１３内に形成されたビット線ＢＬの枠状部分４１の内側に形成されており、これらの枠状部分４１の内面に接している。これにより、この他のコンタクト３１の中間部分は、相互に異なる絶縁層１３内に形成された複数本のビット線ＢＬに共通接続されている。
【００２１】
各コンタクト３１においては、１本の柱部分３２及び複数の張出部分３３が設けられている。柱部分３２は上下方向に延び、絶縁層１３及び１４を貫通している。また、柱部分３２の形状は、下方にいくほど連続的に細くなる柱状で、例えば円柱状である。一方、張出部分３３は、絶縁層１３内において柱部分３２から周囲に張り出しており、その形状は柱部分３２を囲む環状であり、ワード線ＷＬ又はビット線ＢＬの側面に接触している。また、コンタクト３１の中心軸上における張出部分３３に囲まれた部分には、ボイド３４が形成されていてもよい。更に、各コンタクト３１においては、例えばタングステン（Ｗ）からなるコンタクト本体の上面を除く表面に、例えばチタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層が積層されたバリアメタル層３５が形成されている。
【００２２】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図４〜図７は、本実施形態に係る集積回路装置の製造方法を例示する図であり、各図の（ａ）はコンタクト領域を例示する平面図であり、各図の（ｂ）は（ａ）に示すＦ−Ｆ’線による断面図である。
【００２３】
先ず、図１及び２に示すように、シリコン基板１１の上面に、メモリセルを駆動するための駆動回路（図示せず）を形成する。次に、例えばＴＥＯＳを原料とするＣＶＤ法により、シリコン基板１１上にノンドープのシリコン酸化物を堆積させて、絶縁層１２を形成する。このとき、絶縁層１２内には、駆動回路まで到達するコンタクト（図示せず）と、このコンタクトに接続された下層配線Ｍ１を形成する。
【００２４】
次に、図１並びに図４（ａ）及び（ｂ）に示すように、例えばＣＶＤ法により、ボロンをドープしながらシリコン酸化物を堆積させて、ＢＳＧからなる絶縁層１３を形成する。次に、例えばダマシン法によって絶縁層１３内にタングステンを埋め込み、複数本のワード線ＷＬを形成する。このとき、メモリアレイ領域Ｒｍにおいては、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成し、各ワード線ＷＬの一端部をコンタクト領域Ｒｃまで引き出す。そして、コンタクト領域Ｒｃにおいては、ワード線ＷＬに枠状部分４１を形成する。
【００２５】
次に、絶縁層１３上に下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７をこの順に堆積させる。次に、リソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６が形成される。次に、例えばＨＤＰ−ＣＶＤ法により、絶縁層１３上にノンドープのシリコン酸化物を堆積させて、その上面を、上部電極膜２７をストッパーとしたＣＭＰ（chemical mechanical polishing：化学的機械研磨）によって平坦化する。これにより、ピラー１６を埋め込む絶縁層１４が形成される。
【００２６】
次に、絶縁層１４上に再び絶縁層１３を形成し、例えばダマシン法により、絶縁層１３内に複数本のビット線ＢＬを形成する。このとき、メモリアレイ領域Ｒｍにおいては、複数本のビット線ＢＬをビット線方向に延びるように相互に平行に形成し、各ビット線ＢＬの一端部をコンタクト領域Ｒｃまで引き出す。そして、コンタクト領域Ｒｃにおいては、ビット線ＢＬに枠状部分を形成する。
【００２７】
次に、この絶縁層１３上に、上述の方法により、ピラー１６及び絶縁層１４を形成する。このようにして、ワード線ＷＬを含む絶縁層１３（ワード線配線層）、ピラー１６を含む絶縁層１４、ビット線ＢＬを含む絶縁層１３（ビット線配線層）、ピラー１６を含む絶縁層１４が形成される。以後、この工程を繰り返すことにより、ワード線ＷＬ、ビット線ＢＬ及びピラー１６を含む積層体２０が作製される。このとき、相互に接続するワード線ＷＬ及びビット線ＢＬについては、枠状部分４１を上方から見て同じ位置に形成する。
【００２８】
次に、図５（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ法により、コンタクト領域Ｒｃにおいて、積層体２０にコンタクトホール４２を形成する。コンタクトホール４２は、ワード線ＷＬ又はビット線ＢＬ（以下、総称して「金属配線」ともいう）の枠状部分４１の内側に、枠状部分４１を構成する各配線から離隔して形成する。また、コンタクトホール４２の下端は下層配線Ｍ１に到達させる。このとき、エッチング領域にはワード線ＷＬ及びビット線ＢＬが介在しないため、コンタクトホール４２は上端から下端に向かって少しずつ連続的に細くなる。すなわち、コンタクトホール４２が上端から下端に向かう途中の位置で金属配線に干渉されて、不連続的に細くなることがない。このため、アスペクト比が高いコンタクトホール４２を形成することができ、コンタクトホール４２の上端の直径をあまり大きくせずに、深く形成することができる。
【００２９】
次に、図６（ａ）及び（ｂ）に示すように、絶縁層１４のエッチング速度よりも絶縁層１３のエッチング速度が高くなる条件、すなわち、絶縁層１４に対する絶縁層１３のエッチング選択比がとれるような条件で、コンタクトホール４２の内面を等方的にエッチングする。例えば、フッ酸の蒸気を吹き付けるエッチング（ＶＰＣ）を行う。これにより、ボロンがドープされていない絶縁層１４に対して、ボロンがドープされている絶縁層１３が選択的にエッチングされて、コンタクトホール４２のうち絶縁層１３内に位置する部分の内面が後退する。すなわち、コンタクトホール４２の周囲に、絶縁層１３が環状に除去された拡張部分４３が形成される。そして、この拡張部分４３がワード線ＷＬ又はビット線ＢＬの枠状部分４１の内側面に到達するまで、エッチングを行う。この結果、絶縁層１３におけるコンタクトホール４２と枠状部分４１との間の部分が除去されて、枠状部分４１の内側面が拡張部分４３内において露出する。
【００３０】
次に、図７（ａ）及び（ｂ）に示すように、例えばＣＶＤ法により、コンタクトホール４２及び拡張部分４３の内面上に、チタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層からなる２層膜を形成し、バリアメタル層３５を形成する。次に、例えばＣＶＤ法により、コンタクトホール４２及び拡張部分４３の内部にタングステン（Ｗ）等の導電材料を埋め込む。そして、ＣＭＰにより、積層体２０の上面上からバリアメタル層３５及びタングステン層を除去する。これにより、コンタクトホール４２及び拡張部分４３の内部に、コンタクト３１が形成される。このとき、コンタクト３１のうち、拡張部分４３内に形成された部分が上述の張出部分３３となり、コンタクトホール４２内に形成された部分が上述の柱部分３２となる。また、コンタクト３１の中心軸上における張出部分３３に囲まれた部分には、ボイド３４が形成される場合がある。次に、例えば、ＴＥＯＳを原料とするＣＶＤ法によってノンドープのシリコン酸化物を堆積させて、絶縁層１５を形成する。次に、絶縁層１５内におけるコンタクト３１の直上域を含む領域に、上層配線Ｍ２を形成する。これにより、上層配線Ｍ２はコンタクト３１を介して下層配線Ｍ１に接続される。このようにして、本実施形態に係る集積回路装置１が製造される。
【００３１】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図５（ａ）及び（ｂ）に示す工程において、コンタクトホール４２を金属配線、すなわち、ワード線ＷＬ又はビット線ＢＬから離隔した領域に形成しているため、コンタクトホール４２を形成するためのエッチングに金属配線が介在することがなく、コンタクトホール４２がこれらの金属配線に干渉されて不連続的に細くなることがない。このため、一度のエッチング工程によって、アスペクト比が高いコンタクトホールを形成することができる。また、図６（ａ）及び（ｂ）に示す工程において、絶縁層１３におけるコンタクトホール４２と金属配線との間の部分を除去しているため、図７（ａ）及び（ｂ）に示す工程において、タングステンを埋め込んだときに、コンタクト３１を金属配線に接続させることができる。このように、本実施形態によれば、コンタクトホール４２を形成する工程と、拡張部分４３を形成する工程とを分離しているため、コンタクトホール４２の形成条件が、コンタクト３１に接続される金属配線の本数によって左右されることがない。このため、１本のコンタクト３１に多数の金属配線を共通接続させることができる。この結果、工程数を減らして集積回路装置の製造コストを低減させることができる。また、コンタクト３１の上端のサイズを過度に大きくする必要がないため、チップ面積を縮小することができる。すなわち、チップ面積が小さく、製造コストが低い集積回路装置を実現することができる。
【００３２】
また、本実施形態によれば、絶縁層１４のエッチング速度よりも絶縁層１３のエッチング速度が高くなるような条件でコンタクトホール４２の内面を等方的にエッチングすることにより、絶縁層１３を選択的に除去している。このため、コンタクトホール４２の形成位置に多少のばらつきがあっても、拡張部分４３が金属配線に到達するまでエッチングを継続することにより、コンタクトホール４２を金属配線に確実に連通させることができる。
【００３３】
更に、本実施形態によれば、図４（ａ）及び（ｂ）に示す工程において、絶縁層１３にはボロンをドープし、絶縁層１４にはボロンをドープせずに、図６（ａ）及び（ｂ）に示す工程において、フッ酸の蒸気を吹き付けるエッチング（ＶＰＣ）を行っている。これにより、絶縁層１３に対する選択比が高いエッチングを実現することができる。例えば、３０〜４０程度のエッチング選択比を実現することができる。
【００３４】
更にまた、本実施形態においては、ワード線ＷＬ及びビット線ＢＬに枠状部分４１を形成し、この枠状部分４１の内側にコンタクトホール４２を形成している。これにより、この内側の領域内でコンタクトホール４２の形成位置が変動しても、コンタクトホール４２は枠状部分４１のいずれかの部分の近傍には位置するため、一定量のエッチングにより、拡張部分４３を枠状部分４１のいずれかの部分に到達させることができる。また、コンタクト３１の張出部分３３を枠状部分４１の４辺に接触させれば、コンタクト３１と金属配線との間の接続抵抗を低減することができる。更に、拡張部分４３が枠状部分４１を超えて広がることがなく、コンタクト３１が接続を予定していない配線に接続されてしまうことがない。
【００３５】
なお、本実施形態においては、絶縁層１３をＢＳＧによって形成する例を示したが、本発明はこれには限定されず、例えば、絶縁層１３をＰＳＧ（phospho silicate glass：リン添加シリコン酸化物）又はＢＰＳＧ（boron phosphorous silicate glass：ボロン−リン添加シリコン酸化物）により形成してもよい。この場合も、フッ酸系のエッチング液により、絶縁層１３を選択的にエッチングすることができる。又は、絶縁層１３と絶縁層１４との間で、不純物濃度は異ならせずに、結晶構造等を異ならせることにより、絶縁層１３が選択的にエッチングされるようにしてもよい。また、ＶＰＣを用いたエッチングの替わりに、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを行って、絶縁層１３を除去してもよい。
【００３６】
また、本実施形態においては、あるコンタクト３１が複数本のワード線ＷＬを共通接続し、他のコンタクト３１が複数本のビット線ＢＬを共通接続する例を示したが、本発明はこれに限定されず、コンタクト３１によって共通接続される配線の組合せは任意である。また、本実施形態においては、コンタクト３１が下層配線Ｍ１と上層配線Ｍ２との間に接続される例を示したが、本発明はこれに限定されず、例えば、コンタクト３１の下端はシリコン基板１１に接続されていてもよい。
【００３７】
更に、本実施形態においては、集積回路装置がＲｅＲＡＭである例を示したが、本発明はこれに限定されない。但し、クロスポイント型の集積回路装置に本発明を適用すれば、上下方向に配列された複数本の配線を相互に接続できるため、特に好適である。
【００３８】
次に、本実施形態の第１の変形例について説明する。
図８（ａ）は、本変形例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【００３９】
図８（ａ）〜（ｆ）に示すように、本変形例においては、各ワード線ＷＬに枠状部分４１（図３参照）が形成されておらず、ワード線ＷＬの本体部分が延びる方向（ワード線方向）に対して直交する方向（ビット線方向）に延びる一対の枝配線５１が形成されている。すなわち、ワード線ＷＬの端部がコ字形状となっている。また、１本のコンタクト３１によって共通接続されるワード線ＷＬの枝配線５１は、上下方向から見て相互に同じ位置に配置されている。そして、コンタクト３１は、各対の枝配線５１の間に配置されており、各コンタクト３１の張出部分３３が、ワード線ＷＬの本体部分及び一対の枝配線５１に接続されている。
【００４０】
これによっても、前述の実施形態と同様に、１本のコンタクト３１を複数本のワード線ＷＬに接続させることができる。そして、本変形例によれば、ビット線方向における接続領域の長さＬ２を、前述の実施形態における接続領域の長さＬ１（図３参照）よりも短縮することができる。この結果、チップ面積をより一層低減することが可能となる。上述の構成及び作用効果は、ビット線ＢＬ及びビット線ＢＬに接続されたコンタクト３１についても同様である。本変形例における上記以外の構成、製造方法及び作用効果は、前述の実施形態と同様である。
【００４１】
次に、本実施形態の第２の変形例について説明する。
図９（ａ）は、本変形例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図である。
【００４２】
図９（ａ）〜（ｆ）に示すように、本変形例においては、各ワード線ＷＬに枠状部分４１（図３参照）が形成されておらず、コンタクト３１の張出部分３３がワード線ＷＬの本体部分に接続されている。また、１本のコンタクト３１によって共通接続されるワード線ＷＬは、上下方向から見てコンタクト３１を挟む位置のいずれかに配置されている。
【００４３】
これによっても、前述の実施形態と同様に、１本のコンタクト３１を複数本のワード線ＷＬに接続させることができる。そして、本変形例によれば、ビット線方向における接続領域の長さＬ３を、前述の実施形態における接続領域の長さＬ１（図３参照）及び第１の変形例における接続領域の長さＬ２（図８参照）よりも短縮することができる。この結果、チップ面積をより一層低減することが可能となる。上述の構成及び作用効果は、ビット線ＢＬ及びビット線ＢＬに接続されたコンタクト３１についても同様である。本変形例における上記以外の構成、製造方法及び作用効果は、前述の実施形態と同様である。
【００４４】
なお、金属配線（ワード線ＷＬ又はビット線ＢＬ）とコンタクトホール４２との距離は、金属配線の寸法ばらつき、コンタクトホールの寸法ばらつき、及び金属配線とコンタクトホールとの合わせずれによって変動する。このため、コンタクトホール４２は、これらの要因によってコンタクトホール４２と金属配線との距離が変動しても、コンタクトホール４２が金属配線に接触しない程度に金属配線から離隔した位置を狙って形成する必要がある。一方、コンタクトホール４２が金属配線から過度に離隔していると、拡張部分４３を接続対象となる金属配線まで到達させるために、拡張部分４３を大きく形成する必要が生じ、接続対象でない金属配線又は他のコンタクトに到達してしまう可能性がある。そこで、コンタクトホール４２は、上述の要因によってコンタクトホール４２の形成位置が変動しても、接続対象である金属配線との距離が、接続対象でない金属配線との距離よりも短くなるような位置を狙って形成する必要がある。
【００４５】
次に、本実施形態の比較例について説明する。
図１０は、本比較例に係る集積回路装置を例示する模式的断面図であり、
図１１（ａ）は、本比較例に係る集積回路装置におけるコンタクトを例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｅ）は（ａ）に示すＤ−Ｄ’線による断面図であり、（ｆ）は（ａ）に示すＥ−Ｅ’線による断面図であり、
図１２（ａ）及び（ｂ）は、本比較例のコンタクトを例示する断面図であり、（ａ）はコンタクトの中間部分に１本の金属配線を接続させた場合を示し、（ｂ）はコンタクトの中間部分に２本以上の金属配線を接続させようとした場合を示す。
【００４６】
図１０〜図１２に示すように、本比較例に係る集積回路装置１０１においては、コンタクト領域Ｒｃにおいて、各ワード線ＷＬ及びビット線ＢＬに一対の枝配線１５１が形成されており、コンタクト１３１は、一対の枝配線１５１に引っ掛かるようにして枝配線１５１に接続されている。また、コンタクト１３１の中間部分には１本の金属配線のみが接続されている。コンタクト１３１のコンタクトホールは、エッチング開始時には一対の枝配線１５１を跨ぐ長円形に形成する。そして、エッチングの先端が枝配線１５１に到達すると、以後のエッチングにおいては枝配線１５１がマスクとなり、枝配線１５１よりも下方の部分においては、一対の枝配線１５１の間の領域のみにコンタクトホールが形成される。その後、このコンタクトホール内に導電材料を埋め込む。これにより、中間部分が一対の枝配線１５１に引っ掛かるように、コンタクト１３１が形成される。
【００４７】
本変形例においては、コンタクトホールを金属配線に引っかけるように形成して、コンタクト１３１を金属配線に接続しているため、コンタクトホールは一対の枝配線１５１間を通過する度に、不連続的に細くなる。このため、１本のコンタクト１３１に多数の金属配線を接続することができない。例えば、図１２（ａ）に示すように、コンタクト１３１の中間部分に接続される金属配線は１本が限度である。この場合、図１２（ｂ）に示すように、１本のコンタクト１３１に無理に２本以上の金属配線を接続しようとすると、コンタクトホールが途中で途切れてしまい、コンタクト自体の形成ができなくなる。このため、集積回路装置１０１において、ワード線ＷＬ及びビット線ＢＬの積層数が多くなると、コンタクト１３１を多段に形成する必要が生じ、工程数が増加して、製造コストが増大してしまう。なお、コンタクトホールの上端部を十分に大きく形成しておけば、コンタクトの中間部分を２本以上の金属配線に接続することも可能であるが、その場合はチップ面積が増大してしまう。
【００４８】
これに対して、前述の如く、本発明の実施形態によれば、金属配線から離隔した位置にコンタクトホールを形成しているため、接続する金属配線の本数がエッチング条件に影響することがなく、１本のコンタクトに多数の金属配線を接続させることが可能となる。この結果、コンタクトを形成するための工程数を減らして製造コストを低減することができ、コンタクトホールのサイズを小さくしてチップ面積を縮小することができる。
【００４９】
以上、実施形態及び変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の実施形態及び変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００５０】
１ 集積回路装置、１１ シリコン基板、１２、１３、１４、１５ 絶縁層、１６ ピラー、２０ 積層体、２１ 下部電極膜、２２ シリコンダイオード、２３ 中間電極膜、２４ バリアメタル、２５ 抵抗変化膜、２６ バリアメタル、２７ 上部電極膜、３１ コンタクト、３２ 柱部分、３３ 張出部分、３４ ボイド、３５ バリアメタル層、４１ 枠状部分、４２ コンタクトホール、４３ 拡張部分、５１ 枝配線、１０１ 集積回路装置、１３１ コンタクト、１５１ 枝配線、ＢＬ ビット線、Ｍ１ 下層配線、Ｍ２ 上層配線、Ｒｃ コンタクト領域、Ｒｍ メモリアレイ領域、ＷＬ ワード線
【特許請求の範囲】
【請求項１】
複数の第１絶縁層及び複数の第２絶縁層が１層ずつ交互に積層された積層体と、
少なくとも２層の前記第２絶縁層内に設けられた少なくとも２本の配線と、
前記積層体内に設けられ、前記少なくとも２本の配線に共通接続されたコンタクトと、
を備え、
前記コンタクトは、
前記第１絶縁層及び前記第２絶縁層を貫通した柱部分と、
前記第２絶縁層内において前記柱部分から張り出し、前記配線の側面に接触した張出部分と、
を有することを特徴とする集積回路装置。
【請求項２】
前記第１絶縁層及び前記第２絶縁層はシリコン酸化物によって形成されており、
前記第２絶縁層の不純物濃度は前記第１絶縁層の不純物濃度よりも高く、
前記張出部分の形状は前記柱部分を囲む環状であることを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記配線には枠状部分が形成されており、
前記コンタクトは、前記枠状部分の内側に配置されていることを特徴とする請求項１または２に記載の集積回路装置。
【請求項４】
前記配線には、相互に平行な方向に延びる一対の枝配線が形成されており、
前記コンタクトは、前記一対の枝配線の間に配置されていることを特徴とする請求項１または２に記載の集積回路装置。
【請求項５】
複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、
前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、
前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、
前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、
を備えたことを特徴とする集積回路装置の製造方法。
【請求項６】
前記除去する工程は、前記第１絶縁層のエッチング速度よりも前記第２絶縁層のエッチング速度が高くなる条件で前記コンタクトホールの内面を等方的にエッチングする工程を有することを特徴とする請求項５記載の集積回路装置の製造方法。
【請求項７】
前記積層体を形成する工程において、前記第１絶縁層及び前記第２絶縁層をシリコン酸化物により形成し、前記第２絶縁層の不純物濃度を前記第１絶縁層の不純物濃度よりも高くすることを特徴とする請求項６記載の集積回路装置の製造方法。
【請求項１】
複数の第１絶縁層及び複数の第２絶縁層が１層ずつ交互に積層された積層体と、
少なくとも２層の前記第２絶縁層内に設けられた少なくとも２本の配線と、
前記積層体内に設けられ、前記少なくとも２本の配線に共通接続されたコンタクトと、
を備え、
前記コンタクトは、
前記第１絶縁層及び前記第２絶縁層を貫通した柱部分と、
前記第２絶縁層内において前記柱部分から張り出し、前記配線の側面に接触した張出部分と、
を有することを特徴とする集積回路装置。
【請求項２】
前記第１絶縁層及び前記第２絶縁層はシリコン酸化物によって形成されており、
前記第２絶縁層の不純物濃度は前記第１絶縁層の不純物濃度よりも高く、
前記張出部分の形状は前記柱部分を囲む環状であることを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記配線には枠状部分が形成されており、
前記コンタクトは、前記枠状部分の内側に配置されていることを特徴とする請求項１または２に記載の集積回路装置。
【請求項４】
前記配線には、相互に平行な方向に延びる一対の枝配線が形成されており、
前記コンタクトは、前記一対の枝配線の間に配置されていることを特徴とする請求項１または２に記載の集積回路装置。
【請求項５】
複数の第１絶縁層及び複数の第２絶縁層を１層ずつ交互に積層させて積層体を形成すると共に、少なくとも２層の前記第２絶縁層内に少なくとも２本の配線を形成する工程と、
前記積層体における前記積層体の積層方向から見て前記配線から離隔した位置に、前記積層方向に延びるコンタクトホールを形成する工程と、
前記第２絶縁層における前記コンタクトホールと前記配線との間の部分を除去する工程と、
前記第２絶縁層が除去された部分及び前記コンタクトホールの内部に導電材料を埋め込む工程と、
を備えたことを特徴とする集積回路装置の製造方法。
【請求項６】
前記除去する工程は、前記第１絶縁層のエッチング速度よりも前記第２絶縁層のエッチング速度が高くなる条件で前記コンタクトホールの内面を等方的にエッチングする工程を有することを特徴とする請求項５記載の集積回路装置の製造方法。
【請求項７】
前記積層体を形成する工程において、前記第１絶縁層及び前記第２絶縁層をシリコン酸化物により形成し、前記第２絶縁層の不純物濃度を前記第１絶縁層の不純物濃度よりも高くすることを特徴とする請求項６記載の集積回路装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１９９００７（Ｐ２０１１−１９９００７Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６４１３６（Ｐ２０１０−６４１３６）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]