【課題】 整流性を兼ね備えた可変抵抗素子を備え、回り込み電流を抑えることのできる１Ｒ構造のクロスポイントメモリを実現する。
【解決手段】
膜中の酸素濃度により抵抗が変化する金属酸化膜１２からなる可変抵抗体と、可変抵抗体を挟持する第１の電極１１および第２の電極１３を備える不揮発性の可変抵抗素子１を用いて１Ｒ構造のメモリセルアレイを構成する。第１の電極１１と可変抵抗体は、酸化物層１１ａと酸素濃度が化学量論的組成よりも低い金属酸化膜１２の層（酸素欠乏層）１２ａからなる整流接合層１５を介して整流性の接合をしている。電圧を印加することで第１電極１１と金属酸化膜１２の間で酸素が移動し、酸素空乏層１２ａの厚さが変化することで、金属酸化膜１２の抵抗が変化するとともに整流性を示すことができる。当該酸素空乏層１２ａの膜厚は、可変抵抗素子１が十分な整流性を示すことができるだけの厚さに設定される。 （もっと読む）

【課題】消去動作特性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、積層構造体ＭＬと、導電芯ピラーＰＢＧ、芯絶縁膜４９、半導体パイプピラーＳＰ、内側絶縁膜４２、記憶層４８、外側絶縁膜４３、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、第１方向に積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を有する。導電芯ピラーは積層構造体を第１方向に貫通する。芯絶縁膜は導電芯ピラーと電極膜との間に設けられる。半導体パイプピラーは芯絶縁膜と電極膜との間に設けられ、積層構造体を第１方向に貫通する。内側絶縁膜は半導体パイプピラーと電極膜との間に設けられる。記憶層は内側絶縁膜と電極膜との間に設けられる。外側絶縁膜は記憶層と電極膜との間に設けられる。 （もっと読む）

【課題】より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、メモリ部ＭＵと、メモリ部に併設された非メモリ部ＰＵと、を備えた不揮発性半導体記憶装置が提供される。メモリ部は、積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を含む積層構造体ＭＬと、積層構造体と積層された選択ゲート電極ＳＧと、積層構造体及び選択ゲート電極を貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの間に設けられた記憶層４８と、を含む。非メモリ部は、複数の電極膜の少なくとも１つと同層の部分を含むダミー導電膜６５と、選択ゲート電極と同層のダミー選択ゲート電極ＳＧｄと、ダミー導電膜に接続されたコンタクト電極と、ダミー選択ゲート電極に接続されたコンタクト電極と、を含む。 （もっと読む）

【課題】各メモリセルレイヤのメモリセルの積層順序を同じにすることで、メモリセルレイヤ間に生ずるメモリセル特性のばらつきを低減した積層構造の不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線、並びにこれら複数の第１及び第２の配線の各交差部に設けられたメモリセルを有するメモリセルレイヤを複数積層してなるメモリセルアレイを備える。前記メモリセルは、前記メモリセルアレイの積層方向に積層された可変抵抗素子及び非オーミック素子を有し、所定の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順と、他の前記メモリセルレイヤのメモリセルの前記可変抵抗素子及び非オーミック素子の積層順が同じであることを特徴とする。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】本発明の実施形態は、電極間の短絡を防止することができ、電極との接触面積を大きくすることができる導電性ナノマテリアルを含む抵抗変化層を有する不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態によれば、基板の主面上を第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、を備え、前記抵抗変化層は、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度が変化していることを特徴とする不揮発性半導体記憶装置が提供される。 （もっと読む）

【課題】不揮発性記憶装置の特性を向上させる。
【解決手段】第１の配線と第２の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第１の電極膜と第２の電極膜に挟まれ、炭素を含有する記憶層と、前記第１の電極膜と前記記憶層との間および前記第２の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】位置及び不純物濃度を精密に制御できるようにする垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法を提供すること。
【解決手段】半導体基板に対するイオン注入を行って半導体基板の下部に不純物イオン接合領域を形成するステップと、そして、半導体基板に対するエッチングによりトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップとを含むことを特徴とする。 （もっと読む）

【課題】生産性を向上した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、積層構造体ＭＬと、選択ゲート電極ＳＧと、半導体ピラーＳＰと、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、選択ゲート絶縁膜ＳＧＩと、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、第１方向に積層された複数の電極膜６１と、電極間絶縁膜６２と、を有する。選択ゲート電極は、積層構造体と積層された複数の選択ゲート導電膜７１と、選択ゲート導電膜間絶縁膜７２と、を有する。半導体ピラーは、積層構造体及び選択ゲート電極を第１方向に貫通する。記憶層は、電極膜と半導体ピラーとの間に、内側絶縁膜は、記憶層と半導体ピラーとの間に、外側絶縁膜は、記憶層と電極膜との間に、選択ゲート絶縁膜は、選択ゲート導電膜と半導体ピラーとの間に設けられる。 （もっと読む）

【課題】 隣接メモリセル間の電荷の移動を抑制することができ、メモリセルの電荷保持特性の向上をはかる。
【解決手段】 シリコン基板１０上に柱状に形成されたシリコン層７０と、シリコン層７０を囲むようにトンネル絶縁膜６０，電荷蓄積層５０，及びブロック絶縁膜４０が形成されたゲート絶縁膜部と、ゲート絶縁膜部を囲むように形成され、且つ基板１０上に複数の層間絶縁膜２０と複数の制御ゲート電極層３０が交互に積層された積層構造部とを有し、シリコン層７０，トンネル絶縁膜６０，電荷蓄積層５０，ブロック絶縁膜４０，及び制御ゲート電極層３０からなる縦型トランジスタでメモリセルを構成した半導体記憶装置であって、電荷蓄積層５０は、縦方向に隣接するメモリセル間に電荷蓄積層５０のメモリセルに隣接する部分よりもトラップ準位の低い領域を有する。 （もっと読む）

【課題】メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。ビット線２は第１の面が第１ワード線１と対向するように第１ワード線１と交差する。抵抗変化材４は第１ワード線１とビット線２との各交差部に配置される。また半導体記憶装置は、第２ワード線３と、絶縁膜５とを備える。第２ワード線３はビット線２の第１の面とは反対側の第２の面と対向するようにビット線２と交差する。絶縁膜５は第２ワード線３とビット線２との各交差部に配置される。１つの第１ワード線１と１つの第２ワード線３とは、ビット線２を挟み込むように配置される。第２ワード線３、ビット線２、及び絶縁膜５は、各交差部において電界効果トランジスタを構成する。電界効果トランジスタと抵抗変化材４とにより１つのメモリセルが構成される。 （もっと読む）

【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 （もっと読む）

【課題】データの保持時間を長くすることができるキャパシタレスＤＲＡＭの半導体装置及びその製造方法を提供する。
【解決手段】基板層４２、埋め込み絶縁層４３、及び半導体層４１が順次積層された基板１１と、半導体層４１の主面４１ａに形成され、Ｙ方向に延在し、半導体層４１よりなるピラー状電荷保持部２６と、ピラー状電荷保持部２６と埋め込み絶縁層４３との間に位置する半導体層４１よりなり、ピラー状電荷保持部２６と一体に形成され、Ｘ方向の幅がピラー状電荷保持部２６の幅よりも広い第１の板状チャネル部２５と、Ｘ方向から第１の板状チャネル部２５を挟む第１及び第２の不純物拡散領域３２，３３と、少なくともピラー状電荷保持部２６及び第１の板状チャネル部２５の上面に設けられた電極用絶縁膜３４と、電極用絶縁膜３４を覆うように設けられ、ピラー状電荷保持部２６に電圧を加える電荷保持用電極３５と、を有する。 （もっと読む）

【課題】オフ電流を低減し、特性ばらつきが抑制された多結晶半導体層をチャネル領域とする半導体装置の製造方法を提供する。
【解決手段】半導体基板の上に絶縁体層を形成する工程と、絶縁体層上に狭窄部を有する非晶質または多結晶質の半導体層を形成する工程と、半導体層上に半導体層よりも熱膨張係数の大きい絶縁体層を形成する工程と、熱処理を行う工程と、絶縁体層を除去する工程と、狭窄部の側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体層中にソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】半導体素子を有する構造体を複数積層して形成される半導体装置において、上層の構造体を形成する工程で用いられるレーザーによって、下層の構造体に熱負荷が生じることを防ぐ技術を提供する。
【解決手段】積層された複数のメモリマトリクスにより構成される相変化メモリにおいて、下層のメモリマトリクスと、下層のメモリマトリクス上に形成された上層のメモリマトリクスとの間に金属膜１９を配置する。これにより、上層のメモリマトリクスを形成する際に用いられるレーザーを金属膜１９により反射させることで、レーザーが金属膜１９を透過することを防ぎ、下層のメモリマトリクス内の相変化材料層１６などが直接レーザーによって加熱されることを防ぐ。 （もっと読む）

【課題】動作速度を向上させる。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、第１の配線に交差する複数の第２の配線、並びに第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイを有する。電圧印加手段は、メモリセルに対するデータの書き込み又はフォーミング時に、第１の配線及び第２の配線を介してメモリセルに所定の電圧を印加する。検出手段は、メモリセルに対する所定の電圧の印加時にメモリセルの抵抗状態の変化を検出して検出情報を出力する。出力手段は、検出手段から出力された検出情報の少なくとも一部を外部に出力する。 （もっと読む）

【課題】カップリングノイズ、Ｖｐａｓｓ障害、及びＶｐｇｍ障害による閾値電圧の変化を減らすことができる不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステムを提供する。
【解決手段】本発明の不揮発性メモリー装置は、複数の物理ページで構成されるメモリーセルアレイと、複数の物理ページが一次的にプログラムされた後に複数の物理ページが二次的にプログラムされるようにプログラム順序を定めるためのプログラムシーケンサーと、を備え、一次的なプログラム動作のプログラム状態Ｐ０は、二次的なプログラム動作のビットラインセットアップ区間で複数の物理ページに印加されるワードライン電圧より低いことを特徴とする。 （もっと読む）

【課題】バイポーラ動作に適した半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、全体にわたってシリコンを含有するセレクタ積層膜と、前記セレクタ積層膜から見て前記ワード線側又は前記ビット線側に配置された可変抵抗膜と、を有する。前記セレクタ積層膜には、前記ワード線側の端部及び前記ビット線側の端部を除く領域の一部に、第１４族元素であって原子半径がシリコンよりも大きい元素を含有する１ヶ所の異種成分含有層が形成されている。 （もっと読む）

【課題】３Ｄ半導体装置を提供する。
【解決手段】半導体メモリチップであって、データチップパッドと、データチップパッドに連結されるデータ入力バッファと、データ入力バッファに連結され、データ入力バッファから出力されるデータをラッチするラッチと、メモリセル・アレイと、を具備し、データ入力バッファとラッチは、データチップパッドからメモリセル・アレイまでの第１データ書き込み経路の部分であり、半導体メモリチップは、第１データ書き込み経路の電気的なノードに電気的に連結され、第１データ書き込み経路の一部分を含む第２データ書き込み経路を形成する貫通電極をさらに具備し、第２データ書き込み経路は、データチップパッドとは異なるチップ・ターミナルから、メモリセル・アレイまで拡張される。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）