【課題】高品質な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、可変抵抗素子２４と非線形な電流電圧特性を有する電流制限素子２２とを含むメモリセルＣＵｓをマトリクス状に配置したメモリセルアレイ２と、メモリセルＣＵｓにセル電流ｉｃｅｌｌを流して、可変抵抗素子２４の抵抗値を変化させるドライバ３０と、セル電流ｉｃｅｌｌの大きさに基づいてメモリセルＣＵｓの抵抗値の変化を検知する検出部３１と検出部３１に、セル電流ｉｃｅｌｌの代わりにダミー電流ｉｄｕｍｍｙを流すダミー電流部３２とを具備する。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】薄型でオフ電流の低減に優れた抵抗変化メモリのダイオード素子を提供する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の配線と第２の配線との交差部分にメモリセル部を備え、メモリセル部は、抵抗値の異なる状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子とを備える。ダイオード素子は、第１の導電型（ｎ型）の半導体層、第２の導電型（ｐ型）の半導体層、第１の導電型（ｎ型）の半導体層を備える。第２の導電型（ｐ型）の半導体層中のドーパント不純物の面密度は、第１の導電型（ｎ型）の半導体層のドーパント不純物の面密度の総計よりも大きく、かつ、第２の導電型（ｐ型）の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度の２倍よりも小さい。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】コストが低く動作信頼性が高い不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置１は、第１配線ＢＬと、バリアメタル層２１、選択素子層２２、下部電極層２３と、前記第１配線ＷＬ上に設けられた絶縁層２６と、前記絶縁層２６を上下方向に貫く針状金属酸化物２７と、前記絶縁層２６上に設けられた上部電極層２５、第２配線ＢＬ、バリアメタル２１と、を備える。抵抗変化層２４は、絶縁層２６内に針状金属酸化物２７が埋め込まれている。 （もっと読む）

【課題】データ書き込み／消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の書き込み／消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。第１の電気パルスを供給した後、所定のパルス間隔を置いて、第１の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給する。 （もっと読む）

【課題】ダイオードと電極材料とのコンタクト抵抗を低減した半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、シリコンを含むダイオードと、前記ダイオードに対して積層された金属層及び可変抵抗膜と、前記ダイオードと前記金属層との間に設けられた、チタンとシリコンと窒素とを含む層と、を備えた。前記チタンと前記シリコンと前記窒素とを含む前記層は、前記窒素よりも前記チタンまたはチタンシリサイドを多く含む。 （もっと読む）

【課題】集積度が高い不揮発性半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性記憶装置は、シリコンを含む選択素子層と、前記選択素子層に積層されたナノマテリアル集合層と、を備える。前記ナノマテリアル集合層においては、複数の微小導電体が隙間を介して集合し、前記微小導電体間に微粒子が分散されている。前記微粒子の少なくとも表面は、シリコン酸化物以外の絶縁材料によって形成されている。 （もっと読む）

【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が交互に積層され、端部の形状が前記電極膜毎にステップが設けられた階段状である積層体と、前記端部の上方から前記電極膜に接続されたコンタクトと、前記積層体の前記端部以外の部分に設けられ、前記積層体を積層方向に貫く半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積層と、前記端部を前記積層方向に貫く貫通部材と、を備える。そして、前記貫通部材には、前記電荷蓄積層を形成する材料と同種の材料が含まれていない。 （もっと読む）

【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。 （もっと読む）

【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上、小型化を容易に実現させる。
【解決手段】各配線１１１ｈ，２１１ｈにおいて、第１半導体チップ１００および第２半導体チップ２００の側端部にて露出した側面を、導電層４０１で被覆される。これにより、導電層４０１によって両配線１１１ｈ，２１１ｈの間が電気的に接続させる。 （もっと読む）

【課題】樹脂モールド部を外部に露出させて、部品点数の削減や製造コストの削減を図ることのできる半導体記憶装置を提供すること。
【解決手段】実施の形態の半導体記憶装置１０は、半導体メモリチップ１５を樹脂モールド部１８でモールドした半導体記憶装置であって、樹脂モールド部にモールドされて半導体メモリチップが載置されるプレート２１と、半導体記憶装置の外周面に露出される外部接続端子１９と、を備え、プレートは、樹脂モールド部の外周面に露出する複数の露出部２１ｂを有し、複数の露出部同士は、樹脂モールド部の内部で互いに電気的に絶縁される。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】ダミー積層構造に電荷が蓄積されることを防止する。
【解決手段】実施形態に係わる三次元不揮発性半導体メモリは、半導体基板上に積み重ねられる複数のメモリセル及び複数のメモリセルに接続される複数の第１導電層を備えるメモリセルアレイ２と、半導体基板上に積み重ねられる複数の第２導電層を備え、メモリセルアレイ２を取り囲むダミー積層構造１３と、メモリセルアレイ２上及びダミー積層構造１３上に配置される金属層２３Ａとを備える。複数の第２導電層は、接地電位に固定される。 （もっと読む）

【課題】軽量であり、かつ強固な信頼性を備えた半導体デバイスを提供する。
【解決手段】集積回路チップは、プラスチックの基板１０１と、基板１０１上に配されたポリマー誘電体１０３と、電極同士の間に形成された有機半導体材料１１２および受動層１１４の少なくとも１つのを含むアクティブデバイス１０４と、少なくとも１つのアクティブデバイス１０４に隣接する導電性ポリマー１０６および／または１０８とを備えている。 （もっと読む）

【課題】低抵抗特性を有するセルストリングの製造方法及びこれを含む不揮発性メモリ装置の製造方法を提供する。
【解決手段】本発明の不揮発性メモリ装置の製造方法は、半導体基板上に多数の層間絶縁膜、犠牲膜、及び半導体パターンを形成し、多数の層間絶縁膜及び犠牲膜は半導体基板と平行な第１方向に形成し、多数の半導体パターンは半導体基板に垂直である第２方向に形成し、多数の層間絶縁膜及び犠牲膜をパターニングして多数の開口部を形成し、多数の開口部を金属で満たし、多数の開口部に金属が満たされた半導体基板をアニーリングする。 （もっと読む）

【課題】記憶容量を増大した一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１、第２積層構造体ＭＬ１、ＭＬ２、第１、第２半導体ピラーＳＰ１、ＳＰ２、半導体接続部ＣＰ、第１、第２接続部導電層ＢＧａ、ＢＧｂ、第１、第２ピラー部記憶層、及び、第１、第２接続部記憶層を備えた不揮発性半導体記憶装置が提供される。積層構造体は、交互に積層された複数の電極膜６１と、複数の電極間絶縁膜６２と、を有する。半導体ピラーは、積層構造体を貫通する。半導体接続部は、第１、第２半導体ピラーの一端を接続する。接続部導電層は半導体接続部に対向する。ピラー部記憶層は、電極膜と半導体ピラーとの間に設けられる。接続部記憶層は、接続部導電層と半導体接続部との間に設けられる。 （もっと読む）

【課題】電圧−電流特性を改善した整流素子を用いたメモリセルを有する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の配線と、前記第１の配線に交差する第２の配線と、前記第１及び第２の配線に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子及び非オーミック素子を直列接続してなるメモリセルとを備え、前記非オーミック素子は、メタル層と、前記メタル層に接合された真性半導体層と、前記真性半導体層に接合された第１の不純物を含む不純物半導体層とを有することを特徴とする。 （もっと読む）

【課題】エッチングレートを上昇でき、生産性を向上できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に交互に積層されたシリコン層とシリコン酸化膜とを備える多層膜に対して、一括してエッチングを行う工程を含み、前記エッチングの際のエッチングガスは、少なくとも２種類以上の第７族元素と、第３族元素，第４族元素，第５族元素，または第６族元素とを含有し、前記エッチング工程の際の前記半導体基板に入射するイオンのエネルギーは、１００ｅＶ以上であり、前記第７族元素に対する、前記第３族乃至前記７族元素の添加比率は、０．５以上３．０以下である。 （もっと読む）