【課題】製造が容易なＮＡＮＤ型半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、基板１０１上に第１絶縁膜１０５及び第２絶縁膜１０６を交互に積層して積層体１１０を形成する工程と、第１絶縁膜１０５及び第２絶縁膜１０６の積層方向に延び、積層体１１０を貫通する貫通孔１１４を形成する工程と、貫通孔１１４の内面上に、ＭＯＮＯＳ１１６を構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、トンネル誘電体膜上にチャネル半導体１１７を形成する工程と、積層体１１０にトレンチ１２１を形成する工程と、トレンチ１２１を介してエッチングを施すことにより、第２絶縁膜１０６を除去する工程と、第２絶縁膜１０６を除去した後の空間内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。
【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、基板、配線層、メモリ層、回路層及び第１、第２コンタクト配線を含む半導体記憶装置が提供される。配線層は、基板に平行な第１方向に沿う第１配線と、第２配線と、を含む。メモリ層は基板と配線層との間に設けられる。メモリ層は、第１配線と接続されたメモリセルを含む第１メモリセルアレイ部と、第１メモリセルアレイ部と第１方向に沿って並置され第１配線と接続されたメモリセルを含む第２メモリセルアレイ部と、を含む。回路層はメモリ層と基板との間に設けられ、回路部を含む。第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 （もっと読む）

【課題】動作速度の向上と面積の縮小を図る。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。 （もっと読む）

【課題】積層型の半導体装置においていずれかのバンクがアクティブ状態であるか否かを判定する。
【解決手段】バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。 （もっと読む）

【課題】複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる技術を提供する。
【解決手段】ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。 （もっと読む）

【課題】面積の縮小を図る。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング２００を具備し、各メモリストリングは、一対の柱状部Ａ、および一対の柱状部の下端を連結させるように形成された連結部Ｂを有する半導体層ＳＰと、柱状部に直交したコントロールゲートＣＧと、一対の柱状部の一方と直交し、コントロールゲートの上方に形成された第１選択ゲートＳＧＳと、一対の柱状部の他方と直交し、コントロールゲートの上方に形成され、第１選択ゲートと同一レベルでかつ一体である第２選択ゲートＳＧＤと、柱状部とコントロールゲートとの各交差部に形成されたメモリセルトランジスタＭＴｒと、柱状部と第１選択ゲートとの交差部に形成された第１選択トランジスタＳＳＴｒと、柱状部と第２選択ゲートとの交差部に形成された第２選択トランジスタＳＤＴｒと、を含む。 （もっと読む）

【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、を含む。 （もっと読む）

【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタとを、含む不揮発性メモリ装置であって、前記メモリストリングが、第１半導体層１４５、及びメモリゲート絶縁膜を隔てて前記第１半導体層１４５と接する第２導電層１２５を含み、前記第１及び第２選択トランジスタが、それぞれ、前記第１半導体層１４５の一端及び他端と接続する第２及び第３半導体層１６５Ａ、１６５Ｂを含み、前記第２導電層１２５が配置されない領域の前記第１半導体層１４５と接する第４半導体層１６５Ｃと、を含む。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなった。
【解決手段】１つの主ビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと２乃至３２個のメモリセル（ＭＣ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートにはサブビット線ＳＢＬ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷情報を読み出しトランジスタＲＴｒ＿ｎ＿ｍでエラーなく増幅でき、主ビット線ＭＢＬ＿ｍに出力できる。 （もっと読む）

【課題】大きな順方向−逆方向電流比を有するスイッチングデバイスを提供する。
【解決手段】トランジスタは、ソースと、ドレインと、ゲート領域と、ソースバリヤと、ドレインバリヤとを含む。ゲート領域は、ゲートと、アイランドと、ゲート酸化物とを含み、ゲート酸化物は、ゲートとアイランドとの間に配置される。ゲートおよびアイランドは、互いに、同時活性的に結合される。ソースバリヤはゲート領域からソースを分離し、ドレインバリヤはゲート領域からドレインを分離する。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】読み出しマージンが改良されたマルチビット磁気ランダムアクセスメモリセルを提供する。
【解決手段】第１の磁化方向を有する第１の磁性層２１と第２の磁化方向を有する第２の磁性層２３との間にトンネル障壁層２２を備える磁気ランダムアクセスメモリ（ＭＲＡＭ）セルであって、第２の磁化方向が、第１の磁化方向に対して第１の方向から第２の方向に調節可能であり、前記磁気トンネル接合がさらに電気的に接続されるスイッチング抵抗素子６２を備え、スイッチング抵抗素子を通してスイッチング電流が流されるときに第１のスイッチング抵抗レベルから第２のスイッチング抵抗レベルに切り換えることができるスイッチング抵抗を有し、それにより、ＭＲＡＭセルのＭＲＡＭセル抵抗が、接合抵抗及びスイッチング抵抗の抵抗レベルに応じて少なくとも４つの異なるセル抵抗レベルを有することができる磁気ランダムアクセスメモリ（ＭＲＡＭ）セル。 （もっと読む）

【課題】メモリセルの特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】メモリセルは、ダイオード層、可変抵抗層、及び電極層を備える。ダイオード層は、整流素子として機能する。可変抵抗層は、可変抵抗素子として機能する。電極層は、可変抵抗層とダイオード層との間に設けられ、可変抵抗層及びダイオード層に接するように形成されている。電極層は、窒化チタンにて構成された窒化チタン層を備える。ここで、窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層内であって且つ第１領域よりも可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】データの取り扱いが容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】複数のメモリチップが積層された半導体装置においてリードライトバスの本数及び配線長を削減する。
【解決手段】積層された複数のメモリチップＣＣ０〜ＣＣ７を備え、各メモリチップは複数のメモリバンクＢａｎｋ０〜Ｂａｎｋ７と、各メモリバンクにそれぞれ割り当てられた複数のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７と、リードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極ＴＳＶ１とを備える。積層方向から見て互いに同じ位置に設けられた貫通電極ＴＳＶ１はチップ間において共通接続される。メモリチップのそれぞれは、アクセスが要求されたことに応答して積層方向から見て互いに異なる位置に設けられたメモリバンクを同時に活性化し、これにより、平面位置の異なる貫通電極ＴＳＶ１を介してデータの入出力を同時に行う。 （もっと読む）

【課題】高品質な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第１の配線Ｌ２（ｉ）と、第１の配線と交差する第２の配線Ｌ３（ｊ）と、第１の配線と第２の配線とが交差する各領域に設けられ、一端が第１の配線に接続され、且つ他端が第２の配線に接続され、可変抵抗素子２５及び非オーミック素子Ｄ−ｍｉｍが直列接続されたメモリセル構造ＣＵｓと、を備え、非オーミック素子は、絶縁層２２として、第１の層２２ａと、第１の層のバンドギャップとは異なるバンドギャップを有し、第１の層上に設けられた第２の層２２ｂと、第２の層のバンドギャップとは異なるバンドギャップを有し、第２の層上に設けられた第３の層２２ｃとを備えている。 （もっと読む）

【課題】工程数の増大を抑制しつつ、３次元集積化を図るとともに、制御ゲート電極と浮遊ゲート電極との間のカップリング比を向上させる。
【解決手段】柱状半導体１０と、柱状半導体１０の側面にトンネル絶縁膜９を介して形成された浮遊ゲート電極８と、浮遊ゲート電極８を取り囲むようにブロック絶縁膜７を介して形成された制御ゲート電極２、３´、４を設ける。 （もっと読む）