半導体装置、および、その製造方法、電子機器
【課題】製造効率の向上、コストダウン、信頼性の向上、小型化を容易に実現させる。
【解決手段】各配線１１１ｈ，２１１ｈにおいて、第１半導体チップ１００および第２半導体チップ２００の側端部にて露出した側面を、導電層４０１で被覆される。これにより、導電層４０１によって両配線１１１ｈ，２１１ｈの間が電気的に接続させる。
【解決手段】各配線１１１ｈ，２１１ｈにおいて、第１半導体チップ１００および第２半導体チップ２００の側端部にて露出した側面を、導電層４０１で被覆される。これにより、導電層４０１によって両配線１１１ｈ，２１１ｈの間が電気的に接続させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置などの半導体装置、および、その製造方法に関する。また、本発明は、固体撮像装置を含むカメラ等の電子機器に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置などの半導体装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
【０００３】
固体撮像装置は、半導体基板の面に複数の画素がアレイ状に配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
【０００４】
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、複数のトランジスタで構成されており、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力する。ＣＭＯＳ型イメージセンサは、消費電力が低いため、カメラ付き携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などのモバイル機器において多く用いられている。
【０００５】
上記のような半導体装置においては、機能が異なる複数の半導体チップを積み重ねて電気的に接続する「３次元積層チップ構造」が提案されている。
【０００６】
「３次元積層チップ構造」では、各半導体チップの機能に対応するように、各回路を最適に形成することが可能であるので、装置を高機能化することを容易に実現できる。たとえば、センサ回路を含む半導体チップと、信号を処理する回路が設けられたロジック回路を含む半導体チップとの各機能に対応するように、センサ回路およびロジック回路を最適に形成することで、高機能な固体撮像装置を製造することができる。ここでは、半導体チップの基板に貫通電極を設けることで、これらの複数の半導体チップを電気的に接続している（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２００７−１３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、「３次元積層チップ構造」の場合には、深い基板に絶縁を確保して貫通した孔を開けるため、製造効率を向上させることが困難である。
【０００９】
たとえば、１μｍ程度の小さな穴を形成するために基板を薄膜化する必要があるが、この場合には、その薄膜化前に、別途、支持基板に貼り付ける等の工程が必要となる。このため、製造効率の向上が困難であって、コストが増加する場合がある。また、高アスペクト比の孔に導電材料を埋めるために、タングステン（Ｗ）等の被覆性の良い導電材料を用いる必要があるので、導電材料の選択が制約される場合がある。
【００１０】
また、各半導体チップにて回路面を貼り合わせて電気的に接続させる場合にて、基板が厚い場合（たとえば、数１００μｍ厚）には、深い孔の形成、引出し電極の形成、半田ボールの形成などの工程が必要になる。このため、コストが増加する場合がある。
【００１１】
また、ボンディングの際に発生する応力が、貼り合わせ面の脆弱な部分に集中する場合があるので、その部分からクラックが生じ、装置の信頼性が低下する場合がある。半導体ウエハをダイシングして複数に分割する際においても、貼り合わせ面からクラックが生じ、装置の信頼性が低下する場合がある。
【００１２】
この他に、複数の半導体ウエハの間の電気的な接続を確保するために、電極パッドを小さくすることが困難であるので、チップを小型化することが困難である。
【００１３】
このように、「３次元積層チップ構造」においては、製造効率の向上や、コストダウンの実現が困難な場合がある。その他、「３次元積層チップ構造」においては、装置の信頼性の向上や、小型化を実現することが困難な場合がある。
【００１４】
したがって、本発明は、製造効率の向上、コストダウン、信頼性の向上、小型化の実現が可能な、半導体装置、および、その製造方法、電子機器を提供する。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを具備しており、前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した側面が導電層で被覆されており、前記導電層によって前記第１配線と前記第２配線との間が電気的に接続されている。
【００１６】
好適には、前記第１半導体チップは、前記第２半導体チップよりも薄く、前記第２半導体チップは、前記第１半導体チップを支持する支持基板として設けられている。
【００１７】
好適には、前記第１半導体チップは、光電変換部を含む画素が形成されており、前記光電変換部は、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面から入射する入射光を受光するように設けられている。
【００１８】
好適には、前記第１半導体チップは、半導体メモリ素子を含む。
【００１９】
好適には、前記第１半導体チップは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成された半導体素子を含む。
【００２０】
好適には、前記第２半導体チップは、信号処理回路を含む。
【００２１】
好適には、前記第１半導体チップは、第１半導体基板と、前記第１半導体基板に積層され、前記第１配線が絶縁層中に形成されている第１配線層とを有し、前記第２半導体チップは、第２半導体基板と、前記第２半導体基板に積層され、前記第２配線が絶縁層中に形成されている第２配線層とを有し、前記第１配線層と前記第２配線層とが対面しており、当該対面した面において、前記第１半導体チップと前記第２半導体チップとが貼り合わされている。
【００２２】
本発明の半導体装置の製造方法は、第１半導体チップに第２半導体チップを積層するチップ積層工程と、前記第１半導体チップと前記第２半導体チップとが積層した積層体の側端部において、前記第１半導体チップに形成された第１配線の側面を露出させると共に、前記第２半導体チップに形成された第２配線の側面を露出させる側面露出工程と、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した前記第１配線および前記第２配線の側面を被覆するように、導電層を設けることによって、前記第１配線と前記第２配線との間を電気的に接続させる導電層形成工程とを有する。
【００２３】
好適には、前記第１半導体チップを形成する工程は、前記第１配線が絶縁層中に形成されている第１配線層を、第１半導体基板に積層する第１配線層形成工程を含み、前記第２半導体チップを形成する工程は、前記第２配線が絶縁層中に形成されている第２配線層を、第２半導体基板に積層する第２配線層形成工程を含み、前記チップ積層工程においては、前記第１配線層と前記第２配線層とを対面させ、当該対面した面で、前記第１半導体チップと前記第２半導体チップとを貼り合わせる。
【００２４】
好適には、前記第１半導体チップを形成する工程は、前記第１半導体基板を薄膜化する薄膜化工程を含み、前記薄膜化工程においては、前記チップ積層工程にて前記第１半導体チップに前記第２半導体チップを積層して支持させた後に、前記第１半導体基板を薄膜化する。
【００２５】
好適には、前記第１半導体チップの側端部において、前記第１配線に電気的に接続するように形成された第１パッド電極の表面を露出させる第１のパッド表面露出工程と、前記第１パッド電極を用いて前記第１半導体チップについて検査する第１のチップ検査工程とを有し、前記第１のパッド表面露出工程と前記第１のチップ検査工程とを、前記側面露出工程の前に実施し、前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第１パッド電極を除去する。
【００２６】
好適には、前記第２半導体チップの側端部において、前記第２配線に電気的に接続するように形成された第２パッド電極の表面を露出させる第２のパッド表面露出工程と、前記第２パッド電極を用いて前記第２半導体チップについて検査する第２のチップ検査工程とを有し、前記第２のパッド表面露出工程と前記第２のチップ検査工程とを、前記側面露出工程の前に実施し、前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第２パッド電極を除去する。
【００２７】
好適には、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面に対面するように基板を設置する基板設置工程を有し、前記第１のチップ検査工程と前記第２のパッド表面露出工程との間に、前記基板設置工程を実施する。
【００２８】
本発明の電子機器は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを具備しており、前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記該第２半導体チップの側端部にて露出した側面が導電層で被覆されており、当該導電層によって前記第１配線と前記第２配線との間が電気的に接続されている。
【発明の効果】
【００２９】
本発明によれば、製造効率の向上、コストダウン、信頼性の向上、小型化の実現が可能な、半導体装置、および、その製造方法、電子機器を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【図２】図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。
【図３】図３は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す斜視図である。
【図４】図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図５】図５は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【図６】図６は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【図７】図７は、本発明にかかる実施形態１において、画素Ｐから信号を読み出す際に、各部へ供給するパルス信号を示すタイミングチャートである。
【図８】図８は、本発明にかかる実施形態１において、カラーフィルタＣＦを示す図である。
【図９】図９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１０】図１０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１１】図１１は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１２】図１２は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１３】図１３は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１４】図１４は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１５】図１５は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１６】図１６は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１７】図１７は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１８】図１８は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１９】図１９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図２０】図２０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図２１】図２１は、本発明にかかる実施形態２において、半導体装置の要部を示す図である。
【図２２】図２２は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２３】図２３は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２４】図２４は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２５】図２５は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２６】図２６は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２７】図２７は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２８】図２８は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２９】図２９は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図３０】図３０は、本発明にかかる実施形態２において、半導体装置に、アルファ線、または、宇宙線の粒子が入射した様子を示す図である。
【図３１】図３１は、本発明にかかる実施形態３において、半導体装置の要部を示す図である。
【図３２】図３２は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３３】図３３は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３４】図３４は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３５】図３５は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３６】図３６は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３７】図３７は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３８】図３８は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３９】図３９は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４０】図４０は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４１】図４１は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４２】図４２は、本発明にかかる実施形態４において、半導体装置の要部を示す図である。
【発明を実施するための形態】
【００３１】
本発明の実施形態について、図面を参照して説明する。
【００３２】
なお、説明は、下記の順序で行う。
１．実施形態１（イメージセンサチップ＋ロジック回路チップ）
２．実施形態２（メモリチップ＋ロジック回路チップ）
３．実施形態３（ＳＯＩ高速デバイスチップ＋ロジック回路チップ）
４．実施形態４（イメージセンサチップ＋メモリチップ＋ロジック回路チップ）
５．その他
【００３３】
＜１．実施形態１＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【００３４】
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、駆動回路部４３と、信号処理部４４とを有する。各部について、順次、説明する。
【００３５】
固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、駆動回路部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出して、ローデータとして出力する。
【００３６】
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
【００３７】
駆動回路部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
【００３８】
信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、デジタル画像を生成するように構成されている。
【００３９】
（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
【００４０】
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。
【００４１】
図２に示すように、固体撮像装置１は、画素領域ＰＡが設けられている。
【００４２】
画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、この画素領域ＰＡは、図１に示した撮像面ＰＳに相当する。画素Ｐの詳細については、後述する。
【００４３】
この他に、固体撮像装置１は、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８とが、周辺回路として設けられている。
【００４４】
垂直駆動回路３は、図２に示すように、画素領域ＰＡにて水平方向Ｈに並ぶ複数の画素Ｐの行ごとに電気的に接続されている。
【００４５】
カラム回路４は、図２に示すように、列単位で画素Ｐから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【００４６】
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
【００４７】
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【００４８】
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７に出力することで、各部について駆動制御を行う。
【００４９】
図３は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す斜視図である。
【００５０】
図３に示すように、本実施形態においては、固体撮像装置１は、第１半導体チップ１００と、第２半導体チップ２００とを有する。第１半導体チップ１００と、第２半導体チップ２００とのそれぞれは、対面しており、詳細については後述するが、対面した面で互いに貼り合わされている（図３では説明の都合で離間している）。そして、第１半導体チップ１００と、第２半導体チップ２００とのそれぞれは、電気的に接続されている。
【００５１】
ここでは、第１半導体チップ１００には、図３に示すように、画素領域ＰＡが設けられている。つまり、上述の図２で示したように、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに配置された画素領域ＰＡが設けられている。
【００５２】
これに対して、第２半導体チップ２００には、図３に示すように、制御回路領域２００Ｓと、ロジック回路領域２００Ｒとが設けられている。
【００５３】
制御回路領域２００Ｓにおいては、たとえば、上述の図２で示した垂直駆動回路３とタイミングジェネレータ８とが設けられている。
【００５４】
そして、ロジック回路領域２００Ｒにおいては、たとえば、上述の図２で示したカラム回路４と、水平駆動回路５と、外部出力回路７とが設けられている。
【００５５】
このように、本実施形態では、固体撮像装置１は、「３次元積層チップ構造」であって、第１半導体チップ１００と第２半導体チップ２００とが積み重なっている。
【００５６】
なお、上記の制御回路領域２００Ｓを、第２半導体チップ２００ではなく、第１半導体チップ１００に設けても良い。また、第２半導体チップ２００にＩＳＰ（イメージ信号処理回路）やＤＳＰを設けても良い。
【００５７】
この他に、固体撮像装置１においては、図３に示すように、第１半導体チップ１００および第２半導体チップ２００のそれぞれに、スクライブ領域ＬＡ１，ＬＡ２が設けられている。
【００５８】
スクライブ領域ＬＡ１，ＬＡ２は、図３に示すように、第１半導体チップ１００および第２半導体チップ２００が対面する面（ｘｙ面）において、周辺部分に位置している。ここでは、スクライブ領域ＬＡ１，ＬＡ２は、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、画素領域ＰＡ、または、制御回路領域２００Ｓおよびロジック回路領域２００Ｒの周りで矩形を描くように設けられている。
【００５９】
詳細については後述するが、ダイシング前のウエハ状態では、画素領域ＰＡなどの領域が複数並んで設けられており、スクライブ領域ＬＡ１，ＬＡ２は、その間においてライン状に延在している。そして、スクライブ領域ＬＡ１，ＬＡ２にブレードが当てられてダイシングが行われ、上述した画素領域ＰＡなどの領域を備える固体撮像装置１に分割される。
【００６０】
（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置の詳細構成について説明する。
【００６１】
図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。図４では、固体撮像装置の端部における断面を示している。
【００６２】
図４に示すように、固体撮像装置１は、第１半導体チップ１００と、第２半導体チップ２００と、ガラス基板３００と、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【００６３】
各部について、順次、説明する。
【００６４】
（Ａ−３−１）第１半導体チップ１００について
第１半導体チップ１００は、図４に示すように、半導体基板１０１と、配線層１１１とを含み、半導体基板１０１の表面に、配線層１１１が設けられている。
【００６５】
第１半導体チップ１００は、第２半導体チップ２００に対面しており、その対面した面で第２半導体チップ２００と貼り合わされている。ここでは、第２半導体チップ２００も、第１半導体チップ１００と同様に、半導体基板２０１の表面に、配線層２１１が設けられており、第１半導体チップ１００の配線層１１１が、第２半導体チップ２００の配線層２１１に対面するように配置されている。そして、第１半導体チップ１００と第２半導体チップ２００とのそれぞれは、各配線層１１１，２１１が対面する面で貼り合わされている。
【００６６】
また、第１半導体チップ１００は、図４に示すように、第１半導体チップ１００において第２半導体チップ２００に対面した面とは反対側の面にガラス基板３００が貼り合わされている。
【００６７】
ここでは、図４に示すように、第１半導体チップ１００は、第１半導体チップ１００を構成する半導体基板１０１において、配線層１１１が積層された面とは反対側の面に、ガラス基板３００が接着層３０１で接着されている。
【００６８】
そして、第１半導体チップ１００は、図４に示すように、半導体基板１０１の側端部分が絶縁膜４００で被覆されている。また、第１半導体チップ１００は、配線層１１１の側端部分が導電層４０１で被覆されている。
【００６９】
第１半導体チップ１００は、第２半導体チップ２００よりも薄くなるように形成されている。具体的には、第１半導体チップ１００において、半導体基板１０１は、シリコン基板であって、たとえば、１〜２０μｍ程度の厚みに薄膜化されている。
【００７０】
そして、半導体基板１０１においては、図４に示すように、画素Ｐが設けられている。
【００７１】
図５，図６は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【００７２】
ここで、図５は、画素Ｐの上面図である。また、図６は、画素Ｐの回路構成を示す図である。
【００７３】
図５，図６に示すように、画素Ｐは、フォトダイオード２１と、画素トランジスタＴｒとを含む。ここでは、画素トランジスタＴｒは、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出す動作を実施するように構成されている。
【００７４】
（ａ）フォトダイオード２１
第１半導体チップ１００を構成する画素Ｐにおいて、フォトダイオード２１は、図２に示した複数の画素Ｐに対応するように複数が配置されている。つまり、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。
【００７５】
フォトダイオード２１は、図４に示すように、半導体基板１０１の内部に設けられており、入射光Ｈを受光面ＪＳで受光し光電変換することによって信号電荷を生成するように構成されている。
【００７６】
たとえば、フォトダイオード２１は、半導体基板１０１の内部において、ｎ型の不純物が拡散された電荷蓄積領域（図示なし）を含む。そして、そのｎ型の電荷蓄積領域の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型の不純物が拡散されたホール蓄積領域（図示なし）が形成されている。
【００７７】
半導体基板１０１の内部には、図４に示すように、複数の画素Ｐの間を電気的に分離するようにｐ型の不純物が拡散された画素分離部ＰＢが設けられており、この画素分離部ＰＢで区画された領域に、フォトダイオード２１が設けられている。
【００７８】
たとえば、図５に示すように、画素分離部ＰＢが複数の画素Ｐの間に介在するように形成されている。つまり、平面形状が格子状になるように画素分離部ＰＢが形成されており、フォトダイオード２１は、この画素分離部ＰＢで区画された領域内に形成されている。
【００７９】
図６に示すように、フォトダイオード２１は、アノードが接地されており、蓄積した信号電荷（ここでは、電子）が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力されるように構成されている。具体的には、フォトダイオード２１は、図６に示すように、転送トランジスタ２２を介して、増幅トランジスタ２３のゲートに接続されている。そして、フォトダイオード２１においては、増幅トランジスタ２３のゲートに接続されているフローティングディフュージョンＦＤへ、その蓄積した信号電荷が、転送トランジスタ２２によって出力信号として転送される。
【００８０】
図４に示すように、半導体基板１０１にて配線層１１１が設けられた表面に対して反対側の裏面には、カラーフィルタＣＦ，オンチップレンズＭＬが設けられており、フォトダイオード２１は、裏面側から、これらの部材を介して入射する入射光Ｈを受光する。つまり、第１半導体チップ１００は、「裏面照射型」のイメージセンサチップである。
【００８１】
なお、図示を省略しているが、画素領域ＰＡの周辺においては、フォトダイオード２１の受光面ＪＳ上に遮光膜（図示なし）が設けられたＯＰＢ画素が設けられており、黒の基準レベルの信号を得るように構成されている。
【００８２】
（ｂ）画素トランジスタＴｒ
第１半導体チップ１００を構成するする画素Ｐにおいて、画素トランジスタＴｒは、図２に示した複数の画素Ｐに対応するように複数が配置されている。
【００８３】
画素トランジスタＴｒは、図５，図６に示したように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含む。
【００８４】
画素トランジスタＴｒを構成する転送トランジスタ２２は、図４に示すように、半導体基板１０１において配線層１１１が被覆する表面に設けられている。画素トランジスタＴｒを構成する他のトランジスタ２３〜２５については、図４では図示していないが、転送トランジスタ２２と同様に、半導体基板１０１において配線層１１１が被覆する表面に設けられている。
【００８５】
たとえば、各トランジスタ２２〜２５は、図４，図５に示すように、半導体基板１０１において画素Ｐの間を分離する画素分離部ＰＢに形成されている。
【００８６】
たとえば、各トランジスタ２２〜２５は、ＮチャネルのＭＯＳトランジスタであって、各ゲートが、たとえば、ポリシリコンを用いて形成されている。そして、各トランジスタ２２〜２５は、配線層１１１で被覆されている。
【００８７】
画素トランジスタＴｒにおいて、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。具体的には、転送トランジスタ２２は、図６に示すように、フォトダイオード２１とフローティングディフュージョンＦＤとの間において介在するように設けられている。そして、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、フローティングディフュージョンＦＤに出力信号として転送する。
【００８８】
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、転送トランジスタ２２から出力された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、図６に示すように、ゲートがフローティングディフュージョンＦＤに接続されている。また、増幅トランジスタ２３は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタ２４に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティングディフュージョンＦＤから出力された出力信号が増幅される。
【００８９】
画素トランジスタＴｒにおいて、選択トランジスタ２４は、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、図６に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
【００９０】
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、図６に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースがフローティングディフュージョンＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、フローティングディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。
【００９１】
図７は、本発明にかかる実施形態１において、画素Ｐから信号を読み出す際に、各部へ供給するパルス信号を示すタイミングチャートである。図７においては、（ａ）が選択信号を示し、（ｂ）がリセット信号を示し、（ｃ）が転送信号を示している。
【００９２】
まず、図７に示すように、第１の時点ｔ１において、選択トランジスタ２４を導通状態にする。そして、第２の時点ｔ２において、リセットトランジスタ２５を導通状態にする。これにより、増幅トランジスタ２３のゲート電位をリセットする。
【００９３】
つぎに、第３の時点ｔ３において、リセットトランジスタ２５を非導通状態にする。そして、この後、リセットレベルに対応した電圧を、カラム回路４へ読み出す。
【００９４】
つぎに、第４の時点ｔ４において、転送トランジスタ２２を導通状態にし、フォトダイオード２１において蓄積された信号電荷を増幅トランジスタ２３のゲートへ転送する。
【００９５】
つぎに、第５の時点ｔ５において、転送トランジスタ２２を非導通状態にする。そして、この後、蓄積された信号電荷の量に応じた信号レベルの電圧を、カラム回路４へ読み出す。
【００９６】
カラム回路４においては、先に読み出したリセットレベルと、後に読み出した信号レベルとを差分処理して、信号を蓄積する。これにより、画素Ｐごとに設けられた各トランジスタのＶｔｈのバラツキ等によって発生する固定的なパターンノイズが、キャンセルされる。
【００９７】
上記のように画素を駆動する動作は、各トランジスタ２２，２４，２５の各ゲートが、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されていることから、その行単位にて並ぶ複数の画素Ｐについて同時に行われる。具体的には、上述した垂直駆動回路３によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ８から出力される各種タイミング信号によって各画素のトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素列毎にカラム回路４に読み出される。
【００９８】
そして、カラム回路４にて蓄積された信号が、水平駆動回路５によって選択されて、外部出力回路７へ順次出力される。
【００９９】
（ｃ）配線層１１１
第１半導体チップ１００において、配線層１１１は、図４に示すように、半導体基板１０１において、カラーフィルタＣＦなどの各部が設けられた裏面（図４では下面）とは反対側の表面（図４では上面）に設けられている。
【０１００】
配線層１１１は、図４に示すように、複数の配線１１１ｈと絶縁層１１１ｚとを含み、複数の配線１１１ｈが絶縁層１１１ｚで覆われるように設けられている。
【０１０１】
この配線層１１１においては、各配線１１１ｈが、適宜、各画素Ｐに電気的に接続するように形成されている。
【０１０２】
ここでは、各配線１１１ｈは、図６にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、絶縁層１１１ｚ内に積層して形成されている。
【０１０３】
この他に、配線層１１１の側端部においては、配線層１１１の内側から側端部へ延在するように配線１１１ｈが形成されている。これらの配線１１１ｈは、図４に示すように、配線層１１１の側壁面において、配線１１１ｈの側面が露出するように設けられている。
【０１０４】
本実施形態では、配線層１１１の側端部では、複数の配線１１１ｈが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線１１１ｈのそれぞれの側面が露出するように設けられている。
【０１０５】
（ｄ）カラーフィルタＣＦ
第１半導体チップ１００において、カラーフィルタＣＦは、図４に示すように、半導体基板１０１の裏面（図４では下面）の側に設けられている。そして、カラーフィルタＣＦは、オンチップレンズＭＬが積層されている。
【０１０６】
カラーフィルタＣＦは、入射光Ｈを着色して、半導体基板１０１の受光面ＪＳへ透過するように構成されている。たとえば、カラーフィルタＣＦは、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などのコーティング方法によって塗布して塗膜を形成後、リソグラフィ技術によって、その塗膜をパターン加工して形成される。
【０１０７】
図８は、本発明にかかる実施形態１において、カラーフィルタＣＦを示す図である。図８においては、カラーフィルタＣＦの上面を示している。
【０１０８】
図８に示すように、カラーフィルタＣＦは、レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとを含む。レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとのそれぞれは、隣接しており、いずれかが、複数の画素Ｐのそれぞれに対応して設けられている。
【０１０９】
ここでは、図８に示すように、レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとのそれぞれが、ベイヤー配列ＢＨで並ぶように配置されている。すなわち、複数のグリーンフィルタ層ＣＦＧが市松状になるように、対角方向へ並んで配置されている。そして、レッドフィルタ層ＣＦＲとブルーフィルタ層ＣＦＢとが、複数のグリーンフィルタ層ＣＦＧにおいて、対角方向に並ぶように配置されている。
【０１１０】
具体的には、カラーフィルタＣＦにおいて、レッドフィルタ層ＣＦＲは、赤色に対応する波長帯域（たとえば、６２５〜７４０ｎｍ）において光透過率が高く、入射光が赤色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、レッドフィルタ層ＣＦＲは、平面構造が、四角形状で形成されている。
【０１１１】
また、カラーフィルタＣＦにおいて、グリーンフィルタ層ＣＦＧは、緑色に対応する波長帯域（たとえば、５００〜５６５ｎｍ）において光透過率が高く、入射光が緑色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、グリーンフィルタ層ＣＦＧは、平面構造が四角形状で形成されている。
【０１１２】
カラーフィルタＣＦにおいて、ブルーフィルタ層ＣＦＢは、青色に対応する波長帯域（たとえば、４５０〜４８５ｎｍ）において光透過率が高く、入射光が青色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、ブルーフィルタ層ＣＦＢは、平面構造が四角形状で形成されている。
【０１１３】
（ｅ）オンチップレンズＭＬ
第１半導体チップ１００において、オンチップレンズＭＬは、図４に示すように、半導体基板１０１の裏面（図４では下面）の側に設けられている。
【０１１４】
ここでは、オンチップレンズＭＬは、カラーフィルタＣＦの上面において、各画素Ｐに対応するように複数が配置されている。
【０１１５】
このオンチップレンズＭＬは、受光面ＪＳの上方において、中心が縁よりも厚く形成された凸型レンズであり、入射光Ｈをフォトダイオード２１の受光面ＪＳへ集光するように構成されている。
たとえば、オンチップレンズＭＬは、感光性樹脂膜をフォトリソグラフィ技術でパターン加工した後に、リフロー処理でレンズ形状に変形させることで形成される。この他に、レンズ材膜上にレンズ形状のレジスト膜を形成後、エッチバック処理を実施することで、オンチップレンズＭＬを形成しても良い。
【０１１６】
（Ａ−３−２）第２半導体チップ２００について
第２半導体チップ２００は、図４に示すように、半導体基板２０１と、配線層２１１とを含み、半導体基板２０１の表面に、配線層２１１が設けられている。
【０１１７】
第２半導体チップ２００は、第１半導体チップ１００に対面しており、その対面した面で第１半導体チップ１００と貼り合わされている。ここでは、第２半導体チップ２００においては、第１半導体チップ１００の配線層１１１に、配線層２１１が対面するように配置されている。そして、各配線層１１１，２１１が対面する面で貼り合わされている。第２半導体チップ２００は、第１半導体チップ１００よりも厚く、薄膜化される第１半導体チップ１００を支持する支持基板として機能するように設けられている。
【０１１８】
そして、第２半導体チップ２００は、図４に示すように、半導体基板２０１の側端部分から上面に渡って絶縁膜４００で被覆されている。これと共に、第２半導体チップ２００は、配線層２１１の側端部分から上面に渡って、導電層４０１が被覆されている。
【０１１９】
（ａ）半導体素子２２０
第２半導体チップ２００においては、図４に示すように、シリコン基板である半導体基板２０１に、半導体素子２２０が設けられている。
【０１２０】
半導体素子２２０は、たとえば、ＭＯＳトランジスタであって、ゲートが、たとえば、ポリシリコンを用いて形成されている。
【０１２１】
図３に示したように、第２半導体チップ２００には、制御回路領域２００Ｓと、ロジック回路領域２００Ｒとが設けられており、これらの領域に形成された垂直駆動回路３などの回路（図２参照）を、半導体素子２２０が構成している。
【０１２２】
そして、半導体素子２２０は、図４に示すように、配線層２１１で被覆されている。
【０１２３】
（ｂ）配線層２１１
第２半導体チップ２００において、配線層２１１は、図４に示すように、半導体基板２０１において、半導体素子２２０が設けられた面（図４では上面）に設けられている。
【０１２４】
配線層２１１は、図４に示すように、配線２１１ｈと絶縁層２１１ｚとを含み、絶縁層２１１ｚ内において、半導体素子２２０などで構成された垂直駆動回路３などの回路（図２参照）に、配線２１１ｈが電気的に接続するように形成されている。
【０１２５】
また、各配線２１１ｈは、図４に示すように、配線層２１１の側壁面において、配線２１１ｈの側面が露出するように設けられている。具体的には、配線層２１１の側部では、複数の配線２１１ｈが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線２１１ｈのそれぞれの側面が露出するように設けられている。
【０１２６】
（Ａ−３−３）その他について
絶縁膜４００は、図４に示すように、第１半導体チップ１００を構成する半導体基板１０１の側端部分を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００を構成する半導体基板２０１の側端部分から上面を被覆するように、設けられている。
【０１２７】
導電層４０１は、図４に示すように、第１半導体チップ１００を構成する配線層１１１の側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００を構成する配線層２１１の側端部分を被覆するように形成されている。
【０１２８】
具体的には、図４に示すように、第１半導体チップ１００と第２半導体チップ２００との各配線層１１１，２１１では、側壁面にて配線１１１ｈ，２１１ｈの側面が露出しており、この配線１１１ｈ，２１１ｈの露出した側面を、導電層４０１が被覆している。ここでは、導電層４０１は、配線１１１ｈ，２１１ｈの露出した両側面の間で一体になるように形成されており、側壁面にて両配線１１１ｈ，２１１ｈを電気的に接続させている。
【０１２９】
また、図４に示すように、導電層４０１は、第２半導体チップ２００を構成する配線層２１１の側端部分から上面に渡って、絶縁膜４００を介して、延在するように形成されている。そして、第２半導体チップ２００を構成する半導体基板２０１において、配線層２１１が設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０１３０】
（Ｂ）製造方法
以下より、上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０１３１】
図９〜図２０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【０１３２】
ここで、図９〜図１１は、固体撮像装置を製造する各工程を順次示している。
【０１３３】
図１２〜図１６は、図９〜図１１で示す各工程で形成される固体撮像装置の要部を示す図であって、図４と同様に、固体撮像装置の端部における断面を示している。
【０１３４】
具体的には、図１２は、図１０（ｅ）に示す図の一部を拡大している。図１３は、図１０（ｆ）に示す図の一部を拡大している。図１４は、図１０（ｇ）に示す図の一部を拡大している。図１５は、図１１（ｈ）に示す図の一部を拡大している。図１６は、図１１（ｉ）に示す図の一部を拡大して示している。図１７は、図１１（ｊ）に示す図の一部を拡大して示している。
【０１３５】
そして、図１８〜図２０は、図９〜図１１に続いて、固体撮像装置を製造する各工程を順次示している。図１８〜図２０は、図４と同様に、固体撮像装置の端部における断面を示している。
【０１３６】
本実施形態においては、図９〜図２０に示すように、（ａ）〜（ｍ）の各工程を経て、複数の固体撮像装置１が設けられたウエハを分割して、図４などに示す固体撮像装置１を製造する。
【０１３７】
各工程の詳細について説明する。
【０１３８】
（ａ）第１半導体チップ１００の配線層１１１の形成
まず、図９（ａ）に示すように、第１半導体チップ１００の配線層１１１を形成する。
【０１３９】
図９（ａ）では図示を省略しているが、配線層１１１の形成に先立って、たとえば、厚みが数１００μｍである半導体基板１０１に、第１半導体チップ１００を構成する画素Ｐを形成する（図４などを参照）。
【０１４０】
ここでは、半導体基板１０１において、複数の第１半導体チップ１００を形成する領域のそれぞれに、フォトダイオード２１や、転送トランジスタ２２などの画素トランジスタＴｒなどの各部を形成する。具体的には、半導体基板１０１に対して不純物のイオン注入等する工程を経て、フォトダイオード２１や画素トランジスタＴｒなどの各部を形成する。
【０１４１】
そして、図９（ａ）に示すように、半導体基板１０１の一方の面を被覆するように、配線層１１１を形成する。
【０１４２】
ここでは、図４で示したように、転送トランジスタ２２などの画素トランジスタＴｒを設けた面を被覆するように、配線層１１１を形成する。具体的には、配線１１１ｈと層間絶縁膜とを交互に積層させることで、配線層１１１を形成する。
【０１４３】
このようにして、配線１１１ｈが絶縁層１１１ｚ中に形成されている配線層１１１を、半導体基板１０１に積層する「第１配線層形成工程」を実施し、イメージングセンサチップである第１半導体チップ１００の一部を形成する。
【０１４４】
（ｂ）第２半導体チップ２００の配線層２１１の形成
つぎに、図９（ｂ）に示すように、第２半導体チップ２００の配線層２１１を形成する。
【０１４５】
図９（ｂ）では図示を省略しているが、配線層２１１の形成に先立って、たとえば、厚みが数１００μｍである半導体基板２０１に、第２半導体チップ２００を構成する半導体素子２２０を形成する（図４などを参照）。
【０１４６】
ここでは、半導体基板２０１において、複数の第２半導体チップ２００を形成する領域のそれぞれに、ＭＯＳトランジスタなどの半導体素子２２０を形成する。具体的には、半導体基板２０１に対して不純物のイオン注入等する工程を経て、半導体素子２２０を形成する。
【０１４７】
そして、図９（ｂ）に示すように、半導体基板２０１の一方の面を被覆するように、配線層２１１を形成する。
【０１４８】
ここでは、図４で示したように、ＭＯＳトランジスタなどの半導体素子２２０を設けた面を被覆するように、配線層２１１を形成する。具体的には、配線２１１ｈと層間絶縁膜とを交互に積層させることで、配線層２１１を形成する。
【０１４９】
このようにして、配線２１１ｈが絶縁層２１１ｚ中に形成されている配線層２１１を、半導体基板２０１に積層する第２配線層形成工程を実施して、第２半導体チップ２００を形成する。
【０１５０】
（ｃ）半導体基板１０１，２０１の貼り合わせ
つぎに、図９（ｃ）に示すように、２つの半導体基板１０１，２０１を対面させて貼り合わせる。
【０１５１】
ここでは、半導体基板１０１，２０１の配線層１１１，２１１を互いに対面させて、その対面した面において、貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０１５２】
この他に、プラズマ接合によって、２つの半導体基板１０１，２０１を貼り合わせてもよい。
【０１５３】
このように、第１半導体チップ１００に第２半導体チップ２００を積層させる「チップ積層工程」を実施する。
【０１５４】
（ｄ）半導体基板１０１の薄膜化
つぎに、図９（ｄ）に示すように、半導体基板１０１を薄膜化する。
【０１５５】
ここでは、半導体基板１０１において配線層１１１が設けられた表面とは反対側の裏面を研磨することによって、半導体基板１０１について薄膜化処理を実施する。この「薄膜化工程」では、上記工程にて第１半導体チップ１００に第２半導体チップ２００を積層して支持された状態で、半導体基板１０１について薄膜化処理を実施する。この処理については、半導体基板１０１に設けた絶縁膜や高濃度不純物領域をストッパー層として用いて終了する。
【０１５６】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１が薄膜化される。
【０１５７】
その後、図９（ｄ）では図示を省略しているが、図４に示したように、カラーフィルタＣＦ，オンチップレンズＭＬなどの各部を形成する。
【０１５８】
（ｅ）溝ＴＲ１の形成
つぎに、図１０（ｅ）に示すように、半導体基板１０１および配線層１１１についてエッチング処理を実施することで、溝ＴＲ１を形成する。
【０１５９】
ここでは、半導体基板１０１が貫通するように、半導体基板１０１についてエッチング処理を実施する。
【０１６０】
そして、配線層１１１が貫通せずに凹状になるように、配線層１１１についてエッチング処理を実施する。
【０１６１】
具体的には、図１２に示すように、固体撮像装置１のスクライブ領域ＬＡ１，ＬＡ２（図３参照）において、配線１１１ｈに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１を設ける。
【０１６２】
このようにして、第１半導体チップ１００の側端部において、パッド電極ＰＡＤ１の表面を露出させる「第１のパッド表面露出工程」を実施する。
【０１６３】
（ｆ）第１半導体チップ１００の検査
つぎに、図１０（ｆ）に示すように、第１半導体チップ１００について検査を実施する。
【０１６４】
ここでは、上記工程で形成した溝ＴＲ１に、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００を検査する。つまり、この「第１のチップ検査工程」では、第１半導体チップ１００が複数設けられたウエハの状態で、第１半導体チップ１００のそれぞれがイメージセンサとしての所定の特性を発揮可能かどうかを検査する。
【０１６５】
具体的には、図１３に示すように、スクライブ領域ＬＡ１，ＬＡ２において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００の電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００の検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０１６６】
（ｇ）ガラス基板３００の設置
つぎに、図１０（ｇ）に示すように、ガラス基板３００を設ける。
【０１６７】
ここでは、半導体基板１０１において配線層１１１が設けられた面とは反対側の面に、ガラス基板３００を設ける。
【０１６８】
具体的には、図１４に示すように、ガラス基板３００を接着層３０１で接着する。
【０１６９】
ガラス基板３００の設置によって、ダイシング処理などの後工程で発生する塵が第１半導体チップ１００に混入することを防止可能であるので、装置の信頼性や歩留まりを向上させることができる。
【０１７０】
（ｈ）溝ＴＲ２の形成
つぎに、図１１（ｈ）に示すように、半導体基板２０１および配線層２１１についてエッチング処理を実施することで、溝ＴＲ２を形成する。
【０１７１】
ここでは、半導体基板２０１が貫通するように、半導体基板１０１についてエッチング処理を実施する。
【０１７２】
そして、配線層２１１の一部を除去するように、配線層２１１についてエッチング処理を実施する。
【０１７３】
具体的には、図１５に示すように、スクライブ領域ＬＡ１，ＬＡ２において、配線２１１ｈに接続するように形成されたパッド電極ＰＡＤ２の表面が露出するように、エッチング処理を実施して、溝ＴＲ２を設ける。
【０１７４】
このようにして、第２半導体チップ２００の側端部において、パッド電極ＰＡＤ２の表面を露出させる「第２のパッド表面露出工程」を実施する。
【０１７５】
（ｉ）第２半導体チップ２００の検査
つぎに、図１１（ｉ）に示すように、第２半導体チップ２００について検査を実施する。
【０１７６】
ここでは、上記工程で形成した溝ＴＲ２に、電気測定用の一対のプローバーＰＲを挿入することで、第２半導体チップ２００を検査する。つまり、この「第２のチップ検査工程」においては、第２半導体チップ２００が複数設けられたウエハの状態で、第２半導体チップ２００のそれぞれが信号処理回路としての所定の特性を発揮可能かどうかを検査する。
【０１７７】
具体的には、図１６に示すように、スクライブ領域ＬＡ１，ＬＡ２において露出しているパッド電極ＰＡＤ２の表面に、プローバーＰＲを接触させることで、第２半導体チップ２００の電気的な特性を測定する。そして、この測定結果に基づいて、第２半導体チップ２００の検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０１７８】
（ｊ）溝ＴＲ３の形成
つぎに、図１１（ｊ）に示すように、配線層１１１，２１１およびガラス基板３００についてダイシング加工を実施することで、溝ＴＲ３を形成する。
【０１７９】
ここでは、上記の工程で複数の第１半導体チップ１００の間に形成した溝ＴＲ１と、複数の第２半導体チップ２００の間に形成した溝ＴＲ２とを貫通させるように、ダイシング加工を実施する。
【０１８０】
そして、ガラス基板３００の一部を除去するように、ガラス基板３００についてダイシング加工を実施する。つまり、ガラス基板３００の一部が残るようにハーフカットする。
【０１８１】
具体的には、図１７に示すように、第１半導体チップ１００と第２半導体チップ２００との各配線層１１１，２１１が、側壁面にて配線１１１ｈ，２１１ｈの側面が露出した状態になるように、ダイシングして、溝ＴＲ３を形成する。
【０１８２】
これにより、第１半導体チップ１００と第２半導体チップ２００とが貼り合わされた固体撮像装置１が、ガラス基板３００の一部によって結合された状態になる。
【０１８３】
なお、検査において用いたパッド電極ＰＡＤ１，ＰＡＤ２についても、この配線１１１ｈ，２１１ｈの側面を露出させるダイシング加工の際に、研削して除去する。
【０１８４】
このようにして、第１半導体チップ１００と第２半導体チップ２００とが積層した積層体の側端部において、第１半導体チップ１００の配線１１１ｈ、および、第２半導体チップ２００の配線２１１ｈの側面を露出させる「側面露出工程」を実施する。
【０１８５】
（ｋ）絶縁膜４００の形成
つぎに、図１８に示すように、絶縁膜４００を形成する。
【０１８６】
ここでは、第１半導体チップ１００を構成する半導体基板１０１の側端部分、および、第２半導体チップ２００を構成する半導体基板２０１の側端部分から上面を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０１８７】
この場合には、各配線層１１１，２１１の側壁面にて配線１１１ｈ，２１１ｈの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０１８８】
（ｌ）導電層４０１の形成
つぎに、図１９に示すように、導電層４０１を形成する。
【０１８９】
ここでは、第１半導体チップ１００を構成する配線層１１１の側端部分と、第２半導体チップ２００を構成する配線層２１１の側端部分との両者を被覆するように、導電層４０１を形成する。
【０１９０】
つまり、配線層１１１，２１１の側端部分において露出した配線１１１ｈ，２１１ｈを、導電層４０１が電気的に接続するように、導電層４０１を形成する。図示していないが、導電層４０１は、電源配線や信号配線などの配線１１１ｈ，２１１ｈに対応するように、ストライプ状に形成されており、第１半導体チップ１００と、第２半導体チップ２００とを電気的に接続している。
【０１９１】
そして、これと共に、第２半導体チップ２００を構成する配線層２１１の側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層２１１の上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０１９２】
（ｍ）バンプ４０２の形成
つぎに、図２０に示すように、バンプ４０２を形成する。
【０１９３】
ここでは、半導体基板２０１にて配線層２１１が設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層２１１の上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０１９４】
（ｎ）固体撮像装置１への分離
つぎに、図４に示すように、固体撮像装置１に分離する。
【０１９５】
ここでは、第１半導体チップ１００と第２半導体チップ２００とが積層した固体撮像装置１が複数設けられているウエハ状態のものを、一の固体撮像装置１ごとに分割する。
【０１９６】
具体的には、ガラス基板３００を溝ＴＲ３において複数の切断することで、固体撮像装置１に分割する。つまり、複数の固体撮像装置１を連結しているガラス基板３００を、一の固体撮像装置１のそれぞれに分割するように切断する。
【０１９７】
（Ｃ）まとめ
以上のように、本実施形態において、半導体装置である固体撮像装置１は、第１半導体チップ１００と、その第１半導体チップ１００に積層された第２半導体チップ２００とを有する。第１半導体チップ１００は、側端部において側面が露出した配線（第１配線）１１１ｈを含む。また、第２半導体チップ２００は、側端部において側面が露出した配線（第２配線）２１１ｈを含む。そして、各配線１１１ｈ，２１１ｈは、第１半導体チップ１００および第２半導体チップ２００の側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈ，２１１ｈの間が電気的に接続されている（図４参照）。
【０１９８】
このように、本実施形態では、複数の半導体チップ１００，２００が側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０１９９】
また、本実施形態においては、第１半導体チップ１００に第２半導体チップ２００を積層して支持させた後に、半導体基板１０１の薄膜化を実施する。このため、本実施形態では、均一に薄膜化を実施可能である。よって、製造効率の向上、コストダウン、信頼性の向上を容易に実現できる。
【０２００】
また、本実施形態においては、第１半導体チップ１００のパッド電極ＰＡＤ１の表面を露出させた後に、そのパッド電極ＰＡＤ１の表面を用いて第１半導体チップ１００について検査する。そして、そのパッド電極ＰＡＤ１の表面の上方にガラス基板３００を設置する。その後、第２半導体チップ２００のパッド電極ＰＡＤ２の表面を露出させた後に、そのパッド電極ＰＡＤ２の表面を用いて第２半導体チップ２００について検査する。このため、第１半導体チップ１００および第２半導体チップ２００の両者について、検査を実施することができる。よって、製造効率の向上、コストダウン、信頼性の向上を容易に実現できる。
【０２０１】
なお、上記においては、第１半導体チップ１００と第２半導体チップ２００とのそれぞれを、個別に検査する場合について示したが、これに限定されない。各チップの検査を省略して、最終的な積層チップ状態で装置の検査を実施しても良い。
【０２０２】
＜２．実施形態２＞
（Ａ）装置構成
図２１は、本発明にかかる実施形態２において、半導体装置の要部を示す図である。図２１は、図４と同様に、半導体装置の端部における断面を示している。
【０２０３】
図２１に示すように、半導体装置１ｂは、第１半導体チップ１００ｂと、第２半導体チップ２００ｂと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【０２０４】
図２１に示すように、半導体装置１ｂは、「３次元積層チップ構造」であって、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされている。本実施形態では、実施形態１と同様に、側端部において第１半導体チップ１００ｂと第２半導体チップ２００ｂの各配線１１１ｈｂ，２１１ｈｂの間が導電層４０１で電気的に接続されている。しかし、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの各構成が、実施形態１と異なる。このように、本実施形態は、実施形態１と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０２０５】
（Ａ−１）第１半導体チップ１００ｂについて
第１半導体チップ１００ｂは、図２１に示すように、半導体基板１０１ｂと、配線層１１１ｂとを含み、半導体基板１０１ｂの表面に、配線層１１１ｂが設けられている。
【０２０６】
第１半導体チップ１００ｂは、第２半導体チップ２００ｂに対面しており、その対面した面で第２半導体チップ２００ｂと貼り合わされている。ここでは、第１半導体チップ１００ｂの配線層１１１ｂが、第２半導体チップ２００ｂの配線層２１１ｂに対面するように配置されており、各配線層１１１ｂ，２１１ｂが対面する面で貼り合わされている。
【０２０７】
そして、第１半導体チップ１００ｂは、図２１に示すように、半導体基板１０１ｂの側端部分から上面に渡って、絶縁膜４００で被覆されている。また、第１半導体チップ１００ｂは、配線層１１１ｂの側端部分が導電層４０１で被覆されている。
【０２０８】
そして、第１半導体チップ１００ｂにおいては、図２１に示すように、半導体基板１０１ｂにおいて配線層１１１ｂが設けられた面の側に、半導体素子２２ｂが設けられている。
【０２０９】
半導体素子２２ｂは、ＭＩＭキャパシタを含み、ＤＲＡＭチップ（メモリチップ）を構成するように形成されている。たとえば、キャパシタ絶縁膜として、Ｔａ２Ｏ５や、ＺｒＯ２を用いて形成されたＭＩＭキャパシタを含む。この他に、フラッシュメモリを構成するように、半導体素子２２ｂを形成しても良い。
【０２１０】
配線層１１１ｂは、図２１に示すように、実施形態１と同様に、複数の配線１１１ｈｂと絶縁層１１１ｚｂとを含み、複数の配線１１１ｈｂが絶縁層１１１ｚｂで覆われるように設けられている。
【０２１１】
この配線層１１１ｂにおいては、各配線１１１ｈｂが、適宜、半導体素子２２ｂに電気的に接続するように形成されている。
【０２１２】
この他に、図２１に示すように、配線層１１１ｂの側端部においては、配線層１１１ｂの内側から側端部へ延在するように配線１１１ｈｂが形成されている。これらの配線１１１ｈｂは、配線層１１１ｂの側壁面において、配線１１１ｈｂの側面が露出するように設けられている。
【０２１３】
ここでは、複数の配線１１１ｈｂが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線１１１ｈｂのそれぞれの側面が露出するように設けられている。
【０２１４】
（Ａ−２）第２半導体チップ２００ｂについて
第２半導体チップ２００ｂは、図２１に示すように、半導体基板２０１ｂと、配線層２１１ｂとを含み、半導体基板２０１ｂの表面に、配線層２１１ｂが設けられている。
【０２１５】
第２半導体チップ２００ｂは、第１半導体チップ１００ｂに対面しており、その対面した面で第１半導体チップ１００ｂと貼り合わされている。ここでは、第２半導体チップ２００ｂにおいては、第１半導体チップ１００ｂの配線層１１１ｂに、配線層２１１が対面するように配置されている。そして、各配線層１１１ｂ，２１１ｂが対面する面で貼り合わされている。
【０２１６】
そして、第２半導体チップ２００ｂは、図２１に示すように、半導体基板２０１ｂの側端部分に絶縁膜４００で被覆されている。これと共に、第２半導体チップ２００ｂは、配線層２１１ｂの側端部分において、導電層４０１が被覆されている。
【０２１７】
第２半導体チップ２００ｂにおいては、図２１に示すように、半導体基板２０１ｂに、半導体素子２２０ｂが設けられている。半導体素子２２０ｂは、たとえば、ＭＯＳトランジスタであって、ゲートが、たとえば、ポリシリコンを用いて形成されている。半導体素子２２０ｂは、第２半導体チップ２００ｂにおいて演算処理回路を構成するように形成されている。
【０２１８】
そして、半導体素子２２０ｂは、図２１に示すように、配線層２１１ｂで被覆されている。
【０２１９】
配線層２１１ｂは、図２１に示すように、配線２１１ｈｂと絶縁層２１１ｚｂとを含み、絶縁層２１１ｚｂ内において、半導体素子２２０ｂなどで構成された回路に、配線２１１ｈｂが電気的に接続するように形成されている。
【０２２０】
また、各配線２１１ｈｂは、図２１に示すように、配線層２１１ｂの側壁面において、配線２１１ｈｂの側面が露出するように設けられている。具体的には、配線層２１１ｂの側部では、複数の配線２１１ｈｂが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線２１１ｈｂのそれぞれの側面が露出するように設けられている。
【０２２１】
（Ａ−３）その他について
絶縁膜４００は、図２１に示すように、第１半導体チップ１００ｂを構成する半導体基板１０１ｂの側端部分から上面を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分を被覆するように、設けられている。
【０２２２】
導電層４０１は、図２１に示すように、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分を被覆するように形成されている。
【０２２３】
具体的には、導電層４０１は、配線１１１ｈｂ，２１１ｈｂの露出した両側面の間で一体になるように形成されており、側壁面にて両配線１１１ｈｂ，２１１ｈｂを電気的に接続させている。
【０２２４】
また、導電層４０１は、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分から上面に渡って、絶縁膜４００を介して、延在するように形成されている。そして、第１半導体チップ１００ｂを構成する半導体基板１０１ｂにおいて、配線層１１１ｂが設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０２２５】
（Ｂ）製造方法
以下より、上記の半導体装置１ｂを製造する製造方法の要部について説明する。
【０２２６】
図２２〜図２９は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【０２２７】
ここで、図２２，図２３は、半導体装置１ｂを製造する各工程を順次示している。
【０２２８】
図２４〜図２６は、図２２，図２３で示す各工程で形成される半導体装置の要部を示す図であって、図２１と同様に、半導体装置１ｂの端部における断面を示している。
【０２２９】
具体的には、図２４は、図２３（ｅ）に示す図の一部を拡大している。図２５は、図２３（ｆ）に示す図の一部を拡大している。図２６は、図２３（ｇ）に示す図の一部を拡大している。
【０２３０】
そして、図２７〜図２９は、図２２，図２３に続いて、半導体装置を製造する各工程を順次示している。図２７〜図２９は、図２１と同様に、半導体装置１ｂの端部における断面を示している。
【０２３１】
本実施形態においては、図２２〜図２９に示すように、（ａ）〜（ｊ）の各工程を経て、複数の半導体装置１ｂが設けられたウエハを分割して、図２１に示す半導体装置１ｂを製造する。
【０２３２】
各工程の詳細について説明する。
【０２３３】
（ａ）第１半導体チップ１００ｂの配線層１１１ｂの形成
まず、図２２（ａ）に示すように、第１半導体チップ１００ｂの配線層１１１ｂを形成する。
【０２３４】
図２２（ａ）では図示を省略しているが、たとえば、厚みが数１００μｍである半導体基板１０１ｂに、半導体素子２２ｂを形成する（図２１などを参照）。そして、半導体基板１０１ｂの一方の面を被覆するように、配線層１１１ｂを形成する。
【０２３５】
（ｂ）第２半導体チップ２００ｂの配線層２１１ｂの形成
つぎに、図２２（ｂ）に示すように、第２半導体チップ２００ｂの配線層２１１ｂを形成する。
【０２３６】
図２２（ｂ）では図示を省略しているが、半導体基板２０１ｂに半導体素子２２０ｂを形成する（図２１などを参照）。そして、半導体基板２０１ｂの一方の面を被覆するように、配線層２１１ｃを形成する。
【０２３７】
（ｃ）半導体基板１０１ｂ，２０１ｂの貼り合わせ
つぎに、図２２（ｃ）に示すように、２つの半導体基板１０１ｂ，２０１ｂを対面させて貼り合わせる。
【０２３８】
ここでは、半導体基板１０１ｂ，２０１ｂの配線層１１１ｂ，２１１ｂを互いに対面させて、その対面した面において貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０２３９】
（ｄ）半導体基板１０１ｂの薄膜化
つぎに、図２２（ｄ）に示すように、半導体基板１０１ｂを薄膜化する。
【０２４０】
ここでは、半導体基板１０１ｂにおいて配線層１１１ｂが設けられた面とは反対側の面を研磨することによって、半導体基板１０１ｂについて薄膜化処理を実施する。
【０２４１】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１ｂが薄膜化される。
【０２４２】
（ｅ）溝ＴＲ１ｂの形成
つぎに、図２３（ｅ）に示すように、半導体基板１０１ｂおよび配線層１１１ｂについてエッチング処理を実施することで、溝ＴＲ１ｂを形成する。
【０２４３】
ここでは、半導体基板１０１ｂが貫通するように、半導体基板１０１ｂについてエッチング処理を実施する。
【０２４４】
そして、配線層１１１ｂが貫通せずに凹状になるように、配線層１１１ｂについてエッチング処理を実施する。
【０２４５】
具体的には、図２４に示すように、複数の第１半導体チップ１００ｂの間のスクライブ領域において、配線１１１ｈｂに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１ｂを設ける。
【０２４６】
（ｆ）第１半導体チップ１００ｂの検査
つぎに、図２３（ｆ）に示すように、第１半導体チップ１００ｂについて検査を実施する。
【０２４７】
ここでは、上記工程で形成した溝ＴＲ１ｂに、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００ｂを検査する。つまり、第１半導体チップ１００ｂが複数設けられたウエハの状態で、第１半導体チップ１００ｂのそれぞれがメモリとしての所定の特性を発揮可能かどうかを検査する。
【０２４８】
具体的には、図２５に示すように、スクライブ領域において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００ｂの電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００ｂの検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０２４９】
（ｇ）溝ＴＲ２ｂの形成
つぎに、図２３（ｇ）に示すように、半導体基板２０１ｂおよび配線層２１１ｂについて、ダイシング加工を実施することで、溝ＴＲ２ｂを形成する。
【０２５０】
ここでは、上記の工程で複数の第１半導体チップ１００ｂの間に形成した溝ＴＲ１ｂの部分を更にダイシングし、半導体基板２０１ｂの一部を残す。
【０２５１】
具体的には、図２６に示すように、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの各配線層１１１ｂ，２１１ｂについて、側壁面にて配線１１１ｈｂ，２１１ｈｂの側面が露出した状態になるように、ダイシングして、溝ＴＲ２ｂ形成する。
【０２５２】
これにより、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされた半導体装置１ｂが、半導体基板２０１ｂの一部によって結合された状態になる。
【０２５３】
なお、検査において用いたパッド電極ＰＡＤ１についても、このダイシング加工によって研削して除去する。
【０２５４】
（ｈ）絶縁膜４００の形成
つぎに、図２７に示すように、絶縁膜４００を形成する。
【０２５５】
ここでは、第１半導体チップ１００ｂを構成する半導体基板１０１ｂの側端部分から上面、および、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０２５６】
この場合には、各配線層１１１ｂ，２１１ｂの側壁面にて配線１１１ｈｂ，２１１ｈｂの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０２５７】
（ｉ）導電層４０１の形成
つぎに、図２８に示すように、導電層４０１を形成する。
【０２５８】
ここでは、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分と、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分との両者を被覆するように、導電層４０１を形成する。
【０２５９】
つまり、配線層１１１ｂ，２１１ｂの側端部分において露出した配線１１１ｈｂ，２１１ｈｂを、導電層４０１が電気的に接続するように、導電層４０１を形成する。
【０２６０】
そして、これと共に、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層１１１ｂの上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０２６１】
（ｊ）バンプ４０２の形成
つぎに、図２９に示すように、バンプ４０２を形成する。
【０２６２】
ここでは、半導体基板１０１ｂにて配線層１１１ｂが設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層１１１ｂの上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０２６３】
（ｋ）半導体装置１ｂへの分離
つぎに、図２１に示したように、半導体装置１ｂに分離する。
【０２６４】
ここでは、複数の半導体装置１ｂを連結している半導体基板２０１ｂを、一の半導体装置１ｂのそれぞれに分割するように切断する。
【０２６５】
（Ｃ）まとめ
以上のように、本実施形態においては、半導体装置１ｂは、第１半導体チップ１００ｂと、その第１半導体チップ１００ｂに積層された第２半導体チップ２００ｂとを有する。第１半導体チップ１００ｂは、側端部において側面が露出した配線１１１ｈｂ（第１配線）を含む。また、第２半導体チップ２００ｂは、側端部において側面が露出した配線２１１ｈｂ（第２配線）を含む。そして、各配線１１１ｈｂ，２１１ｈｂは、第１半導体チップ１００ｂおよび第２半導体チップ２００ｂの側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈｂ，２１１ｈｂの間が電気的に接続されている（図２１参照）。
【０２６６】
このように、本実施形態では、実施形態１と同様に、複数の半導体チップ１００ｂ，２００ｂが側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０２６７】
また、本実施形態では、メモリチップである第１半導体チップ１００ｂについて薄膜化している。このため、記憶データの損傷であるソフトエラーの発生を抑制することができる。
【０２６８】
図３０は、本発明にかかる実施形態２において、半導体装置１ｂに、アルファ線、または、宇宙線の粒子が入射した様子を示す図である。
【０２６９】
図３０に示すように、アルファ線、または、宇宙線の粒子が入射した場合には、電子−正孔対が発生して、メモリチップである第１半導体チップ１００ｂにおいて記憶データを損傷し、ソフトエラーが発生する場合がある。
【０２７０】
しかし、第１半導体チップ１００ｂを薄膜化することで、電子−正孔対の発生を抑制可能である。よって、記憶データの損傷であるソフトエラーの発生を抑制することができるので、装置の信頼性を向上させることができる。
【０２７１】
たとえば、メモリチップの膜厚を５〜１５μｍにすることで、通常のメモリチップよりも、１／１０〜１／８０の膜厚になるので、ソフトエラーの発生確率を、１／１０以下に低減させることができる。
【０２７２】
＜３．実施形態３＞
（Ａ）装置構成
図３１は、本発明にかかる実施形態３において、半導体装置の要部を示す図である。図３１は、図２１と同様に、半導体装置の端部における断面を示している。
【０２７３】
図３１に示すように、半導体装置１ｃは、第１半導体チップ１００ｃと、第２半導体チップ２００ｃと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【０２７４】
図３１に示すように、半導体装置１ｃは、「３次元積層チップ構造」であって、第１半導体チップ１００ｃと第２半導体チップ２００ｃとが貼り合わされている。本実施形態では、実施形態２と同様に、側端部において第１半導体チップ１００ｃと第２半導体チップ２００ｃの各配線１１１ｈｃ，２１１ｈｃの間が導電層４０１で電気的に接続されている。しかし、第１半導体チップ１００ｃと第２半導体チップ２００ｃとの各構成が、実施形態２と異なる。このように、本実施形態は、実施形態２と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０２７５】
（Ａ−１）第１半導体チップ１００ｃについて
第１半導体チップ１００ｃは、図３１に示すように、半導体基板１０１ｃと、配線層１１１ｃとを含み、半導体基板１０１ｃの表面に、配線層１１１ｃが設けられている。
【０２７６】
第１半導体チップ１００ｃにおいては、実施形態２と同様に、半導体基板１０１ｃにおいて配線層１１１ｃが設けられた面の側に、半導体素子２２ｃが設けられている。
【０２７７】
ここでは、半導体素子２２ｃは、実施形態２と異なり、たとえば、ＭＯＳトランジスタを含むように形成されている。本実施形態においては、実施形態２と異なり、半導体素子２２ｃは、第１半導体チップ１００ｃが高速デバイスとして機能するように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を薄膜化することで形成されている。たとえば、半導体層の膜厚を０．０５μｍ以下にすることで、完全空乏型（ＦＤ）のＳＯＩデバイスを形成できる。また、半導体層の膜厚を０．１μｍ以下にすることで、部分空乏型（ＰＤ）のＳＯＩデバイスを形成できる。
【０２７８】
その他の部分については、第１半導体チップ１００ｃは、実施形態２と同様に形成されている。
【０２７９】
つまり、図３１に示すように、配線層１１１ｃの側端部においては、配線層１１１ｃの内側から側端部へ延在するように配線１１１ｈｃが形成されている。そして、これらの配線１１１ｈｃは、配線層１１１ｃの側壁面において、配線１１１ｈｃの側面が露出するように設けられている。
【０２８０】
（Ａ−２）第２半導体チップ２００ｃについて
第２半導体チップ２００ｃは、図３１に示すように、半導体基板２０１ｃと、配線層２１１ｃとを含み、半導体基板２０１ｃの表面に、配線層２１１ｃが設けられている。
【０２８１】
第２半導体チップ２００ｃにおいては、実施形態２と同様に、半導体基板２０１ｃにおいて配線層２１１ｃが設けられた面の側に、半導体素子２２０ｃが設けられている。
【０２８２】
半導体素子２２０ｃは、実施形態２と同様に、半導体素子２２０ｂは、第２半導体チップ２００ｃにおいて演算処理回路を構成するように形成されている。
【０２８３】
その他の部分についても、第２半導体チップ２００ｃは、実施形態２と同様に形成されている。
【０２８４】
つまり、図３１に示すように、配線層２１１ｃの側端部においては、配線層２１１ｃの内側から側端部へ延在するように配線２１１ｈｃが形成されている。そして、これらの配線２１１ｈｃは、配線層２１１ｃの側壁面において、配線２１１ｈｃの側面が露出するように設けられている。
【０２８５】
（Ａ−３）その他について
第１半導体チップ１００ｃおよび第２半導体チップ２００ｃ以外の部材である絶縁膜４００，導電層４０１，バンプ４０２については、実施形態２と同様に設けられている。
【０２８６】
（Ｂ）製造方法
以下より、上記の半導体装置１ｃを製造する製造方法の要部について説明する。
【０２８７】
図３２〜図４１は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【０２８８】
ここで、図３２，図３３は、半導体装置１ｃを製造する各工程を順次示している。
【０２８９】
図３４〜図３８は、図３２，図３３で示す各工程で形成される半導体装置の要部を示す図であって、図３１と同様に、半導体装置１ｃの端部における断面を示している。
【０２９０】
具体的には、図３４は、図３２（ａ）に示す図の一部を拡大している。図３５は、図３２（ｄ）に示す図の一部を拡大している。図３６は、図３３（ｅ）に示す図の一部を拡大している。図３７は、図３３（ｆ）に示す図の一部を拡大している。図３８は、図３３（ｇ）に示す図の一部を拡大している。
【０２９１】
そして、図３９〜図４１は、図３２，図３３に続いて、半導体装置を製造する各工程を順次示している。図３９〜図４１は、図３１と同様に、半導体装置１ｃの端部における断面を示している。
【０２９２】
本実施形態においては、図３２〜図４１に示すように、（ａ）〜（ｊ）の各工程を経て、複数の半導体装置１ｃが設けられたウエハを分割して、図３１に示す半導体装置１ｃを製造する。
【０２９３】
各工程の詳細について説明する。
【０２９４】
（ａ）第１半導体チップ１００ｃの配線層１１１ｃの形成
まず、図３２（ａ）に示すように、第１半導体チップ１００ｃの配線層１１１ｃを形成する。
【０２９５】
図３２（ａ）では図示を省略しているが、たとえば、半導体基板１０１ｃとしてＳＯＩ基板を準備する。そして、そのＳＯＩ基板である半導体基板１０１ｃに半導体素子２２ｃを形成する（図３１などを参照）。
【０２９６】
たとえば、図３４に示すように、ＭＯＳトランジスタを半導体素子２２ｃとして形成する。
【０２９７】
具体的には、半導体基板１０１ｃ（ＳＯＩ基板のシリコン層の部分）の上層部分に、素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、半導体基板１０１ｃの上層部分にトレンチを形成後、そのトレンチ内部に絶縁材料を埋め込むことで形成される。たとえば、ＳｉＯ２とＳｉ３Ｎ４を埋め込むことで形成する。つまり、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造で素子分離部ＳＴＩを形成する。
【０２９８】
そして、その素子分離部ＳＴＩで区画された領域内に、半導体素子２２ｃを設ける。ここでは、半導体基板１０１ｃの上面にゲート絶縁膜２２１ｚを形成後、そのゲート絶縁膜２２１ｚ上に、ゲート電極２２１ｇを設ける。そして、ゲート電極２２１ｇを自己整合マスクとして用いて、半導体基板１０１ｃに不純物をイオン注入することで、ソース・ドレイン領域２２２ａ，２２２ｂを形成する。
【０２９９】
この後、実施形態２と同様にして、半導体基板１０１ｃの一方の面を被覆するように、配線層１１１ｃを形成する。
【０３００】
（ｂ）第２半導体チップ２００ｃの配線層２１１ｃの形成
つぎに、図３２（ｂ）に示すように、第２半導体チップ２００ｃの配線層２１１ｃを形成する。
【０３０１】
図３２（ｂ）では図示を省略しているが、半導体基板２０１ｃに半導体素子２２０ｃを形成する（図３１などを参照）。そして、半導体基板２０１ｃの一方の面を被覆するように、配線層２１１ｃを形成する。
【０３０２】
（ｃ）半導体基板１０１ｃ，２０１ｃの貼り合わせ
つぎに、図３２（ｃ）に示すように、２つの半導体基板１０１ｃ，２０１ｃを対面させて貼り合わせる。
【０３０３】
ここでは、半導体基板１０１ｃ，２０１ｃの配線層１１１ｃ，２１１ｃを互いに対面させて、その対面した面において貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０３０４】
（ｄ）半導体基板１０１ｃの薄膜化
つぎに、図３２（ｄ）に示すように、半導体基板１０１ｃを薄膜化する。
【０３０５】
ここでは、半導体基板１０１ｃにおいて配線層１１１ｃが設けられた面とは反対側の面を研磨することによって、半導体基板１０１ｃについて薄膜化処理を実施する。
【０３０６】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１ｃが薄膜化される。
【０３０７】
具体的には、図３５に示すように、素子分離部ＳＴＩを研磨ストッパーとして用いることで、薄膜化処理を終了させる。
【０３０８】
（ｅ）溝ＴＲ１ｃの形成
つぎに、図３３（ｅ）に示すように、半導体基板１０１ｃおよび配線層１１１ｃについてエッチング処理を実施することで、溝ＴＲ１ｃを形成する。
【０３０９】
ここでは、半導体基板１０１ｃが貫通するように、半導体基板１０１ｃについてエッチング処理を実施する。
【０３１０】
そして、配線層１１１ｃが貫通せずに凹状になるように、配線層１１１ｃについてエッチング処理を実施する。
【０３１１】
具体的には、図３６に示すように、複数の第１半導体チップ１００ｃの間のスクライブ領域において、配線１１１ｈｃに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１ｃを設ける。
【０３１２】
（ｆ）第１半導体チップ１００ｂの検査
つぎに、図３３（ｆ）に示すように、第１半導体チップ１００ｃについて検査を実施する。
【０３１３】
ここでは、上記工程で形成した溝ＴＲ１ｃに、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００ｃを検査する。つまり、第１半導体チップ１００ｃが複数設けられたウエハの状態で、第１半導体チップ１００ｃのそれぞれが高速デバイスとしての所定の特性を発揮可能かどうかを検査する。
【０３１４】
具体的には、図３７に示すように、スクライブ領域において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００ｃの電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００ｃの検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０３１５】
（ｇ）溝ＴＲ２ｃの形成
つぎに、図３３（ｇ）に示すように、半導体基板２０１ｃおよび配線層２１１ｃについて、ダイシング加工を実施することで、溝ＴＲ２ｃを形成する。
【０３１６】
ここでは、上記の工程で複数の第１半導体チップ１００ｃの間に形成した溝ＴＲ１の部分を更にダイシングし、半導体基板２０１ｃの一部を残す。
【０３１７】
具体的には、図３８に示すように、第１半導体チップ１００ｃと第２半導体チップ２００ｃとの各配線層１１１ｃ，２１１ｃについて、側壁面にて配線１１１ｈｃ，２１１ｈｃの側面が露出した状態になるように、ダイシングして、溝ＴＲ２ｃ形成する。
【０３１８】
これにより、第１半導体チップ１００ｃと第２半導体チップ２００ｃとが貼り合わされた半導体装置１ｃが、半導体基板２０１ｃの一部によって結合された状態になる。
【０３１９】
なお、検査において用いたパッド電極ＰＡＤ１についても、このダイシング加工によって研削して除去する。
【０３２０】
（ｈ）絶縁膜４００の形成
つぎに、図３９に示すように、絶縁膜４００を形成する。
【０３２１】
ここでは、第１半導体チップ１００ｃを構成する半導体基板１０１ｃの側端部分から上面、および、第２半導体チップ２００ｃを構成する半導体基板２０１ｃの側端部分を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０３２２】
この場合には、各配線層１１１ｃ，２１１ｃの側壁面にて配線１１１ｈｃ，２１１ｈｃの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０３２３】
（ｉ）導電層４０１の形成
つぎに、図４０に示すように、導電層４０１を形成する。
【０３２４】
ここでは、第１半導体チップ１００ｃを構成する配線層１１１ｃの側端部分と、第２半導体チップ２００ｃを構成する配線層２１１ｃの側端部分との両者を被覆するように、導電層４０１を形成する。
【０３２５】
つまり、配線層１１１ｃ，２１１ｃの側端部分において露出した配線１１１ｈｃ，２１１ｈｃを、導電層４０１が電気的に接続するように、導電層４０１を形成する。
【０３２６】
そして、これと共に、第１半導体チップ１００ｃを構成する配線層１１１ｃの側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層１１１ｃの上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０３２７】
（ｊ）バンプ４０２の形成
つぎに、図４１に示すように、バンプ４０２を形成する。
【０３２８】
ここでは、半導体基板１０１ｃにて配線層１１１ｃが設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層１１１ｃの上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０３２９】
（ｋ）半導体装置１ｂへの分離
つぎに、図３１に示したように、半導体装置１ｃに分離する。
【０３３０】
ここでは、複数の半導体装置１ｃを連結している半導体基板２０１ｃを、一の半導体装置１ｃのそれぞれに分割するように切断する。
【０３３１】
（Ｃ）まとめ
以上のように、本実施形態において、半導体装置１ｃは、第１半導体チップ１００ｃと、その第１半導体チップ１００ｃに積層された第２半導体チップ２００ｃとを有する。第１半導体チップ１００ｃは、側端部において側面が露出した配線１１１ｈｃ（第１配線）を含む。また、第２半導体チップ２００ｃは、側端部において側面が露出した配線２１１ｈｃ（第２配線）を含む。そして、各配線１１１ｈｃ，２１１ｈｃは、第１半導体チップ１００ｃおよび第２半導体チップ２００ｃの側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈｃ，２１１ｈｃの間が電気的に接続されている（図３１参照）。
【０３３２】
このように、本実施形態では、実施形態１と同様に、複数の半導体チップ１００ｃ，２００ｃが側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０３３３】
＜４．実施形態４＞
（Ａ）装置構成
図４２は、本発明にかかる実施形態４において、半導体装置の要部を示す図である。図４２は、図２１と同様に、固体撮像装置の端部における断面を示している。
【０３３４】
図４２に示すように、半導体装置１ｄは、実施形態２と同様に、第１半導体チップ１００ｂと、第２半導体チップ２００ｂと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。この他に、半導体装置１ｄは、実施形態１と異なり、第３半導体チップ１００ｄと、ガラス基板３００ｄとを更に有する。そして、絶縁膜４００と導電層４０１とバンプ４０２とのそれぞれが設けられた位置が、実施形態２と異なる。このように、本実施形態は、実施形態２と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０３３５】
図４２に示すように、半導体装置１ｄは、「３次元積層チップ構造」であって、実施形態２と同様に、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされている。
【０３３６】
この他に、第１半導体チップ１００ｂにおいて、第２半導体チップ２００ｂが貼り合わされた面とは反対側の面に、第３半導体チップ１００ｄが貼り合わされている。
【０３３７】
第３半導体チップ１００ｄは、実施形態１で示した第１半導体チップ１００と同様に構成されている。すなわち、第３半導体チップ１００ｄは、「裏面照射型」のイメージセンサチップであって、半導体基板１０１と、配線層１１１とを含み、半導体基板１０１の表面に、配線層１１１が設けられている。
【０３３８】
そして、図４２に示すように、第３半導体チップ１００ｄにおいて第１半導体チップ１００ｂに対面した面とは反対側の面にガラス基板３００が貼り合わされている。
機能する。
【０３３９】
絶縁膜４００は、図４２に示すように、第１半導体チップ１００ｂを構成する半導体基板２０１の側端部分を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分から下面を被覆するように、設けられている。これと共に、絶縁膜４００は、第３半導体チップ１００ｄを構成する半導体基板１０１の側端部分を被覆するように設けられている。
【０３４０】
導電層４０１は、図４２に示すように、実施形態２と同様に、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分を被覆するように形成されている。さらに、本実施形態では、導電層４０１は、第３半導体チップ１００ｄを構成する配線層１１１の側端部分を被覆するように形成されている。
【０３４１】
具体的には、図４２に示すように、第１半導体チップ１００ｂと第２半導体チップ２００ｂと第３半導体チップ１００ｄの各配線層１１１ｂ，２１１ｂ，１１１では、側壁面にて配線１１１ｈｂ，２１１ｈｂ，１１１ｈの側面が露出している。導電層４０１は、この配線１１１ｈ，２１１ｈ，１１１の露出した側面を一体で被覆しており、各配線１１１ｈ，２１１ｈ，１１１の間を電気的に接続させている。
【０３４２】
また、図４２に示すように、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分から下面に渡って、絶縁膜４００を介して延在するように形成されている。そして、第２半導体チップ２００ｂを構成する半導体基板２０１ｂにおいて、配線層２１１ｂが設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０３４３】
なお、本実施形態では、第１半導体チップ１００ｂは、第３半導体チップ１００ｄから出力されるデータ信号を記憶するメモリチップとして機能する。また、第２半導体チップ２００ｂは、実施形態１の第２半導体チップ２００と同様に、第３半導体チップ１００ｄから出力されるデータ信号を処理する信号処理ロジックチップ等として機能する。
【０３４４】
（Ｂ）まとめ
以上のように、本実施形態において、半導体装置１ｄは、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの他に、第１半導体チップ１００ｂに積層された第３半導体チップ１００ｄを有する。第３半導体チップ１００ｄは、側端部において側面が露出した配線１１１ｈｄを含む。そして、各半導体チップ１００ｂ，２００ｂ，１００ｄの各配線１１１ｈｂ，２１１ｈｂ，１１１ｈｄは、側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって電気的に接続されている（図４２参照）。
【０３４５】
このように、本実施形態では、実施形態２と同様に、複数の半導体チップ１００ｂ，２００ｂ，１００ｄが側壁部分で電気的に接続されており、各チップ間の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０３４６】
＜５．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０３４７】
上記の実施形態においては、半導体装置が固体撮像装置である場合、その固体撮像装置をカメラに適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に適用しても良い。
【０３４８】
また、上記の実施形態においては、２つまたは３つの半導体チップを積層する場合について説明したが、これに限定されない。４つ以上の半導体チップを積層する場合において、本発明を適用しても良い。
【０３４９】
その他、上記の各実施形態を、適宜、組み合わせても良い。
【０３５０】
なお、上記の実施形態において、固体撮像装置１、半導体装置１ｂ，１ｃ，１ｄは、本発明の半導体装置に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換部に相当する。また、上記の実施形態において、第１半導体チップ１００，１００ｂ，１００ｃ、および、第３半導体チップ１００ｄは、本発明の第１半導体チップに相当する。また、上記の実施形態において、第２半導体チップ２００，２００ｂ，２００ｃは、本発明の第２半導体チップに相当する。また、上記の実施形態において、配線層１１１，１１１ｂ，１１１ｃ，１１１ｄは、本発明の第１配線層に相当する。また、上記の実施形態において、配線１１１ｈ，１１１ｈｂ，１１１ｈｃ，１１１ｈｄは、本発明の第１配線に相当する。また、上記の実施形態において、配線層２１１，２１１ｂ，２１１ｃは、本発明の第２配線層に相当する。また、上記の実施形態において、配線２１１ｈ，２１１ｈｂ，２１１ｈｃは、本発明の第２配線に相当する。また、上記の実施形態において、導電層４０１は、本発明の導電層に相当する。また、上記の実施形態において、半導体基板１０１，１０１ｂ，１０１ｃは、本発明の第１半導体基板に相当する。また、上記の実施形態において、半導体基板２０１，２０１ｂ，２０１ｃは、本発明の第２半導体基板に相当する。また、上記の実施形態において、パッド電極ＰＡＤ１は、本発明の第１パッド電極に相当する。また、上記の実施形態において、パッド電極ＰＡＤ２は、本発明の第２パッド電極に相当する。また、上記の実施形態１において、図９の（ａ）などで示した工程は、本発明の第１配線層形成工程に相当する。また、上記の実施形態１において、図９の（ｂ）などで示した工程は、本発明の第２配線層形成工程に相当する。また、上記の実施形態１において、図９の（ｃ）などで示した工程は、本発明のチップ積層工程に相当する。また、上記の実施形態１において、図９の（ｄ）などで示した工程は、本発明の薄膜化工程に相当する。また、上記の実施形態１において、図１０の（ｅ）などで示した工程は、本発明の第１のパッド表面露出工程に相当する。また、上記の実施形態１において、図１０の（ｆ）などで示した工程は、本発明の第１のチップ検査工程に相当する。また、上記の実施形態１において、図１０の（ｇ）などで示した工程は、本発明の基板設置工程に相当する。また、上記の実施形態１において、図１０の（ｈ）などで示した工程は、本発明の第２のパッド表面露出工程に相当する。また、上記の実施形態１において、図１０の（ｉ）などで示した工程は、本発明の第２のチップ検査工程に相当する。また、上記の実施形態１において、図１０の（ｊ）などで示した工程は、本発明の側面露出工程に相当する。また、上記の実施形態１において、図１９などで示した工程は、本発明の導電層形成工程に相当する。
【符号の説明】
【０３５１】
１：固体撮像装置、１ｂ，１ｃ，１ｄ：半導体装置、３：垂直駆動回路、４：カラム回路、５：水平駆動回路、７：外部出力回路、７ａ：ＡＧＣ回路、７ｂ：ＡＤＣ回路、８：タイミングジェネレータ、２１：フォトダイオード、２２：転送トランジスタ、２２ｂ，２２ｃ：半導体素子、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：駆動回路部、４４：信号処理部、１００，１００ｂ，１００ｃ：第１半導体チップ、１００ｄ：第３半導体チップ、１０１，１０１ｂ，１０１ｃ，２０１，２０１ｂ，２０１ｃ：半導体基板、１１１，１１１ｂ，１１１ｃ，２１１，２１１ｂ，２１１ｃ：配線層、配線：１１１ｈ，１１１ｈｂ，１１１ｈｃ，１１１ｈｄ，２１１ｈ，２１１ｈｂ，２１１ｈｃ、絶縁層：１１１ｚ，１１１ｚｂ，１１１ｚｃ，２１１ｚ，２１１ｚｂ、２００Ｒ：ロジック回路領域、２００Ｓ：制御回路領域、２００，２００ｂ，２００ｃ：第２半導体チップ、２２０，２２０ｂ，２２０ｃ：半導体素子、３００，３００ｄ：ガラス基板、３０１：接着層、４００：絶縁膜、４０１：導電層、Ｐ：画素、ＰＡ：画素領域、ＰＡＤ１，ＰＡＤ２：パッド電極、ＰＢ：画素分離部、ＰＳ：撮像面
【技術分野】
【０００１】
本発明は、固体撮像装置などの半導体装置、および、その製造方法に関する。また、本発明は、固体撮像装置を含むカメラ等の電子機器に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置などの半導体装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型イメージセンサを含む。
【０００３】
固体撮像装置は、半導体基板の面に複数の画素がアレイ状に配列されている。各画素においては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
【０００４】
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、画素トランジスタを含むように、画素が構成されている。画素トランジスタは、複数のトランジスタで構成されており、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力する。ＣＭＯＳ型イメージセンサは、消費電力が低いため、カメラ付き携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などのモバイル機器において多く用いられている。
【０００５】
上記のような半導体装置においては、機能が異なる複数の半導体チップを積み重ねて電気的に接続する「３次元積層チップ構造」が提案されている。
【０００６】
「３次元積層チップ構造」では、各半導体チップの機能に対応するように、各回路を最適に形成することが可能であるので、装置を高機能化することを容易に実現できる。たとえば、センサ回路を含む半導体チップと、信号を処理する回路が設けられたロジック回路を含む半導体チップとの各機能に対応するように、センサ回路およびロジック回路を最適に形成することで、高機能な固体撮像装置を製造することができる。ここでは、半導体チップの基板に貫通電極を設けることで、これらの複数の半導体チップを電気的に接続している（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２００７−１３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、「３次元積層チップ構造」の場合には、深い基板に絶縁を確保して貫通した孔を開けるため、製造効率を向上させることが困難である。
【０００９】
たとえば、１μｍ程度の小さな穴を形成するために基板を薄膜化する必要があるが、この場合には、その薄膜化前に、別途、支持基板に貼り付ける等の工程が必要となる。このため、製造効率の向上が困難であって、コストが増加する場合がある。また、高アスペクト比の孔に導電材料を埋めるために、タングステン（Ｗ）等の被覆性の良い導電材料を用いる必要があるので、導電材料の選択が制約される場合がある。
【００１０】
また、各半導体チップにて回路面を貼り合わせて電気的に接続させる場合にて、基板が厚い場合（たとえば、数１００μｍ厚）には、深い孔の形成、引出し電極の形成、半田ボールの形成などの工程が必要になる。このため、コストが増加する場合がある。
【００１１】
また、ボンディングの際に発生する応力が、貼り合わせ面の脆弱な部分に集中する場合があるので、その部分からクラックが生じ、装置の信頼性が低下する場合がある。半導体ウエハをダイシングして複数に分割する際においても、貼り合わせ面からクラックが生じ、装置の信頼性が低下する場合がある。
【００１２】
この他に、複数の半導体ウエハの間の電気的な接続を確保するために、電極パッドを小さくすることが困難であるので、チップを小型化することが困難である。
【００１３】
このように、「３次元積層チップ構造」においては、製造効率の向上や、コストダウンの実現が困難な場合がある。その他、「３次元積層チップ構造」においては、装置の信頼性の向上や、小型化を実現することが困難な場合がある。
【００１４】
したがって、本発明は、製造効率の向上、コストダウン、信頼性の向上、小型化の実現が可能な、半導体装置、および、その製造方法、電子機器を提供する。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを具備しており、前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した側面が導電層で被覆されており、前記導電層によって前記第１配線と前記第２配線との間が電気的に接続されている。
【００１６】
好適には、前記第１半導体チップは、前記第２半導体チップよりも薄く、前記第２半導体チップは、前記第１半導体チップを支持する支持基板として設けられている。
【００１７】
好適には、前記第１半導体チップは、光電変換部を含む画素が形成されており、前記光電変換部は、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面から入射する入射光を受光するように設けられている。
【００１８】
好適には、前記第１半導体チップは、半導体メモリ素子を含む。
【００１９】
好適には、前記第１半導体チップは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成された半導体素子を含む。
【００２０】
好適には、前記第２半導体チップは、信号処理回路を含む。
【００２１】
好適には、前記第１半導体チップは、第１半導体基板と、前記第１半導体基板に積層され、前記第１配線が絶縁層中に形成されている第１配線層とを有し、前記第２半導体チップは、第２半導体基板と、前記第２半導体基板に積層され、前記第２配線が絶縁層中に形成されている第２配線層とを有し、前記第１配線層と前記第２配線層とが対面しており、当該対面した面において、前記第１半導体チップと前記第２半導体チップとが貼り合わされている。
【００２２】
本発明の半導体装置の製造方法は、第１半導体チップに第２半導体チップを積層するチップ積層工程と、前記第１半導体チップと前記第２半導体チップとが積層した積層体の側端部において、前記第１半導体チップに形成された第１配線の側面を露出させると共に、前記第２半導体チップに形成された第２配線の側面を露出させる側面露出工程と、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した前記第１配線および前記第２配線の側面を被覆するように、導電層を設けることによって、前記第１配線と前記第２配線との間を電気的に接続させる導電層形成工程とを有する。
【００２３】
好適には、前記第１半導体チップを形成する工程は、前記第１配線が絶縁層中に形成されている第１配線層を、第１半導体基板に積層する第１配線層形成工程を含み、前記第２半導体チップを形成する工程は、前記第２配線が絶縁層中に形成されている第２配線層を、第２半導体基板に積層する第２配線層形成工程を含み、前記チップ積層工程においては、前記第１配線層と前記第２配線層とを対面させ、当該対面した面で、前記第１半導体チップと前記第２半導体チップとを貼り合わせる。
【００２４】
好適には、前記第１半導体チップを形成する工程は、前記第１半導体基板を薄膜化する薄膜化工程を含み、前記薄膜化工程においては、前記チップ積層工程にて前記第１半導体チップに前記第２半導体チップを積層して支持させた後に、前記第１半導体基板を薄膜化する。
【００２５】
好適には、前記第１半導体チップの側端部において、前記第１配線に電気的に接続するように形成された第１パッド電極の表面を露出させる第１のパッド表面露出工程と、前記第１パッド電極を用いて前記第１半導体チップについて検査する第１のチップ検査工程とを有し、前記第１のパッド表面露出工程と前記第１のチップ検査工程とを、前記側面露出工程の前に実施し、前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第１パッド電極を除去する。
【００２６】
好適には、前記第２半導体チップの側端部において、前記第２配線に電気的に接続するように形成された第２パッド電極の表面を露出させる第２のパッド表面露出工程と、前記第２パッド電極を用いて前記第２半導体チップについて検査する第２のチップ検査工程とを有し、前記第２のパッド表面露出工程と前記第２のチップ検査工程とを、前記側面露出工程の前に実施し、前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第２パッド電極を除去する。
【００２７】
好適には、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面に対面するように基板を設置する基板設置工程を有し、前記第１のチップ検査工程と前記第２のパッド表面露出工程との間に、前記基板設置工程を実施する。
【００２８】
本発明の電子機器は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを具備しており、前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記該第２半導体チップの側端部にて露出した側面が導電層で被覆されており、当該導電層によって前記第１配線と前記第２配線との間が電気的に接続されている。
【発明の効果】
【００２９】
本発明によれば、製造効率の向上、コストダウン、信頼性の向上、小型化の実現が可能な、半導体装置、および、その製造方法、電子機器を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【図２】図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。
【図３】図３は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す斜視図である。
【図４】図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。
【図５】図５は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【図６】図６は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【図７】図７は、本発明にかかる実施形態１において、画素Ｐから信号を読み出す際に、各部へ供給するパルス信号を示すタイミングチャートである。
【図８】図８は、本発明にかかる実施形態１において、カラーフィルタＣＦを示す図である。
【図９】図９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１０】図１０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１１】図１１は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１２】図１２は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１３】図１３は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１４】図１４は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１５】図１５は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１６】図１６は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１７】図１７は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１８】図１８は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図１９】図１９は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図２０】図２０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【図２１】図２１は、本発明にかかる実施形態２において、半導体装置の要部を示す図である。
【図２２】図２２は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２３】図２３は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２４】図２４は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２５】図２５は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２６】図２６は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２７】図２７は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２８】図２８は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図２９】図２９は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【図３０】図３０は、本発明にかかる実施形態２において、半導体装置に、アルファ線、または、宇宙線の粒子が入射した様子を示す図である。
【図３１】図３１は、本発明にかかる実施形態３において、半導体装置の要部を示す図である。
【図３２】図３２は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３３】図３３は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３４】図３４は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３５】図３５は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３６】図３６は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３７】図３７は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３８】図３８は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図３９】図３９は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４０】図４０は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４１】図４１は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【図４２】図４２は、本発明にかかる実施形態４において、半導体装置の要部を示す図である。
【発明を実施するための形態】
【００３１】
本発明の実施形態について、図面を参照して説明する。
【００３２】
なお、説明は、下記の順序で行う。
１．実施形態１（イメージセンサチップ＋ロジック回路チップ）
２．実施形態２（メモリチップ＋ロジック回路チップ）
３．実施形態３（ＳＯＩ高速デバイスチップ＋ロジック回路チップ）
４．実施形態４（イメージセンサチップ＋メモリチップ＋ロジック回路チップ）
５．その他
【００３３】
＜１．実施形態１＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【００３４】
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、駆動回路部４３と、信号処理部４４とを有する。各部について、順次、説明する。
【００３５】
固体撮像装置１は、光学系４２を介して被写体像として入射する入射光Ｈを、撮像面ＰＳで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、駆動回路部４３から出力される制御信号に基づいて駆動する。そして、信号電荷を読み出して、ローデータとして出力する。
【００３６】
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射光Ｈを、固体撮像装置１の撮像面ＰＳへ集光するように配置されている。
【００３７】
駆動回路部４３は、各種の制御信号を固体撮像装置１と信号処理部４４とに出力し、固体撮像装置１と信号処理部４４とを制御して駆動させる。
【００３８】
信号処理部４４は、固体撮像装置１から出力された電気信号について信号処理を実施することによって、デジタル画像を生成するように構成されている。
【００３９】
（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
【００４０】
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示すブロック図である。
【００４１】
図２に示すように、固体撮像装置１は、画素領域ＰＡが設けられている。
【００４２】
画素領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、この画素領域ＰＡは、図１に示した撮像面ＰＳに相当する。画素Ｐの詳細については、後述する。
【００４３】
この他に、固体撮像装置１は、図２に示すように、垂直駆動回路３と、カラム回路４と、水平駆動回路５と、外部出力回路７と、タイミングジェネレータ８とが、周辺回路として設けられている。
【００４４】
垂直駆動回路３は、図２に示すように、画素領域ＰＡにて水平方向Ｈに並ぶ複数の画素Ｐの行ごとに電気的に接続されている。
【００４５】
カラム回路４は、図２に示すように、列単位で画素Ｐから出力される信号について信号処理を実施するように構成されている。ここでは、カラム回路４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【００４６】
水平駆動回路５は、図２に示すように、カラム回路４に電気的に接続されている。水平駆動回路５は、たとえば、シフトレジスタを含み、カラム回路４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路７へ出力させる。
【００４７】
外部出力回路７は、図２に示すように、カラム回路４に電気的に接続されており、カラム回路４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）回路７ａとＡＤＣ回路７ｂとを含む。外部出力回路７においては、ＡＧＣ回路７ａが信号にゲインをかけた後に、ＡＤＣ回路７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【００４８】
タイミングジェネレータ８は、図２に示すように、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７のそれぞれに電気的に接続されている。タイミングジェネレータ８は、各種パルス信号を生成し、垂直駆動回路３、カラム回路４、水平駆動回路５，外部出力回路７に出力することで、各部について駆動制御を行う。
【００４９】
図３は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す斜視図である。
【００５０】
図３に示すように、本実施形態においては、固体撮像装置１は、第１半導体チップ１００と、第２半導体チップ２００とを有する。第１半導体チップ１００と、第２半導体チップ２００とのそれぞれは、対面しており、詳細については後述するが、対面した面で互いに貼り合わされている（図３では説明の都合で離間している）。そして、第１半導体チップ１００と、第２半導体チップ２００とのそれぞれは、電気的に接続されている。
【００５１】
ここでは、第１半導体チップ１００には、図３に示すように、画素領域ＰＡが設けられている。つまり、上述の図２で示したように、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに配置された画素領域ＰＡが設けられている。
【００５２】
これに対して、第２半導体チップ２００には、図３に示すように、制御回路領域２００Ｓと、ロジック回路領域２００Ｒとが設けられている。
【００５３】
制御回路領域２００Ｓにおいては、たとえば、上述の図２で示した垂直駆動回路３とタイミングジェネレータ８とが設けられている。
【００５４】
そして、ロジック回路領域２００Ｒにおいては、たとえば、上述の図２で示したカラム回路４と、水平駆動回路５と、外部出力回路７とが設けられている。
【００５５】
このように、本実施形態では、固体撮像装置１は、「３次元積層チップ構造」であって、第１半導体チップ１００と第２半導体チップ２００とが積み重なっている。
【００５６】
なお、上記の制御回路領域２００Ｓを、第２半導体チップ２００ではなく、第１半導体チップ１００に設けても良い。また、第２半導体チップ２００にＩＳＰ（イメージ信号処理回路）やＤＳＰを設けても良い。
【００５７】
この他に、固体撮像装置１においては、図３に示すように、第１半導体チップ１００および第２半導体チップ２００のそれぞれに、スクライブ領域ＬＡ１，ＬＡ２が設けられている。
【００５８】
スクライブ領域ＬＡ１，ＬＡ２は、図３に示すように、第１半導体チップ１００および第２半導体チップ２００が対面する面（ｘｙ面）において、周辺部分に位置している。ここでは、スクライブ領域ＬＡ１，ＬＡ２は、水平方向ｘと垂直方向ｙとのそれぞれに延在する部分を含み、画素領域ＰＡ、または、制御回路領域２００Ｓおよびロジック回路領域２００Ｒの周りで矩形を描くように設けられている。
【００５９】
詳細については後述するが、ダイシング前のウエハ状態では、画素領域ＰＡなどの領域が複数並んで設けられており、スクライブ領域ＬＡ１，ＬＡ２は、その間においてライン状に延在している。そして、スクライブ領域ＬＡ１，ＬＡ２にブレードが当てられてダイシングが行われ、上述した画素領域ＰＡなどの領域を備える固体撮像装置１に分割される。
【００６０】
（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置の詳細構成について説明する。
【００６１】
図４は、本発明にかかる実施形態１において、固体撮像装置の要部を示す図である。図４では、固体撮像装置の端部における断面を示している。
【００６２】
図４に示すように、固体撮像装置１は、第１半導体チップ１００と、第２半導体チップ２００と、ガラス基板３００と、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【００６３】
各部について、順次、説明する。
【００６４】
（Ａ−３−１）第１半導体チップ１００について
第１半導体チップ１００は、図４に示すように、半導体基板１０１と、配線層１１１とを含み、半導体基板１０１の表面に、配線層１１１が設けられている。
【００６５】
第１半導体チップ１００は、第２半導体チップ２００に対面しており、その対面した面で第２半導体チップ２００と貼り合わされている。ここでは、第２半導体チップ２００も、第１半導体チップ１００と同様に、半導体基板２０１の表面に、配線層２１１が設けられており、第１半導体チップ１００の配線層１１１が、第２半導体チップ２００の配線層２１１に対面するように配置されている。そして、第１半導体チップ１００と第２半導体チップ２００とのそれぞれは、各配線層１１１，２１１が対面する面で貼り合わされている。
【００６６】
また、第１半導体チップ１００は、図４に示すように、第１半導体チップ１００において第２半導体チップ２００に対面した面とは反対側の面にガラス基板３００が貼り合わされている。
【００６７】
ここでは、図４に示すように、第１半導体チップ１００は、第１半導体チップ１００を構成する半導体基板１０１において、配線層１１１が積層された面とは反対側の面に、ガラス基板３００が接着層３０１で接着されている。
【００６８】
そして、第１半導体チップ１００は、図４に示すように、半導体基板１０１の側端部分が絶縁膜４００で被覆されている。また、第１半導体チップ１００は、配線層１１１の側端部分が導電層４０１で被覆されている。
【００６９】
第１半導体チップ１００は、第２半導体チップ２００よりも薄くなるように形成されている。具体的には、第１半導体チップ１００において、半導体基板１０１は、シリコン基板であって、たとえば、１〜２０μｍ程度の厚みに薄膜化されている。
【００７０】
そして、半導体基板１０１においては、図４に示すように、画素Ｐが設けられている。
【００７１】
図５，図６は、本発明にかかる実施形態１において、画素Ｐを示す図である。
【００７２】
ここで、図５は、画素Ｐの上面図である。また、図６は、画素Ｐの回路構成を示す図である。
【００７３】
図５，図６に示すように、画素Ｐは、フォトダイオード２１と、画素トランジスタＴｒとを含む。ここでは、画素トランジスタＴｒは、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出す動作を実施するように構成されている。
【００７４】
（ａ）フォトダイオード２１
第１半導体チップ１００を構成する画素Ｐにおいて、フォトダイオード２１は、図２に示した複数の画素Ｐに対応するように複数が配置されている。つまり、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。
【００７５】
フォトダイオード２１は、図４に示すように、半導体基板１０１の内部に設けられており、入射光Ｈを受光面ＪＳで受光し光電変換することによって信号電荷を生成するように構成されている。
【００７６】
たとえば、フォトダイオード２１は、半導体基板１０１の内部において、ｎ型の不純物が拡散された電荷蓄積領域（図示なし）を含む。そして、そのｎ型の電荷蓄積領域の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型の不純物が拡散されたホール蓄積領域（図示なし）が形成されている。
【００７７】
半導体基板１０１の内部には、図４に示すように、複数の画素Ｐの間を電気的に分離するようにｐ型の不純物が拡散された画素分離部ＰＢが設けられており、この画素分離部ＰＢで区画された領域に、フォトダイオード２１が設けられている。
【００７８】
たとえば、図５に示すように、画素分離部ＰＢが複数の画素Ｐの間に介在するように形成されている。つまり、平面形状が格子状になるように画素分離部ＰＢが形成されており、フォトダイオード２１は、この画素分離部ＰＢで区画された領域内に形成されている。
【００７９】
図６に示すように、フォトダイオード２１は、アノードが接地されており、蓄積した信号電荷（ここでは、電子）が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力されるように構成されている。具体的には、フォトダイオード２１は、図６に示すように、転送トランジスタ２２を介して、増幅トランジスタ２３のゲートに接続されている。そして、フォトダイオード２１においては、増幅トランジスタ２３のゲートに接続されているフローティングディフュージョンＦＤへ、その蓄積した信号電荷が、転送トランジスタ２２によって出力信号として転送される。
【００８０】
図４に示すように、半導体基板１０１にて配線層１１１が設けられた表面に対して反対側の裏面には、カラーフィルタＣＦ，オンチップレンズＭＬが設けられており、フォトダイオード２１は、裏面側から、これらの部材を介して入射する入射光Ｈを受光する。つまり、第１半導体チップ１００は、「裏面照射型」のイメージセンサチップである。
【００８１】
なお、図示を省略しているが、画素領域ＰＡの周辺においては、フォトダイオード２１の受光面ＪＳ上に遮光膜（図示なし）が設けられたＯＰＢ画素が設けられており、黒の基準レベルの信号を得るように構成されている。
【００８２】
（ｂ）画素トランジスタＴｒ
第１半導体チップ１００を構成するする画素Ｐにおいて、画素トランジスタＴｒは、図２に示した複数の画素Ｐに対応するように複数が配置されている。
【００８３】
画素トランジスタＴｒは、図５，図６に示したように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含む。
【００８４】
画素トランジスタＴｒを構成する転送トランジスタ２２は、図４に示すように、半導体基板１０１において配線層１１１が被覆する表面に設けられている。画素トランジスタＴｒを構成する他のトランジスタ２３〜２５については、図４では図示していないが、転送トランジスタ２２と同様に、半導体基板１０１において配線層１１１が被覆する表面に設けられている。
【００８５】
たとえば、各トランジスタ２２〜２５は、図４，図５に示すように、半導体基板１０１において画素Ｐの間を分離する画素分離部ＰＢに形成されている。
【００８６】
たとえば、各トランジスタ２２〜２５は、ＮチャネルのＭＯＳトランジスタであって、各ゲートが、たとえば、ポリシリコンを用いて形成されている。そして、各トランジスタ２２〜２５は、配線層１１１で被覆されている。
【００８７】
画素トランジスタＴｒにおいて、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。具体的には、転送トランジスタ２２は、図６に示すように、フォトダイオード２１とフローティングディフュージョンＦＤとの間において介在するように設けられている。そして、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、フローティングディフュージョンＦＤに出力信号として転送する。
【００８８】
画素トランジスタＴｒにおいて、増幅トランジスタ２３は、転送トランジスタ２２から出力された電気信号を増幅して出力するように構成されている。具体的には、増幅トランジスタ２３は、図６に示すように、ゲートがフローティングディフュージョンＦＤに接続されている。また、増幅トランジスタ２３は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタ２４に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティングディフュージョンＦＤから出力された出力信号が増幅される。
【００８９】
画素トランジスタＴｒにおいて、選択トランジスタ２４は、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。具体的には、選択トランジスタ２４は、図６に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
【００９０】
画素トランジスタＴｒにおいて、リセットトランジスタ２５は、増幅トランジスタ２３のゲート電位をリセットするように構成されている。具体的には、リセットトランジスタ２５は、図６に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースがフローティングディフュージョンＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、フローティングディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。
【００９１】
図７は、本発明にかかる実施形態１において、画素Ｐから信号を読み出す際に、各部へ供給するパルス信号を示すタイミングチャートである。図７においては、（ａ）が選択信号を示し、（ｂ）がリセット信号を示し、（ｃ）が転送信号を示している。
【００９２】
まず、図７に示すように、第１の時点ｔ１において、選択トランジスタ２４を導通状態にする。そして、第２の時点ｔ２において、リセットトランジスタ２５を導通状態にする。これにより、増幅トランジスタ２３のゲート電位をリセットする。
【００９３】
つぎに、第３の時点ｔ３において、リセットトランジスタ２５を非導通状態にする。そして、この後、リセットレベルに対応した電圧を、カラム回路４へ読み出す。
【００９４】
つぎに、第４の時点ｔ４において、転送トランジスタ２２を導通状態にし、フォトダイオード２１において蓄積された信号電荷を増幅トランジスタ２３のゲートへ転送する。
【００９５】
つぎに、第５の時点ｔ５において、転送トランジスタ２２を非導通状態にする。そして、この後、蓄積された信号電荷の量に応じた信号レベルの電圧を、カラム回路４へ読み出す。
【００９６】
カラム回路４においては、先に読み出したリセットレベルと、後に読み出した信号レベルとを差分処理して、信号を蓄積する。これにより、画素Ｐごとに設けられた各トランジスタのＶｔｈのバラツキ等によって発生する固定的なパターンノイズが、キャンセルされる。
【００９７】
上記のように画素を駆動する動作は、各トランジスタ２２，２４，２５の各ゲートが、水平方向ｘに並ぶ複数の画素Ｐからなる行単位で接続されていることから、その行単位にて並ぶ複数の画素Ｐについて同時に行われる。具体的には、上述した垂直駆動回路３によって供給される選択信号によって、水平ライン（画素行）単位で垂直な方向に順次選択される。そして、タイミングジェネレータ８から出力される各種タイミング信号によって各画素のトランジスタが制御される。これにより、各画素Ｐにおける出力信号が垂直信号線２７を通して画素列毎にカラム回路４に読み出される。
【００９８】
そして、カラム回路４にて蓄積された信号が、水平駆動回路５によって選択されて、外部出力回路７へ順次出力される。
【００９９】
（ｃ）配線層１１１
第１半導体チップ１００において、配線層１１１は、図４に示すように、半導体基板１０１において、カラーフィルタＣＦなどの各部が設けられた裏面（図４では下面）とは反対側の表面（図４では上面）に設けられている。
【０１００】
配線層１１１は、図４に示すように、複数の配線１１１ｈと絶縁層１１１ｚとを含み、複数の配線１１１ｈが絶縁層１１１ｚで覆われるように設けられている。
【０１０１】
この配線層１１１においては、各配線１１１ｈが、適宜、各画素Ｐに電気的に接続するように形成されている。
【０１０２】
ここでは、各配線１１１ｈは、図６にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、絶縁層１１１ｚ内に積層して形成されている。
【０１０３】
この他に、配線層１１１の側端部においては、配線層１１１の内側から側端部へ延在するように配線１１１ｈが形成されている。これらの配線１１１ｈは、図４に示すように、配線層１１１の側壁面において、配線１１１ｈの側面が露出するように設けられている。
【０１０４】
本実施形態では、配線層１１１の側端部では、複数の配線１１１ｈが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線１１１ｈのそれぞれの側面が露出するように設けられている。
【０１０５】
（ｄ）カラーフィルタＣＦ
第１半導体チップ１００において、カラーフィルタＣＦは、図４に示すように、半導体基板１０１の裏面（図４では下面）の側に設けられている。そして、カラーフィルタＣＦは、オンチップレンズＭＬが積層されている。
【０１０６】
カラーフィルタＣＦは、入射光Ｈを着色して、半導体基板１０１の受光面ＪＳへ透過するように構成されている。たとえば、カラーフィルタＣＦは、着色顔料とフォトレジスト樹脂とを含む塗布液を、スピンコート法などのコーティング方法によって塗布して塗膜を形成後、リソグラフィ技術によって、その塗膜をパターン加工して形成される。
【０１０７】
図８は、本発明にかかる実施形態１において、カラーフィルタＣＦを示す図である。図８においては、カラーフィルタＣＦの上面を示している。
【０１０８】
図８に示すように、カラーフィルタＣＦは、レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとを含む。レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとのそれぞれは、隣接しており、いずれかが、複数の画素Ｐのそれぞれに対応して設けられている。
【０１０９】
ここでは、図８に示すように、レッドフィルタ層ＣＦＲと、グリーンフィルタ層ＣＦＧと、ブルーフィルタ層ＣＦＢとのそれぞれが、ベイヤー配列ＢＨで並ぶように配置されている。すなわち、複数のグリーンフィルタ層ＣＦＧが市松状になるように、対角方向へ並んで配置されている。そして、レッドフィルタ層ＣＦＲとブルーフィルタ層ＣＦＢとが、複数のグリーンフィルタ層ＣＦＧにおいて、対角方向に並ぶように配置されている。
【０１１０】
具体的には、カラーフィルタＣＦにおいて、レッドフィルタ層ＣＦＲは、赤色に対応する波長帯域（たとえば、６２５〜７４０ｎｍ）において光透過率が高く、入射光が赤色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、レッドフィルタ層ＣＦＲは、平面構造が、四角形状で形成されている。
【０１１１】
また、カラーフィルタＣＦにおいて、グリーンフィルタ層ＣＦＧは、緑色に対応する波長帯域（たとえば、５００〜５６５ｎｍ）において光透過率が高く、入射光が緑色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、グリーンフィルタ層ＣＦＧは、平面構造が四角形状で形成されている。
【０１１２】
カラーフィルタＣＦにおいて、ブルーフィルタ層ＣＦＢは、青色に対応する波長帯域（たとえば、４５０〜４８５ｎｍ）において光透過率が高く、入射光が青色に着色されて受光面ＪＳへ透過するように構成されている。たとえば、ブルーフィルタ層ＣＦＢは、平面構造が四角形状で形成されている。
【０１１３】
（ｅ）オンチップレンズＭＬ
第１半導体チップ１００において、オンチップレンズＭＬは、図４に示すように、半導体基板１０１の裏面（図４では下面）の側に設けられている。
【０１１４】
ここでは、オンチップレンズＭＬは、カラーフィルタＣＦの上面において、各画素Ｐに対応するように複数が配置されている。
【０１１５】
このオンチップレンズＭＬは、受光面ＪＳの上方において、中心が縁よりも厚く形成された凸型レンズであり、入射光Ｈをフォトダイオード２１の受光面ＪＳへ集光するように構成されている。
たとえば、オンチップレンズＭＬは、感光性樹脂膜をフォトリソグラフィ技術でパターン加工した後に、リフロー処理でレンズ形状に変形させることで形成される。この他に、レンズ材膜上にレンズ形状のレジスト膜を形成後、エッチバック処理を実施することで、オンチップレンズＭＬを形成しても良い。
【０１１６】
（Ａ−３−２）第２半導体チップ２００について
第２半導体チップ２００は、図４に示すように、半導体基板２０１と、配線層２１１とを含み、半導体基板２０１の表面に、配線層２１１が設けられている。
【０１１７】
第２半導体チップ２００は、第１半導体チップ１００に対面しており、その対面した面で第１半導体チップ１００と貼り合わされている。ここでは、第２半導体チップ２００においては、第１半導体チップ１００の配線層１１１に、配線層２１１が対面するように配置されている。そして、各配線層１１１，２１１が対面する面で貼り合わされている。第２半導体チップ２００は、第１半導体チップ１００よりも厚く、薄膜化される第１半導体チップ１００を支持する支持基板として機能するように設けられている。
【０１１８】
そして、第２半導体チップ２００は、図４に示すように、半導体基板２０１の側端部分から上面に渡って絶縁膜４００で被覆されている。これと共に、第２半導体チップ２００は、配線層２１１の側端部分から上面に渡って、導電層４０１が被覆されている。
【０１１９】
（ａ）半導体素子２２０
第２半導体チップ２００においては、図４に示すように、シリコン基板である半導体基板２０１に、半導体素子２２０が設けられている。
【０１２０】
半導体素子２２０は、たとえば、ＭＯＳトランジスタであって、ゲートが、たとえば、ポリシリコンを用いて形成されている。
【０１２１】
図３に示したように、第２半導体チップ２００には、制御回路領域２００Ｓと、ロジック回路領域２００Ｒとが設けられており、これらの領域に形成された垂直駆動回路３などの回路（図２参照）を、半導体素子２２０が構成している。
【０１２２】
そして、半導体素子２２０は、図４に示すように、配線層２１１で被覆されている。
【０１２３】
（ｂ）配線層２１１
第２半導体チップ２００において、配線層２１１は、図４に示すように、半導体基板２０１において、半導体素子２２０が設けられた面（図４では上面）に設けられている。
【０１２４】
配線層２１１は、図４に示すように、配線２１１ｈと絶縁層２１１ｚとを含み、絶縁層２１１ｚ内において、半導体素子２２０などで構成された垂直駆動回路３などの回路（図２参照）に、配線２１１ｈが電気的に接続するように形成されている。
【０１２５】
また、各配線２１１ｈは、図４に示すように、配線層２１１の側壁面において、配線２１１ｈの側面が露出するように設けられている。具体的には、配線層２１１の側部では、複数の配線２１１ｈが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線２１１ｈのそれぞれの側面が露出するように設けられている。
【０１２６】
（Ａ−３−３）その他について
絶縁膜４００は、図４に示すように、第１半導体チップ１００を構成する半導体基板１０１の側端部分を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００を構成する半導体基板２０１の側端部分から上面を被覆するように、設けられている。
【０１２７】
導電層４０１は、図４に示すように、第１半導体チップ１００を構成する配線層１１１の側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００を構成する配線層２１１の側端部分を被覆するように形成されている。
【０１２８】
具体的には、図４に示すように、第１半導体チップ１００と第２半導体チップ２００との各配線層１１１，２１１では、側壁面にて配線１１１ｈ，２１１ｈの側面が露出しており、この配線１１１ｈ，２１１ｈの露出した側面を、導電層４０１が被覆している。ここでは、導電層４０１は、配線１１１ｈ，２１１ｈの露出した両側面の間で一体になるように形成されており、側壁面にて両配線１１１ｈ，２１１ｈを電気的に接続させている。
【０１２９】
また、図４に示すように、導電層４０１は、第２半導体チップ２００を構成する配線層２１１の側端部分から上面に渡って、絶縁膜４００を介して、延在するように形成されている。そして、第２半導体チップ２００を構成する半導体基板２０１において、配線層２１１が設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０１３０】
（Ｂ）製造方法
以下より、上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０１３１】
図９〜図２０は、本発明にかかる実施形態１において、固体撮像装置の製造方法を示す図である。
【０１３２】
ここで、図９〜図１１は、固体撮像装置を製造する各工程を順次示している。
【０１３３】
図１２〜図１６は、図９〜図１１で示す各工程で形成される固体撮像装置の要部を示す図であって、図４と同様に、固体撮像装置の端部における断面を示している。
【０１３４】
具体的には、図１２は、図１０（ｅ）に示す図の一部を拡大している。図１３は、図１０（ｆ）に示す図の一部を拡大している。図１４は、図１０（ｇ）に示す図の一部を拡大している。図１５は、図１１（ｈ）に示す図の一部を拡大している。図１６は、図１１（ｉ）に示す図の一部を拡大して示している。図１７は、図１１（ｊ）に示す図の一部を拡大して示している。
【０１３５】
そして、図１８〜図２０は、図９〜図１１に続いて、固体撮像装置を製造する各工程を順次示している。図１８〜図２０は、図４と同様に、固体撮像装置の端部における断面を示している。
【０１３６】
本実施形態においては、図９〜図２０に示すように、（ａ）〜（ｍ）の各工程を経て、複数の固体撮像装置１が設けられたウエハを分割して、図４などに示す固体撮像装置１を製造する。
【０１３７】
各工程の詳細について説明する。
【０１３８】
（ａ）第１半導体チップ１００の配線層１１１の形成
まず、図９（ａ）に示すように、第１半導体チップ１００の配線層１１１を形成する。
【０１３９】
図９（ａ）では図示を省略しているが、配線層１１１の形成に先立って、たとえば、厚みが数１００μｍである半導体基板１０１に、第１半導体チップ１００を構成する画素Ｐを形成する（図４などを参照）。
【０１４０】
ここでは、半導体基板１０１において、複数の第１半導体チップ１００を形成する領域のそれぞれに、フォトダイオード２１や、転送トランジスタ２２などの画素トランジスタＴｒなどの各部を形成する。具体的には、半導体基板１０１に対して不純物のイオン注入等する工程を経て、フォトダイオード２１や画素トランジスタＴｒなどの各部を形成する。
【０１４１】
そして、図９（ａ）に示すように、半導体基板１０１の一方の面を被覆するように、配線層１１１を形成する。
【０１４２】
ここでは、図４で示したように、転送トランジスタ２２などの画素トランジスタＴｒを設けた面を被覆するように、配線層１１１を形成する。具体的には、配線１１１ｈと層間絶縁膜とを交互に積層させることで、配線層１１１を形成する。
【０１４３】
このようにして、配線１１１ｈが絶縁層１１１ｚ中に形成されている配線層１１１を、半導体基板１０１に積層する「第１配線層形成工程」を実施し、イメージングセンサチップである第１半導体チップ１００の一部を形成する。
【０１４４】
（ｂ）第２半導体チップ２００の配線層２１１の形成
つぎに、図９（ｂ）に示すように、第２半導体チップ２００の配線層２１１を形成する。
【０１４５】
図９（ｂ）では図示を省略しているが、配線層２１１の形成に先立って、たとえば、厚みが数１００μｍである半導体基板２０１に、第２半導体チップ２００を構成する半導体素子２２０を形成する（図４などを参照）。
【０１４６】
ここでは、半導体基板２０１において、複数の第２半導体チップ２００を形成する領域のそれぞれに、ＭＯＳトランジスタなどの半導体素子２２０を形成する。具体的には、半導体基板２０１に対して不純物のイオン注入等する工程を経て、半導体素子２２０を形成する。
【０１４７】
そして、図９（ｂ）に示すように、半導体基板２０１の一方の面を被覆するように、配線層２１１を形成する。
【０１４８】
ここでは、図４で示したように、ＭＯＳトランジスタなどの半導体素子２２０を設けた面を被覆するように、配線層２１１を形成する。具体的には、配線２１１ｈと層間絶縁膜とを交互に積層させることで、配線層２１１を形成する。
【０１４９】
このようにして、配線２１１ｈが絶縁層２１１ｚ中に形成されている配線層２１１を、半導体基板２０１に積層する第２配線層形成工程を実施して、第２半導体チップ２００を形成する。
【０１５０】
（ｃ）半導体基板１０１，２０１の貼り合わせ
つぎに、図９（ｃ）に示すように、２つの半導体基板１０１，２０１を対面させて貼り合わせる。
【０１５１】
ここでは、半導体基板１０１，２０１の配線層１１１，２１１を互いに対面させて、その対面した面において、貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０１５２】
この他に、プラズマ接合によって、２つの半導体基板１０１，２０１を貼り合わせてもよい。
【０１５３】
このように、第１半導体チップ１００に第２半導体チップ２００を積層させる「チップ積層工程」を実施する。
【０１５４】
（ｄ）半導体基板１０１の薄膜化
つぎに、図９（ｄ）に示すように、半導体基板１０１を薄膜化する。
【０１５５】
ここでは、半導体基板１０１において配線層１１１が設けられた表面とは反対側の裏面を研磨することによって、半導体基板１０１について薄膜化処理を実施する。この「薄膜化工程」では、上記工程にて第１半導体チップ１００に第２半導体チップ２００を積層して支持された状態で、半導体基板１０１について薄膜化処理を実施する。この処理については、半導体基板１０１に設けた絶縁膜や高濃度不純物領域をストッパー層として用いて終了する。
【０１５６】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１が薄膜化される。
【０１５７】
その後、図９（ｄ）では図示を省略しているが、図４に示したように、カラーフィルタＣＦ，オンチップレンズＭＬなどの各部を形成する。
【０１５８】
（ｅ）溝ＴＲ１の形成
つぎに、図１０（ｅ）に示すように、半導体基板１０１および配線層１１１についてエッチング処理を実施することで、溝ＴＲ１を形成する。
【０１５９】
ここでは、半導体基板１０１が貫通するように、半導体基板１０１についてエッチング処理を実施する。
【０１６０】
そして、配線層１１１が貫通せずに凹状になるように、配線層１１１についてエッチング処理を実施する。
【０１６１】
具体的には、図１２に示すように、固体撮像装置１のスクライブ領域ＬＡ１，ＬＡ２（図３参照）において、配線１１１ｈに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１を設ける。
【０１６２】
このようにして、第１半導体チップ１００の側端部において、パッド電極ＰＡＤ１の表面を露出させる「第１のパッド表面露出工程」を実施する。
【０１６３】
（ｆ）第１半導体チップ１００の検査
つぎに、図１０（ｆ）に示すように、第１半導体チップ１００について検査を実施する。
【０１６４】
ここでは、上記工程で形成した溝ＴＲ１に、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００を検査する。つまり、この「第１のチップ検査工程」では、第１半導体チップ１００が複数設けられたウエハの状態で、第１半導体チップ１００のそれぞれがイメージセンサとしての所定の特性を発揮可能かどうかを検査する。
【０１６５】
具体的には、図１３に示すように、スクライブ領域ＬＡ１，ＬＡ２において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００の電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００の検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０１６６】
（ｇ）ガラス基板３００の設置
つぎに、図１０（ｇ）に示すように、ガラス基板３００を設ける。
【０１６７】
ここでは、半導体基板１０１において配線層１１１が設けられた面とは反対側の面に、ガラス基板３００を設ける。
【０１６８】
具体的には、図１４に示すように、ガラス基板３００を接着層３０１で接着する。
【０１６９】
ガラス基板３００の設置によって、ダイシング処理などの後工程で発生する塵が第１半導体チップ１００に混入することを防止可能であるので、装置の信頼性や歩留まりを向上させることができる。
【０１７０】
（ｈ）溝ＴＲ２の形成
つぎに、図１１（ｈ）に示すように、半導体基板２０１および配線層２１１についてエッチング処理を実施することで、溝ＴＲ２を形成する。
【０１７１】
ここでは、半導体基板２０１が貫通するように、半導体基板１０１についてエッチング処理を実施する。
【０１７２】
そして、配線層２１１の一部を除去するように、配線層２１１についてエッチング処理を実施する。
【０１７３】
具体的には、図１５に示すように、スクライブ領域ＬＡ１，ＬＡ２において、配線２１１ｈに接続するように形成されたパッド電極ＰＡＤ２の表面が露出するように、エッチング処理を実施して、溝ＴＲ２を設ける。
【０１７４】
このようにして、第２半導体チップ２００の側端部において、パッド電極ＰＡＤ２の表面を露出させる「第２のパッド表面露出工程」を実施する。
【０１７５】
（ｉ）第２半導体チップ２００の検査
つぎに、図１１（ｉ）に示すように、第２半導体チップ２００について検査を実施する。
【０１７６】
ここでは、上記工程で形成した溝ＴＲ２に、電気測定用の一対のプローバーＰＲを挿入することで、第２半導体チップ２００を検査する。つまり、この「第２のチップ検査工程」においては、第２半導体チップ２００が複数設けられたウエハの状態で、第２半導体チップ２００のそれぞれが信号処理回路としての所定の特性を発揮可能かどうかを検査する。
【０１７７】
具体的には、図１６に示すように、スクライブ領域ＬＡ１，ＬＡ２において露出しているパッド電極ＰＡＤ２の表面に、プローバーＰＲを接触させることで、第２半導体チップ２００の電気的な特性を測定する。そして、この測定結果に基づいて、第２半導体チップ２００の検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０１７８】
（ｊ）溝ＴＲ３の形成
つぎに、図１１（ｊ）に示すように、配線層１１１，２１１およびガラス基板３００についてダイシング加工を実施することで、溝ＴＲ３を形成する。
【０１７９】
ここでは、上記の工程で複数の第１半導体チップ１００の間に形成した溝ＴＲ１と、複数の第２半導体チップ２００の間に形成した溝ＴＲ２とを貫通させるように、ダイシング加工を実施する。
【０１８０】
そして、ガラス基板３００の一部を除去するように、ガラス基板３００についてダイシング加工を実施する。つまり、ガラス基板３００の一部が残るようにハーフカットする。
【０１８１】
具体的には、図１７に示すように、第１半導体チップ１００と第２半導体チップ２００との各配線層１１１，２１１が、側壁面にて配線１１１ｈ，２１１ｈの側面が露出した状態になるように、ダイシングして、溝ＴＲ３を形成する。
【０１８２】
これにより、第１半導体チップ１００と第２半導体チップ２００とが貼り合わされた固体撮像装置１が、ガラス基板３００の一部によって結合された状態になる。
【０１８３】
なお、検査において用いたパッド電極ＰＡＤ１，ＰＡＤ２についても、この配線１１１ｈ，２１１ｈの側面を露出させるダイシング加工の際に、研削して除去する。
【０１８４】
このようにして、第１半導体チップ１００と第２半導体チップ２００とが積層した積層体の側端部において、第１半導体チップ１００の配線１１１ｈ、および、第２半導体チップ２００の配線２１１ｈの側面を露出させる「側面露出工程」を実施する。
【０１８５】
（ｋ）絶縁膜４００の形成
つぎに、図１８に示すように、絶縁膜４００を形成する。
【０１８６】
ここでは、第１半導体チップ１００を構成する半導体基板１０１の側端部分、および、第２半導体チップ２００を構成する半導体基板２０１の側端部分から上面を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０１８７】
この場合には、各配線層１１１，２１１の側壁面にて配線１１１ｈ，２１１ｈの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０１８８】
（ｌ）導電層４０１の形成
つぎに、図１９に示すように、導電層４０１を形成する。
【０１８９】
ここでは、第１半導体チップ１００を構成する配線層１１１の側端部分と、第２半導体チップ２００を構成する配線層２１１の側端部分との両者を被覆するように、導電層４０１を形成する。
【０１９０】
つまり、配線層１１１，２１１の側端部分において露出した配線１１１ｈ，２１１ｈを、導電層４０１が電気的に接続するように、導電層４０１を形成する。図示していないが、導電層４０１は、電源配線や信号配線などの配線１１１ｈ，２１１ｈに対応するように、ストライプ状に形成されており、第１半導体チップ１００と、第２半導体チップ２００とを電気的に接続している。
【０１９１】
そして、これと共に、第２半導体チップ２００を構成する配線層２１１の側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層２１１の上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０１９２】
（ｍ）バンプ４０２の形成
つぎに、図２０に示すように、バンプ４０２を形成する。
【０１９３】
ここでは、半導体基板２０１にて配線層２１１が設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層２１１の上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０１９４】
（ｎ）固体撮像装置１への分離
つぎに、図４に示すように、固体撮像装置１に分離する。
【０１９５】
ここでは、第１半導体チップ１００と第２半導体チップ２００とが積層した固体撮像装置１が複数設けられているウエハ状態のものを、一の固体撮像装置１ごとに分割する。
【０１９６】
具体的には、ガラス基板３００を溝ＴＲ３において複数の切断することで、固体撮像装置１に分割する。つまり、複数の固体撮像装置１を連結しているガラス基板３００を、一の固体撮像装置１のそれぞれに分割するように切断する。
【０１９７】
（Ｃ）まとめ
以上のように、本実施形態において、半導体装置である固体撮像装置１は、第１半導体チップ１００と、その第１半導体チップ１００に積層された第２半導体チップ２００とを有する。第１半導体チップ１００は、側端部において側面が露出した配線（第１配線）１１１ｈを含む。また、第２半導体チップ２００は、側端部において側面が露出した配線（第２配線）２１１ｈを含む。そして、各配線１１１ｈ，２１１ｈは、第１半導体チップ１００および第２半導体チップ２００の側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈ，２１１ｈの間が電気的に接続されている（図４参照）。
【０１９８】
このように、本実施形態では、複数の半導体チップ１００，２００が側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０１９９】
また、本実施形態においては、第１半導体チップ１００に第２半導体チップ２００を積層して支持させた後に、半導体基板１０１の薄膜化を実施する。このため、本実施形態では、均一に薄膜化を実施可能である。よって、製造効率の向上、コストダウン、信頼性の向上を容易に実現できる。
【０２００】
また、本実施形態においては、第１半導体チップ１００のパッド電極ＰＡＤ１の表面を露出させた後に、そのパッド電極ＰＡＤ１の表面を用いて第１半導体チップ１００について検査する。そして、そのパッド電極ＰＡＤ１の表面の上方にガラス基板３００を設置する。その後、第２半導体チップ２００のパッド電極ＰＡＤ２の表面を露出させた後に、そのパッド電極ＰＡＤ２の表面を用いて第２半導体チップ２００について検査する。このため、第１半導体チップ１００および第２半導体チップ２００の両者について、検査を実施することができる。よって、製造効率の向上、コストダウン、信頼性の向上を容易に実現できる。
【０２０１】
なお、上記においては、第１半導体チップ１００と第２半導体チップ２００とのそれぞれを、個別に検査する場合について示したが、これに限定されない。各チップの検査を省略して、最終的な積層チップ状態で装置の検査を実施しても良い。
【０２０２】
＜２．実施形態２＞
（Ａ）装置構成
図２１は、本発明にかかる実施形態２において、半導体装置の要部を示す図である。図２１は、図４と同様に、半導体装置の端部における断面を示している。
【０２０３】
図２１に示すように、半導体装置１ｂは、第１半導体チップ１００ｂと、第２半導体チップ２００ｂと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【０２０４】
図２１に示すように、半導体装置１ｂは、「３次元積層チップ構造」であって、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされている。本実施形態では、実施形態１と同様に、側端部において第１半導体チップ１００ｂと第２半導体チップ２００ｂの各配線１１１ｈｂ，２１１ｈｂの間が導電層４０１で電気的に接続されている。しかし、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの各構成が、実施形態１と異なる。このように、本実施形態は、実施形態１と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０２０５】
（Ａ−１）第１半導体チップ１００ｂについて
第１半導体チップ１００ｂは、図２１に示すように、半導体基板１０１ｂと、配線層１１１ｂとを含み、半導体基板１０１ｂの表面に、配線層１１１ｂが設けられている。
【０２０６】
第１半導体チップ１００ｂは、第２半導体チップ２００ｂに対面しており、その対面した面で第２半導体チップ２００ｂと貼り合わされている。ここでは、第１半導体チップ１００ｂの配線層１１１ｂが、第２半導体チップ２００ｂの配線層２１１ｂに対面するように配置されており、各配線層１１１ｂ，２１１ｂが対面する面で貼り合わされている。
【０２０７】
そして、第１半導体チップ１００ｂは、図２１に示すように、半導体基板１０１ｂの側端部分から上面に渡って、絶縁膜４００で被覆されている。また、第１半導体チップ１００ｂは、配線層１１１ｂの側端部分が導電層４０１で被覆されている。
【０２０８】
そして、第１半導体チップ１００ｂにおいては、図２１に示すように、半導体基板１０１ｂにおいて配線層１１１ｂが設けられた面の側に、半導体素子２２ｂが設けられている。
【０２０９】
半導体素子２２ｂは、ＭＩＭキャパシタを含み、ＤＲＡＭチップ（メモリチップ）を構成するように形成されている。たとえば、キャパシタ絶縁膜として、Ｔａ２Ｏ５や、ＺｒＯ２を用いて形成されたＭＩＭキャパシタを含む。この他に、フラッシュメモリを構成するように、半導体素子２２ｂを形成しても良い。
【０２１０】
配線層１１１ｂは、図２１に示すように、実施形態１と同様に、複数の配線１１１ｈｂと絶縁層１１１ｚｂとを含み、複数の配線１１１ｈｂが絶縁層１１１ｚｂで覆われるように設けられている。
【０２１１】
この配線層１１１ｂにおいては、各配線１１１ｈｂが、適宜、半導体素子２２ｂに電気的に接続するように形成されている。
【０２１２】
この他に、図２１に示すように、配線層１１１ｂの側端部においては、配線層１１１ｂの内側から側端部へ延在するように配線１１１ｈｂが形成されている。これらの配線１１１ｈｂは、配線層１１１ｂの側壁面において、配線１１１ｈｂの側面が露出するように設けられている。
【０２１３】
ここでは、複数の配線１１１ｈｂが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線１１１ｈｂのそれぞれの側面が露出するように設けられている。
【０２１４】
（Ａ−２）第２半導体チップ２００ｂについて
第２半導体チップ２００ｂは、図２１に示すように、半導体基板２０１ｂと、配線層２１１ｂとを含み、半導体基板２０１ｂの表面に、配線層２１１ｂが設けられている。
【０２１５】
第２半導体チップ２００ｂは、第１半導体チップ１００ｂに対面しており、その対面した面で第１半導体チップ１００ｂと貼り合わされている。ここでは、第２半導体チップ２００ｂにおいては、第１半導体チップ１００ｂの配線層１１１ｂに、配線層２１１が対面するように配置されている。そして、各配線層１１１ｂ，２１１ｂが対面する面で貼り合わされている。
【０２１６】
そして、第２半導体チップ２００ｂは、図２１に示すように、半導体基板２０１ｂの側端部分に絶縁膜４００で被覆されている。これと共に、第２半導体チップ２００ｂは、配線層２１１ｂの側端部分において、導電層４０１が被覆されている。
【０２１７】
第２半導体チップ２００ｂにおいては、図２１に示すように、半導体基板２０１ｂに、半導体素子２２０ｂが設けられている。半導体素子２２０ｂは、たとえば、ＭＯＳトランジスタであって、ゲートが、たとえば、ポリシリコンを用いて形成されている。半導体素子２２０ｂは、第２半導体チップ２００ｂにおいて演算処理回路を構成するように形成されている。
【０２１８】
そして、半導体素子２２０ｂは、図２１に示すように、配線層２１１ｂで被覆されている。
【０２１９】
配線層２１１ｂは、図２１に示すように、配線２１１ｈｂと絶縁層２１１ｚｂとを含み、絶縁層２１１ｚｂ内において、半導体素子２２０ｂなどで構成された回路に、配線２１１ｈｂが電気的に接続するように形成されている。
【０２２０】
また、各配線２１１ｈｂは、図２１に示すように、配線層２１１ｂの側壁面において、配線２１１ｈｂの側面が露出するように設けられている。具体的には、配線層２１１ｂの側部では、複数の配線２１１ｈｂが深さ方向ｚにおいて間を隔てて積み重なるように設けられており、この複数の配線２１１ｈｂのそれぞれの側面が露出するように設けられている。
【０２２１】
（Ａ−３）その他について
絶縁膜４００は、図２１に示すように、第１半導体チップ１００ｂを構成する半導体基板１０１ｂの側端部分から上面を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分を被覆するように、設けられている。
【０２２２】
導電層４０１は、図２１に示すように、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分を被覆するように形成されている。
【０２２３】
具体的には、導電層４０１は、配線１１１ｈｂ，２１１ｈｂの露出した両側面の間で一体になるように形成されており、側壁面にて両配線１１１ｈｂ，２１１ｈｂを電気的に接続させている。
【０２２４】
また、導電層４０１は、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分から上面に渡って、絶縁膜４００を介して、延在するように形成されている。そして、第１半導体チップ１００ｂを構成する半導体基板１０１ｂにおいて、配線層１１１ｂが設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０２２５】
（Ｂ）製造方法
以下より、上記の半導体装置１ｂを製造する製造方法の要部について説明する。
【０２２６】
図２２〜図２９は、本発明にかかる実施形態２において、半導体装置の製造方法を示す図である。
【０２２７】
ここで、図２２，図２３は、半導体装置１ｂを製造する各工程を順次示している。
【０２２８】
図２４〜図２６は、図２２，図２３で示す各工程で形成される半導体装置の要部を示す図であって、図２１と同様に、半導体装置１ｂの端部における断面を示している。
【０２２９】
具体的には、図２４は、図２３（ｅ）に示す図の一部を拡大している。図２５は、図２３（ｆ）に示す図の一部を拡大している。図２６は、図２３（ｇ）に示す図の一部を拡大している。
【０２３０】
そして、図２７〜図２９は、図２２，図２３に続いて、半導体装置を製造する各工程を順次示している。図２７〜図２９は、図２１と同様に、半導体装置１ｂの端部における断面を示している。
【０２３１】
本実施形態においては、図２２〜図２９に示すように、（ａ）〜（ｊ）の各工程を経て、複数の半導体装置１ｂが設けられたウエハを分割して、図２１に示す半導体装置１ｂを製造する。
【０２３２】
各工程の詳細について説明する。
【０２３３】
（ａ）第１半導体チップ１００ｂの配線層１１１ｂの形成
まず、図２２（ａ）に示すように、第１半導体チップ１００ｂの配線層１１１ｂを形成する。
【０２３４】
図２２（ａ）では図示を省略しているが、たとえば、厚みが数１００μｍである半導体基板１０１ｂに、半導体素子２２ｂを形成する（図２１などを参照）。そして、半導体基板１０１ｂの一方の面を被覆するように、配線層１１１ｂを形成する。
【０２３５】
（ｂ）第２半導体チップ２００ｂの配線層２１１ｂの形成
つぎに、図２２（ｂ）に示すように、第２半導体チップ２００ｂの配線層２１１ｂを形成する。
【０２３６】
図２２（ｂ）では図示を省略しているが、半導体基板２０１ｂに半導体素子２２０ｂを形成する（図２１などを参照）。そして、半導体基板２０１ｂの一方の面を被覆するように、配線層２１１ｃを形成する。
【０２３７】
（ｃ）半導体基板１０１ｂ，２０１ｂの貼り合わせ
つぎに、図２２（ｃ）に示すように、２つの半導体基板１０１ｂ，２０１ｂを対面させて貼り合わせる。
【０２３８】
ここでは、半導体基板１０１ｂ，２０１ｂの配線層１１１ｂ，２１１ｂを互いに対面させて、その対面した面において貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０２３９】
（ｄ）半導体基板１０１ｂの薄膜化
つぎに、図２２（ｄ）に示すように、半導体基板１０１ｂを薄膜化する。
【０２４０】
ここでは、半導体基板１０１ｂにおいて配線層１１１ｂが設けられた面とは反対側の面を研磨することによって、半導体基板１０１ｂについて薄膜化処理を実施する。
【０２４１】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１ｂが薄膜化される。
【０２４２】
（ｅ）溝ＴＲ１ｂの形成
つぎに、図２３（ｅ）に示すように、半導体基板１０１ｂおよび配線層１１１ｂについてエッチング処理を実施することで、溝ＴＲ１ｂを形成する。
【０２４３】
ここでは、半導体基板１０１ｂが貫通するように、半導体基板１０１ｂについてエッチング処理を実施する。
【０２４４】
そして、配線層１１１ｂが貫通せずに凹状になるように、配線層１１１ｂについてエッチング処理を実施する。
【０２４５】
具体的には、図２４に示すように、複数の第１半導体チップ１００ｂの間のスクライブ領域において、配線１１１ｈｂに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１ｂを設ける。
【０２４６】
（ｆ）第１半導体チップ１００ｂの検査
つぎに、図２３（ｆ）に示すように、第１半導体チップ１００ｂについて検査を実施する。
【０２４７】
ここでは、上記工程で形成した溝ＴＲ１ｂに、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００ｂを検査する。つまり、第１半導体チップ１００ｂが複数設けられたウエハの状態で、第１半導体チップ１００ｂのそれぞれがメモリとしての所定の特性を発揮可能かどうかを検査する。
【０２４８】
具体的には、図２５に示すように、スクライブ領域において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００ｂの電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００ｂの検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０２４９】
（ｇ）溝ＴＲ２ｂの形成
つぎに、図２３（ｇ）に示すように、半導体基板２０１ｂおよび配線層２１１ｂについて、ダイシング加工を実施することで、溝ＴＲ２ｂを形成する。
【０２５０】
ここでは、上記の工程で複数の第１半導体チップ１００ｂの間に形成した溝ＴＲ１ｂの部分を更にダイシングし、半導体基板２０１ｂの一部を残す。
【０２５１】
具体的には、図２６に示すように、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの各配線層１１１ｂ，２１１ｂについて、側壁面にて配線１１１ｈｂ，２１１ｈｂの側面が露出した状態になるように、ダイシングして、溝ＴＲ２ｂ形成する。
【０２５２】
これにより、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされた半導体装置１ｂが、半導体基板２０１ｂの一部によって結合された状態になる。
【０２５３】
なお、検査において用いたパッド電極ＰＡＤ１についても、このダイシング加工によって研削して除去する。
【０２５４】
（ｈ）絶縁膜４００の形成
つぎに、図２７に示すように、絶縁膜４００を形成する。
【０２５５】
ここでは、第１半導体チップ１００ｂを構成する半導体基板１０１ｂの側端部分から上面、および、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０２５６】
この場合には、各配線層１１１ｂ，２１１ｂの側壁面にて配線１１１ｈｂ，２１１ｈｂの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０２５７】
（ｉ）導電層４０１の形成
つぎに、図２８に示すように、導電層４０１を形成する。
【０２５８】
ここでは、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分と、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分との両者を被覆するように、導電層４０１を形成する。
【０２５９】
つまり、配線層１１１ｂ，２１１ｂの側端部分において露出した配線１１１ｈｂ，２１１ｈｂを、導電層４０１が電気的に接続するように、導電層４０１を形成する。
【０２６０】
そして、これと共に、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層１１１ｂの上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０２６１】
（ｊ）バンプ４０２の形成
つぎに、図２９に示すように、バンプ４０２を形成する。
【０２６２】
ここでは、半導体基板１０１ｂにて配線層１１１ｂが設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層１１１ｂの上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０２６３】
（ｋ）半導体装置１ｂへの分離
つぎに、図２１に示したように、半導体装置１ｂに分離する。
【０２６４】
ここでは、複数の半導体装置１ｂを連結している半導体基板２０１ｂを、一の半導体装置１ｂのそれぞれに分割するように切断する。
【０２６５】
（Ｃ）まとめ
以上のように、本実施形態においては、半導体装置１ｂは、第１半導体チップ１００ｂと、その第１半導体チップ１００ｂに積層された第２半導体チップ２００ｂとを有する。第１半導体チップ１００ｂは、側端部において側面が露出した配線１１１ｈｂ（第１配線）を含む。また、第２半導体チップ２００ｂは、側端部において側面が露出した配線２１１ｈｂ（第２配線）を含む。そして、各配線１１１ｈｂ，２１１ｈｂは、第１半導体チップ１００ｂおよび第２半導体チップ２００ｂの側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈｂ，２１１ｈｂの間が電気的に接続されている（図２１参照）。
【０２６６】
このように、本実施形態では、実施形態１と同様に、複数の半導体チップ１００ｂ，２００ｂが側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０２６７】
また、本実施形態では、メモリチップである第１半導体チップ１００ｂについて薄膜化している。このため、記憶データの損傷であるソフトエラーの発生を抑制することができる。
【０２６８】
図３０は、本発明にかかる実施形態２において、半導体装置１ｂに、アルファ線、または、宇宙線の粒子が入射した様子を示す図である。
【０２６９】
図３０に示すように、アルファ線、または、宇宙線の粒子が入射した場合には、電子−正孔対が発生して、メモリチップである第１半導体チップ１００ｂにおいて記憶データを損傷し、ソフトエラーが発生する場合がある。
【０２７０】
しかし、第１半導体チップ１００ｂを薄膜化することで、電子−正孔対の発生を抑制可能である。よって、記憶データの損傷であるソフトエラーの発生を抑制することができるので、装置の信頼性を向上させることができる。
【０２７１】
たとえば、メモリチップの膜厚を５〜１５μｍにすることで、通常のメモリチップよりも、１／１０〜１／８０の膜厚になるので、ソフトエラーの発生確率を、１／１０以下に低減させることができる。
【０２７２】
＜３．実施形態３＞
（Ａ）装置構成
図３１は、本発明にかかる実施形態３において、半導体装置の要部を示す図である。図３１は、図２１と同様に、半導体装置の端部における断面を示している。
【０２７３】
図３１に示すように、半導体装置１ｃは、第１半導体チップ１００ｃと、第２半導体チップ２００ｃと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。
【０２７４】
図３１に示すように、半導体装置１ｃは、「３次元積層チップ構造」であって、第１半導体チップ１００ｃと第２半導体チップ２００ｃとが貼り合わされている。本実施形態では、実施形態２と同様に、側端部において第１半導体チップ１００ｃと第２半導体チップ２００ｃの各配線１１１ｈｃ，２１１ｈｃの間が導電層４０１で電気的に接続されている。しかし、第１半導体チップ１００ｃと第２半導体チップ２００ｃとの各構成が、実施形態２と異なる。このように、本実施形態は、実施形態２と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０２７５】
（Ａ−１）第１半導体チップ１００ｃについて
第１半導体チップ１００ｃは、図３１に示すように、半導体基板１０１ｃと、配線層１１１ｃとを含み、半導体基板１０１ｃの表面に、配線層１１１ｃが設けられている。
【０２７６】
第１半導体チップ１００ｃにおいては、実施形態２と同様に、半導体基板１０１ｃにおいて配線層１１１ｃが設けられた面の側に、半導体素子２２ｃが設けられている。
【０２７７】
ここでは、半導体素子２２ｃは、実施形態２と異なり、たとえば、ＭＯＳトランジスタを含むように形成されている。本実施形態においては、実施形態２と異なり、半導体素子２２ｃは、第１半導体チップ１００ｃが高速デバイスとして機能するように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を薄膜化することで形成されている。たとえば、半導体層の膜厚を０．０５μｍ以下にすることで、完全空乏型（ＦＤ）のＳＯＩデバイスを形成できる。また、半導体層の膜厚を０．１μｍ以下にすることで、部分空乏型（ＰＤ）のＳＯＩデバイスを形成できる。
【０２７８】
その他の部分については、第１半導体チップ１００ｃは、実施形態２と同様に形成されている。
【０２７９】
つまり、図３１に示すように、配線層１１１ｃの側端部においては、配線層１１１ｃの内側から側端部へ延在するように配線１１１ｈｃが形成されている。そして、これらの配線１１１ｈｃは、配線層１１１ｃの側壁面において、配線１１１ｈｃの側面が露出するように設けられている。
【０２８０】
（Ａ−２）第２半導体チップ２００ｃについて
第２半導体チップ２００ｃは、図３１に示すように、半導体基板２０１ｃと、配線層２１１ｃとを含み、半導体基板２０１ｃの表面に、配線層２１１ｃが設けられている。
【０２８１】
第２半導体チップ２００ｃにおいては、実施形態２と同様に、半導体基板２０１ｃにおいて配線層２１１ｃが設けられた面の側に、半導体素子２２０ｃが設けられている。
【０２８２】
半導体素子２２０ｃは、実施形態２と同様に、半導体素子２２０ｂは、第２半導体チップ２００ｃにおいて演算処理回路を構成するように形成されている。
【０２８３】
その他の部分についても、第２半導体チップ２００ｃは、実施形態２と同様に形成されている。
【０２８４】
つまり、図３１に示すように、配線層２１１ｃの側端部においては、配線層２１１ｃの内側から側端部へ延在するように配線２１１ｈｃが形成されている。そして、これらの配線２１１ｈｃは、配線層２１１ｃの側壁面において、配線２１１ｈｃの側面が露出するように設けられている。
【０２８５】
（Ａ−３）その他について
第１半導体チップ１００ｃおよび第２半導体チップ２００ｃ以外の部材である絶縁膜４００，導電層４０１，バンプ４０２については、実施形態２と同様に設けられている。
【０２８６】
（Ｂ）製造方法
以下より、上記の半導体装置１ｃを製造する製造方法の要部について説明する。
【０２８７】
図３２〜図４１は、本発明にかかる実施形態３において、半導体装置の製造方法を示す図である。
【０２８８】
ここで、図３２，図３３は、半導体装置１ｃを製造する各工程を順次示している。
【０２８９】
図３４〜図３８は、図３２，図３３で示す各工程で形成される半導体装置の要部を示す図であって、図３１と同様に、半導体装置１ｃの端部における断面を示している。
【０２９０】
具体的には、図３４は、図３２（ａ）に示す図の一部を拡大している。図３５は、図３２（ｄ）に示す図の一部を拡大している。図３６は、図３３（ｅ）に示す図の一部を拡大している。図３７は、図３３（ｆ）に示す図の一部を拡大している。図３８は、図３３（ｇ）に示す図の一部を拡大している。
【０２９１】
そして、図３９〜図４１は、図３２，図３３に続いて、半導体装置を製造する各工程を順次示している。図３９〜図４１は、図３１と同様に、半導体装置１ｃの端部における断面を示している。
【０２９２】
本実施形態においては、図３２〜図４１に示すように、（ａ）〜（ｊ）の各工程を経て、複数の半導体装置１ｃが設けられたウエハを分割して、図３１に示す半導体装置１ｃを製造する。
【０２９３】
各工程の詳細について説明する。
【０２９４】
（ａ）第１半導体チップ１００ｃの配線層１１１ｃの形成
まず、図３２（ａ）に示すように、第１半導体チップ１００ｃの配線層１１１ｃを形成する。
【０２９５】
図３２（ａ）では図示を省略しているが、たとえば、半導体基板１０１ｃとしてＳＯＩ基板を準備する。そして、そのＳＯＩ基板である半導体基板１０１ｃに半導体素子２２ｃを形成する（図３１などを参照）。
【０２９６】
たとえば、図３４に示すように、ＭＯＳトランジスタを半導体素子２２ｃとして形成する。
【０２９７】
具体的には、半導体基板１０１ｃ（ＳＯＩ基板のシリコン層の部分）の上層部分に、素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、半導体基板１０１ｃの上層部分にトレンチを形成後、そのトレンチ内部に絶縁材料を埋め込むことで形成される。たとえば、ＳｉＯ２とＳｉ３Ｎ４を埋め込むことで形成する。つまり、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造で素子分離部ＳＴＩを形成する。
【０２９８】
そして、その素子分離部ＳＴＩで区画された領域内に、半導体素子２２ｃを設ける。ここでは、半導体基板１０１ｃの上面にゲート絶縁膜２２１ｚを形成後、そのゲート絶縁膜２２１ｚ上に、ゲート電極２２１ｇを設ける。そして、ゲート電極２２１ｇを自己整合マスクとして用いて、半導体基板１０１ｃに不純物をイオン注入することで、ソース・ドレイン領域２２２ａ，２２２ｂを形成する。
【０２９９】
この後、実施形態２と同様にして、半導体基板１０１ｃの一方の面を被覆するように、配線層１１１ｃを形成する。
【０３００】
（ｂ）第２半導体チップ２００ｃの配線層２１１ｃの形成
つぎに、図３２（ｂ）に示すように、第２半導体チップ２００ｃの配線層２１１ｃを形成する。
【０３０１】
図３２（ｂ）では図示を省略しているが、半導体基板２０１ｃに半導体素子２２０ｃを形成する（図３１などを参照）。そして、半導体基板２０１ｃの一方の面を被覆するように、配線層２１１ｃを形成する。
【０３０２】
（ｃ）半導体基板１０１ｃ，２０１ｃの貼り合わせ
つぎに、図３２（ｃ）に示すように、２つの半導体基板１０１ｃ，２０１ｃを対面させて貼り合わせる。
【０３０３】
ここでは、半導体基板１０１ｃ，２０１ｃの配線層１１１ｃ，２１１ｃを互いに対面させて、その対面した面において貼り合わせる。たとえば、接着剤を用いて、両者を貼り合わせる。
【０３０４】
（ｄ）半導体基板１０１ｃの薄膜化
つぎに、図３２（ｄ）に示すように、半導体基板１０１ｃを薄膜化する。
【０３０５】
ここでは、半導体基板１０１ｃにおいて配線層１１１ｃが設けられた面とは反対側の面を研磨することによって、半導体基板１０１ｃについて薄膜化処理を実施する。
【０３０６】
これにより、たとえば、厚みが２〜１０μｍになるように、半導体基板１０１ｃが薄膜化される。
【０３０７】
具体的には、図３５に示すように、素子分離部ＳＴＩを研磨ストッパーとして用いることで、薄膜化処理を終了させる。
【０３０８】
（ｅ）溝ＴＲ１ｃの形成
つぎに、図３３（ｅ）に示すように、半導体基板１０１ｃおよび配線層１１１ｃについてエッチング処理を実施することで、溝ＴＲ１ｃを形成する。
【０３０９】
ここでは、半導体基板１０１ｃが貫通するように、半導体基板１０１ｃについてエッチング処理を実施する。
【０３１０】
そして、配線層１１１ｃが貫通せずに凹状になるように、配線層１１１ｃについてエッチング処理を実施する。
【０３１１】
具体的には、図３６に示すように、複数の第１半導体チップ１００ｃの間のスクライブ領域において、配線１１１ｈｃに接続するパッド電極ＰＡＤ１の表面が露出するように、エッチング処理を実施して、溝ＴＲ１ｃを設ける。
【０３１２】
（ｆ）第１半導体チップ１００ｂの検査
つぎに、図３３（ｆ）に示すように、第１半導体チップ１００ｃについて検査を実施する。
【０３１３】
ここでは、上記工程で形成した溝ＴＲ１ｃに、電気測定用の一対のプローバーＰＲを挿入することで、第１半導体チップ１００ｃを検査する。つまり、第１半導体チップ１００ｃが複数設けられたウエハの状態で、第１半導体チップ１００ｃのそれぞれが高速デバイスとしての所定の特性を発揮可能かどうかを検査する。
【０３１４】
具体的には、図３７に示すように、スクライブ領域において露出しているパッド電極ＰＡＤ１の表面に、プローバーＰＲを接触させることで、第１半導体チップ１００ｃの電気的な特性を測定する。そして、この測定結果に基づいて、第１半導体チップ１００ｃの検査について、合否を判定する。合格である場合には、次工程へ進む。これに対して、不合格である場合には、たとえば、製造を停止する。
【０３１５】
（ｇ）溝ＴＲ２ｃの形成
つぎに、図３３（ｇ）に示すように、半導体基板２０１ｃおよび配線層２１１ｃについて、ダイシング加工を実施することで、溝ＴＲ２ｃを形成する。
【０３１６】
ここでは、上記の工程で複数の第１半導体チップ１００ｃの間に形成した溝ＴＲ１の部分を更にダイシングし、半導体基板２０１ｃの一部を残す。
【０３１７】
具体的には、図３８に示すように、第１半導体チップ１００ｃと第２半導体チップ２００ｃとの各配線層１１１ｃ，２１１ｃについて、側壁面にて配線１１１ｈｃ，２１１ｈｃの側面が露出した状態になるように、ダイシングして、溝ＴＲ２ｃ形成する。
【０３１８】
これにより、第１半導体チップ１００ｃと第２半導体チップ２００ｃとが貼り合わされた半導体装置１ｃが、半導体基板２０１ｃの一部によって結合された状態になる。
【０３１９】
なお、検査において用いたパッド電極ＰＡＤ１についても、このダイシング加工によって研削して除去する。
【０３２０】
（ｈ）絶縁膜４００の形成
つぎに、図３９に示すように、絶縁膜４００を形成する。
【０３２１】
ここでは、第１半導体チップ１００ｃを構成する半導体基板１０１ｃの側端部分から上面、および、第２半導体チップ２００ｃを構成する半導体基板２０１ｃの側端部分を、たとえば、エポキシ樹脂などの樹脂で被覆させることで、絶縁膜４００を形成する。
【０３２２】
この場合には、各配線層１１１ｃ，２１１ｃの側壁面にて配線１１１ｈｃ，２１１ｈｃの側面が露出した状態を保つように、絶縁膜４００を形成する。たとえば、プリント配線基板の印刷技術を用いて、絶縁膜４００を形成する。
【０３２３】
（ｉ）導電層４０１の形成
つぎに、図４０に示すように、導電層４０１を形成する。
【０３２４】
ここでは、第１半導体チップ１００ｃを構成する配線層１１１ｃの側端部分と、第２半導体チップ２００ｃを構成する配線層２１１ｃの側端部分との両者を被覆するように、導電層４０１を形成する。
【０３２５】
つまり、配線層１１１ｃ，２１１ｃの側端部分において露出した配線１１１ｈｃ，２１１ｈｃを、導電層４０１が電気的に接続するように、導電層４０１を形成する。
【０３２６】
そして、これと共に、第１半導体チップ１００ｃを構成する配線層１１１ｃの側端部分から上面に渡って、絶縁膜４００を介して延在するように、導電層４０１を形成する。このように、配線層１１１ｃの上面において、接続用のパッドとして機能するように、導電層４０１を形成する。
【０３２７】
（ｊ）バンプ４０２の形成
つぎに、図４１に示すように、バンプ４０２を形成する。
【０３２８】
ここでは、半導体基板１０１ｃにて配線層１１１ｃが設けられた面とは反対側の面において、絶縁膜４００および導電層４０１を介在するように、バンプ４０２を形成する。つまり、配線層１１１ｃの上面において、導電層４０１が接続用のパッドとして機能する部分に、バンプ４０２を形成する。
【０３２９】
（ｋ）半導体装置１ｂへの分離
つぎに、図３１に示したように、半導体装置１ｃに分離する。
【０３３０】
ここでは、複数の半導体装置１ｃを連結している半導体基板２０１ｃを、一の半導体装置１ｃのそれぞれに分割するように切断する。
【０３３１】
（Ｃ）まとめ
以上のように、本実施形態において、半導体装置１ｃは、第１半導体チップ１００ｃと、その第１半導体チップ１００ｃに積層された第２半導体チップ２００ｃとを有する。第１半導体チップ１００ｃは、側端部において側面が露出した配線１１１ｈｃ（第１配線）を含む。また、第２半導体チップ２００ｃは、側端部において側面が露出した配線２１１ｈｃ（第２配線）を含む。そして、各配線１１１ｈｃ，２１１ｈｃは、第１半導体チップ１００ｃおよび第２半導体チップ２００ｃの側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって両配線１１１ｈｃ，２１１ｈｃの間が電気的に接続されている（図３１参照）。
【０３３２】
このように、本実施形態では、実施形態１と同様に、複数の半導体チップ１００ｃ，２００ｃが側壁部分で電気的に接続されており、両者の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０３３３】
＜４．実施形態４＞
（Ａ）装置構成
図４２は、本発明にかかる実施形態４において、半導体装置の要部を示す図である。図４２は、図２１と同様に、固体撮像装置の端部における断面を示している。
【０３３４】
図４２に示すように、半導体装置１ｄは、実施形態２と同様に、第１半導体チップ１００ｂと、第２半導体チップ２００ｂと、絶縁膜４００と、導電層４０１と、バンプ４０２とを含む。この他に、半導体装置１ｄは、実施形態１と異なり、第３半導体チップ１００ｄと、ガラス基板３００ｄとを更に有する。そして、絶縁膜４００と導電層４０１とバンプ４０２とのそれぞれが設けられた位置が、実施形態２と異なる。このように、本実施形態は、実施形態２と同様な点および相違する点を含む。このため、重複する部分については、適宜、記載を省略する。
【０３３５】
図４２に示すように、半導体装置１ｄは、「３次元積層チップ構造」であって、実施形態２と同様に、第１半導体チップ１００ｂと第２半導体チップ２００ｂとが貼り合わされている。
【０３３６】
この他に、第１半導体チップ１００ｂにおいて、第２半導体チップ２００ｂが貼り合わされた面とは反対側の面に、第３半導体チップ１００ｄが貼り合わされている。
【０３３７】
第３半導体チップ１００ｄは、実施形態１で示した第１半導体チップ１００と同様に構成されている。すなわち、第３半導体チップ１００ｄは、「裏面照射型」のイメージセンサチップであって、半導体基板１０１と、配線層１１１とを含み、半導体基板１０１の表面に、配線層１１１が設けられている。
【０３３８】
そして、図４２に示すように、第３半導体チップ１００ｄにおいて第１半導体チップ１００ｂに対面した面とは反対側の面にガラス基板３００が貼り合わされている。
機能する。
【０３３９】
絶縁膜４００は、図４２に示すように、第１半導体チップ１００ｂを構成する半導体基板２０１の側端部分を被覆するように設けられている。また、絶縁膜４００は、第２半導体チップ２００ｂを構成する半導体基板２０１ｂの側端部分から下面を被覆するように、設けられている。これと共に、絶縁膜４００は、第３半導体チップ１００ｄを構成する半導体基板１０１の側端部分を被覆するように設けられている。
【０３４０】
導電層４０１は、図４２に示すように、実施形態２と同様に、第１半導体チップ１００ｂを構成する配線層１１１ｂの側端部分を被覆するように形成されている。また、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分を被覆するように形成されている。さらに、本実施形態では、導電層４０１は、第３半導体チップ１００ｄを構成する配線層１１１の側端部分を被覆するように形成されている。
【０３４１】
具体的には、図４２に示すように、第１半導体チップ１００ｂと第２半導体チップ２００ｂと第３半導体チップ１００ｄの各配線層１１１ｂ，２１１ｂ，１１１では、側壁面にて配線１１１ｈｂ，２１１ｈｂ，１１１ｈの側面が露出している。導電層４０１は、この配線１１１ｈ，２１１ｈ，１１１の露出した側面を一体で被覆しており、各配線１１１ｈ，２１１ｈ，１１１の間を電気的に接続させている。
【０３４２】
また、図４２に示すように、導電層４０１は、第２半導体チップ２００ｂを構成する配線層２１１ｂの側端部分から下面に渡って、絶縁膜４００を介して延在するように形成されている。そして、第２半導体チップ２００ｂを構成する半導体基板２０１ｂにおいて、配線層２１１ｂが設けられた面とは反対側の面では、絶縁膜４００および導電層４０１を介して、バンプ４０２が設けられている。
【０３４３】
なお、本実施形態では、第１半導体チップ１００ｂは、第３半導体チップ１００ｄから出力されるデータ信号を記憶するメモリチップとして機能する。また、第２半導体チップ２００ｂは、実施形態１の第２半導体チップ２００と同様に、第３半導体チップ１００ｄから出力されるデータ信号を処理する信号処理ロジックチップ等として機能する。
【０３４４】
（Ｂ）まとめ
以上のように、本実施形態において、半導体装置１ｄは、第１半導体チップ１００ｂと第２半導体チップ２００ｂとの他に、第１半導体チップ１００ｂに積層された第３半導体チップ１００ｄを有する。第３半導体チップ１００ｄは、側端部において側面が露出した配線１１１ｈｄを含む。そして、各半導体チップ１００ｂ，２００ｂ，１００ｄの各配線１１１ｈｂ，２１１ｈｂ，１１１ｈｄは、側端部にて露出した側面が、導電層４０１で被覆されている。つまり、導電層４０１によって電気的に接続されている（図４２参照）。
【０３４５】
このように、本実施形態では、実施形態２と同様に、複数の半導体チップ１００ｂ，２００ｂ，１００ｄが側壁部分で電気的に接続されており、各チップ間の電気的な接続のために、半導体基板の面にパッド電極を設ける必要がない。よって、本実施形態は、装置の占有面積を縮小することができ、小型化を容易に実現することができる。
【０３４６】
＜５．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０３４７】
上記の実施形態においては、半導体装置が固体撮像装置である場合、その固体撮像装置をカメラに適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に適用しても良い。
【０３４８】
また、上記の実施形態においては、２つまたは３つの半導体チップを積層する場合について説明したが、これに限定されない。４つ以上の半導体チップを積層する場合において、本発明を適用しても良い。
【０３４９】
その他、上記の各実施形態を、適宜、組み合わせても良い。
【０３５０】
なお、上記の実施形態において、固体撮像装置１、半導体装置１ｂ，１ｃ，１ｄは、本発明の半導体装置に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換部に相当する。また、上記の実施形態において、第１半導体チップ１００，１００ｂ，１００ｃ、および、第３半導体チップ１００ｄは、本発明の第１半導体チップに相当する。また、上記の実施形態において、第２半導体チップ２００，２００ｂ，２００ｃは、本発明の第２半導体チップに相当する。また、上記の実施形態において、配線層１１１，１１１ｂ，１１１ｃ，１１１ｄは、本発明の第１配線層に相当する。また、上記の実施形態において、配線１１１ｈ，１１１ｈｂ，１１１ｈｃ，１１１ｈｄは、本発明の第１配線に相当する。また、上記の実施形態において、配線層２１１，２１１ｂ，２１１ｃは、本発明の第２配線層に相当する。また、上記の実施形態において、配線２１１ｈ，２１１ｈｂ，２１１ｈｃは、本発明の第２配線に相当する。また、上記の実施形態において、導電層４０１は、本発明の導電層に相当する。また、上記の実施形態において、半導体基板１０１，１０１ｂ，１０１ｃは、本発明の第１半導体基板に相当する。また、上記の実施形態において、半導体基板２０１，２０１ｂ，２０１ｃは、本発明の第２半導体基板に相当する。また、上記の実施形態において、パッド電極ＰＡＤ１は、本発明の第１パッド電極に相当する。また、上記の実施形態において、パッド電極ＰＡＤ２は、本発明の第２パッド電極に相当する。また、上記の実施形態１において、図９の（ａ）などで示した工程は、本発明の第１配線層形成工程に相当する。また、上記の実施形態１において、図９の（ｂ）などで示した工程は、本発明の第２配線層形成工程に相当する。また、上記の実施形態１において、図９の（ｃ）などで示した工程は、本発明のチップ積層工程に相当する。また、上記の実施形態１において、図９の（ｄ）などで示した工程は、本発明の薄膜化工程に相当する。また、上記の実施形態１において、図１０の（ｅ）などで示した工程は、本発明の第１のパッド表面露出工程に相当する。また、上記の実施形態１において、図１０の（ｆ）などで示した工程は、本発明の第１のチップ検査工程に相当する。また、上記の実施形態１において、図１０の（ｇ）などで示した工程は、本発明の基板設置工程に相当する。また、上記の実施形態１において、図１０の（ｈ）などで示した工程は、本発明の第２のパッド表面露出工程に相当する。また、上記の実施形態１において、図１０の（ｉ）などで示した工程は、本発明の第２のチップ検査工程に相当する。また、上記の実施形態１において、図１０の（ｊ）などで示した工程は、本発明の側面露出工程に相当する。また、上記の実施形態１において、図１９などで示した工程は、本発明の導電層形成工程に相当する。
【符号の説明】
【０３５１】
１：固体撮像装置、１ｂ，１ｃ，１ｄ：半導体装置、３：垂直駆動回路、４：カラム回路、５：水平駆動回路、７：外部出力回路、７ａ：ＡＧＣ回路、７ｂ：ＡＤＣ回路、８：タイミングジェネレータ、２１：フォトダイオード、２２：転送トランジスタ、２２ｂ，２２ｃ：半導体素子、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：駆動回路部、４４：信号処理部、１００，１００ｂ，１００ｃ：第１半導体チップ、１００ｄ：第３半導体チップ、１０１，１０１ｂ，１０１ｃ，２０１，２０１ｂ，２０１ｃ：半導体基板、１１１，１１１ｂ，１１１ｃ，２１１，２１１ｂ，２１１ｃ：配線層、配線：１１１ｈ，１１１ｈｂ，１１１ｈｃ，１１１ｈｄ，２１１ｈ，２１１ｈｂ，２１１ｈｃ、絶縁層：１１１ｚ，１１１ｚｂ，１１１ｚｃ，２１１ｚ，２１１ｚｂ、２００Ｒ：ロジック回路領域、２００Ｓ：制御回路領域、２００，２００ｂ，２００ｃ：第２半導体チップ、２２０，２２０ｂ，２２０ｃ：半導体素子、３００，３００ｄ：ガラス基板、３０１：接着層、４００：絶縁膜、４０１：導電層、Ｐ：画素、ＰＡ：画素領域、ＰＡＤ１，ＰＡＤ２：パッド電極、ＰＢ：画素分離部、ＰＳ：撮像面
【特許請求の範囲】
【請求項１】
第１半導体チップと、
前記第１半導体チップに積層された第２半導体チップと
を具備しており、
前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、
前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、
前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した側面が導電層で被覆されており、前記導電層によって前記第１配線と前記第２配線との間が電気的に接続されている、
半導体装置。
【請求項２】
前記第１半導体チップは、前記第２半導体チップよりも薄く、
前記第２半導体チップは、前記第１半導体チップを支持する支持基板として設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップは、光電変換部を含む画素が形成されており、
前記光電変換部は、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面から入射する入射光を受光するように設けられている、
請求項２に記載の半導体装置。
【請求項４】
前記第１半導体チップは、半導体メモリ素子を含む、
請求項２に記載の半導体装置。
【請求項５】
前記第１半導体チップは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成された半導体素子を含む、
請求項２に記載の半導体装置。
【請求項６】
前記第２半導体チップは、信号処理回路を含む、
請求項３から５のいずれかに記載の半導体装置。
【請求項７】
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板に積層され、前記第１配線が絶縁層中に形成されている第１配線層と
を有し、
前記第２半導体チップは、
第２半導体基板と、
前記第２半導体基板に積層され、前記第２配線が絶縁層中に形成されている第２配線層と
を有し、
前記第１配線層と前記第２配線層とが対面しており、当該対面した面において、前記第１半導体チップと前記第２半導体チップとが貼り合わされている、
請求項１から５のいずれかに記載の半導体装置。
【請求項８】
第１半導体チップに第２半導体チップを積層するチップ積層工程と、
前記第１半導体チップと前記第２半導体チップとが積層した積層体の側端部において、前記第１半導体チップに形成された第１配線の側面を露出させると共に、前記第２半導体チップに形成された第２配線の側面を露出させる側面露出工程と、
前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した前記第１配線および前記第２配線の側面を被覆するように、導電層を設けることによって、前記第１配線と前記第２配線との間を電気的に接続させる導電層形成工程と
を有する、
半導体装置の製造方法。
【請求項９】
前記第１半導体チップを形成する工程は、
前記第１配線が絶縁層中に形成されている第１配線層を、第１半導体基板に積層する第１配線層形成工程
を含み、
前記第２半導体チップを形成する工程は、
前記第２配線が絶縁層中に形成されている第２配線層を、第２半導体基板に積層する第２配線層形成工程
を含み、
前記チップ積層工程においては、前記第１配線層と前記第２配線層とを対面させ、当該対面した面で、前記第１半導体チップと前記第２半導体チップとを貼り合わせる、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体チップを形成する工程は、
前記第１半導体基板を薄膜化する薄膜化工程
を含み、
前記薄膜化工程においては、前記チップ積層工程にて前記第１半導体チップに前記第２半導体チップを積層して支持させた後に、前記第１半導体基板を薄膜化する、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体チップの側端部において、前記第１配線に電気的に接続するように形成された第１パッド電極の表面を露出させる第１のパッド表面露出工程と、
前記第１パッド電極を用いて前記第１半導体チップについて検査する第１のチップ検査工程と
を有し、
前記第１のパッド表面露出工程と前記第１のチップ検査工程とを、前記側面露出工程の前に実施し、
前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第１パッド電極を除去する、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２半導体チップの側端部において、前記第２配線に電気的に接続するように形成された第２パッド電極の表面を露出させる第２のパッド表面露出工程と、
前記第２パッド電極を用いて前記第２半導体チップについて検査する第２のチップ検査工程と
を有し、
前記第２のパッド表面露出工程と前記第２のチップ検査工程とを、前記側面露出工程の前に実施し、
前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第２パッド電極を除去する、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面に対面するように基板を設置する基板設置工程
を有し、
前記第１のチップ検査工程と前記第２のパッド表面露出工程との間に、前記基板設置工程を実施する、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
第１半導体チップと、
前記第１半導体チップに積層された第２半導体チップと
を具備しており、
前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、
前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、
前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記該第２半導体チップの側端部にて露出した側面が導電層で被覆されており、当該導電層によって前記第１配線と前記第２配線との間が電気的に接続されている、
電子機器。
【請求項１】
第１半導体チップと、
前記第１半導体チップに積層された第２半導体チップと
を具備しており、
前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、
前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、
前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した側面が導電層で被覆されており、前記導電層によって前記第１配線と前記第２配線との間が電気的に接続されている、
半導体装置。
【請求項２】
前記第１半導体チップは、前記第２半導体チップよりも薄く、
前記第２半導体チップは、前記第１半導体チップを支持する支持基板として設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップは、光電変換部を含む画素が形成されており、
前記光電変換部は、前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面から入射する入射光を受光するように設けられている、
請求項２に記載の半導体装置。
【請求項４】
前記第１半導体チップは、半導体メモリ素子を含む、
請求項２に記載の半導体装置。
【請求項５】
前記第１半導体チップは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成された半導体素子を含む、
請求項２に記載の半導体装置。
【請求項６】
前記第２半導体チップは、信号処理回路を含む、
請求項３から５のいずれかに記載の半導体装置。
【請求項７】
前記第１半導体チップは、
第１半導体基板と、
前記第１半導体基板に積層され、前記第１配線が絶縁層中に形成されている第１配線層と
を有し、
前記第２半導体チップは、
第２半導体基板と、
前記第２半導体基板に積層され、前記第２配線が絶縁層中に形成されている第２配線層と
を有し、
前記第１配線層と前記第２配線層とが対面しており、当該対面した面において、前記第１半導体チップと前記第２半導体チップとが貼り合わされている、
請求項１から５のいずれかに記載の半導体装置。
【請求項８】
第１半導体チップに第２半導体チップを積層するチップ積層工程と、
前記第１半導体チップと前記第２半導体チップとが積層した積層体の側端部において、前記第１半導体チップに形成された第１配線の側面を露出させると共に、前記第２半導体チップに形成された第２配線の側面を露出させる側面露出工程と、
前記第１半導体チップおよび前記第２半導体チップの側端部にて露出した前記第１配線および前記第２配線の側面を被覆するように、導電層を設けることによって、前記第１配線と前記第２配線との間を電気的に接続させる導電層形成工程と
を有する、
半導体装置の製造方法。
【請求項９】
前記第１半導体チップを形成する工程は、
前記第１配線が絶縁層中に形成されている第１配線層を、第１半導体基板に積層する第１配線層形成工程
を含み、
前記第２半導体チップを形成する工程は、
前記第２配線が絶縁層中に形成されている第２配線層を、第２半導体基板に積層する第２配線層形成工程
を含み、
前記チップ積層工程においては、前記第１配線層と前記第２配線層とを対面させ、当該対面した面で、前記第１半導体チップと前記第２半導体チップとを貼り合わせる、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体チップを形成する工程は、
前記第１半導体基板を薄膜化する薄膜化工程
を含み、
前記薄膜化工程においては、前記チップ積層工程にて前記第１半導体チップに前記第２半導体チップを積層して支持させた後に、前記第１半導体基板を薄膜化する、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１半導体チップの側端部において、前記第１配線に電気的に接続するように形成された第１パッド電極の表面を露出させる第１のパッド表面露出工程と、
前記第１パッド電極を用いて前記第１半導体チップについて検査する第１のチップ検査工程と
を有し、
前記第１のパッド表面露出工程と前記第１のチップ検査工程とを、前記側面露出工程の前に実施し、
前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第１パッド電極を除去する、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２半導体チップの側端部において、前記第２配線に電気的に接続するように形成された第２パッド電極の表面を露出させる第２のパッド表面露出工程と、
前記第２パッド電極を用いて前記第２半導体チップについて検査する第２のチップ検査工程と
を有し、
前記第２のパッド表面露出工程と前記第２のチップ検査工程とを、前記側面露出工程の前に実施し、
前記側面露出工程において前記第１配線および前記第２配線の側面を露出させる際に、前記第２パッド電極を除去する、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体チップにおいて前記第２半導体チップが積層された面とは反対側の面に対面するように基板を設置する基板設置工程
を有し、
前記第１のチップ検査工程と前記第２のパッド表面露出工程との間に、前記基板設置工程を実施する、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
第１半導体チップと、
前記第１半導体チップに積層された第２半導体チップと
を具備しており、
前記第１半導体チップは、当該第１半導体チップの側端部において側面が露出した第１配線を含み、
前記第２半導体チップは、当該第２半導体チップの側端部において側面が露出した第２配線を含み、
前記第１配線と前記第２配線とのそれぞれは、前記第１半導体チップおよび前記該第２半導体チップの側端部にて露出した側面が導電層で被覆されており、当該導電層によって前記第１配線と前記第２配線との間が電気的に接続されている、
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公開番号】特開２０１２−５４４５０（Ｐ２０１２−５４４５０Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９６６３９（Ｐ２０１０−１９６６３９）
【出願日】平成２２年９月２日（２０１０．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年９月２日（２０１０．９．２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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