【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。

【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する複数のコントロールゲートと、前記第１半導体層と前記複数のコントロールゲートとの間にそれぞれ配置される複数のデータ記録層と、前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層と、前記第１半導体層上で前記第１方向に延びる複数のセレクトゲート線と、前記複数のセレクトゲート線上で前記第２方向に延びる複数のワード線とを具備し、
前記複数のセレクトゲート線の各々は、前記第１方向に並ぶ前記複数のコントロールゲートと前記複数のワード線との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能し、
前記複数のワード線の各々は、前記第２方向に並ぶ前記複数のコントロールゲートに共通に接続され、
前記第１半導体層、前記複数のコントロールゲート及びそれらの間の前記複数のデータ記録層は、第１メモリセルアレイを構成し、前記第１メモリセルアレイは、前記第１方向に直列接続される複数のメモリセルを含む複数のNAND列を有することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記複数のNAND列のうち前記第２方向に隣接する２つのNAND列において、前記２つのNAND列の一方を構成する前記複数のコントロールゲートは、前記２つのNAND列の他方を構成する前記複数のコントロールゲートに対して、前記複数のコントロールゲートの前記第１方向のピッチよりも短い長さだけ前記第１方向にずれることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの書き込みは、前記２つの第２導電型拡散層をフローティングにし、前記選択されたメモリセルのコントロールゲートのみを前記書き込みに必要な電位にし、前記２つの第１導電型拡散層のうちの１つから前記選択されたメモリセルに電荷を供給することにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの読み出しは、前記２つの第２導電型拡散層及び前記選択されたNAND列の両隣の２つの非選択のNAND列内のメモリセルのコントロールゲートをフローティングにし、前記選択されたメモリセルのコントロールゲートのみを前記読み出しに必要な電位にし、前記選択されたNAND列内の非選択のメモリセルのコントロールゲートを前記選択されたNAND列に電気伝導経路を発生させる電位にすることにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項５】
前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの読み出しは、前記２つの第２導電型拡散層をフローティングにし、前記選択されたNAND列の両隣の２つの非選択のNAND列内のメモリセルのコントロールゲートを前記２つの非選択のNAND列に電気伝導経路を発生させない電位にし、前記選択されたメモリセルのコントロールゲートのみを前記読み出しに必要な電位にし、前記選択されたNAND列内の非選択のメモリセルのコントロールゲートを前記選択されたNAND列に電気伝導経路を発生させる電位にすることにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項６】
前記読み出しを複数回繰り返して行うとき、前記読み出し後に、前記選択されたNAND列のみに対して、前記選択されたNAND列内の全てのメモリセルのコントロールゲートを前記第１半導体層内に形成されたチャネル反転層を消去するために必要な電位にすることを特徴とする請求項４又は５に記載の不揮発性半導体メモリ。
【請求項７】
前記複数のNAND列内の前記複数のメモリセルに対するデータの消去は、前記２つの第１導電型拡散層をフローティングにし、前記複数のコントロールゲートを前記消去に必要な電位にし、前記２つの第２導電型拡散層のうちの少なくとも１つから前記複数のNAND列内の前記複数のメモリセルに電荷を供給することにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項８】
前記第１及び第２方向に並んで配置される複数のブロックを具備し、
前記複数のブロックの各々は、前記複数のコントロールゲートと、前記複数のデータ記録層と、前記複数のセレクトゲート線と、前記複数のワード線とを有し、
前記２つの第１導電型拡散層のうちの１つ又は前記２つの第２導電型拡散層のうちの１つは、前記複数のブロックのうちの前記第１又は第２方向に隣接する２つのブロックに共有される
ことを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体メモリ。
【請求項９】
前記複数のブロックの各々は、前記複数のNAND列の前記第１方向の端部に配置される複数のセレクトトランジスタを有し、
前記複数のセレクトトランジスタの各々は、前記第３方向に前記第１半導体層を貫通するセレクトゲートを有する
ことを特徴とする請求項８に記載の不揮発性半導体メモリ。
【請求項１０】
前記複数のブロックの各々は、前記複数のNAND列の前記第２方向の端部に配置される複数のセレクトトランジスタを有し、
前記複数のセレクトトランジスタの各々は、前記第３方向に前記第１半導体層を貫通するセレクトゲートを有する
ことを特徴とする請求項８又は９に記載の不揮発性半導体メモリ。
【請求項１１】
前記複数のブロックのうち、前記第１方向の一端から奇数列又は偶数列のブロックの一端側にある前記２つの第１導電型拡散層のうちの１つのみに、読み出し/書き込みバッファが接続されることを特徴とする請求項８乃至１０のいずれか１項に記載の不揮発性半導体メモリ。
【請求項１２】
前記第１半導体層と前記複数のセレクトゲート線との間に配置され、前記複数のコントロールゲートが前記第３方向に貫通する第２半導体層と、
前記第２半導体層と前記複数のコントロールゲートとの間にそれぞれ配置される複数のデータ記録層と、
前記第１方向の２つの端部における前記第２半導体層内にそれぞれ配置される２つの第１導電型拡散層と、
前記第２方向の２つの端部における前記第２半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
前記第２半導体層、前記複数のコントロールゲート及びそれらの間の前記複数のデータ記録層は、第２メモリセルアレイを構成し、前記第２メモリセルアレイは、前記第１方向に直列接続される複数のメモリセルを含む複数のNAND列を有することを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体メモリ。
【請求項１３】
前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方に独立に接続される第１導電線と、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方に独立に接続される第２導電線とを具備することを特徴とする請求項１２に記載の不揮発性半導体メモリ。
【請求項１４】
前記２つの第１導電型拡散層のうちの一方は、前記第１及び第２半導体層の前記第１方向の一端に配置され、前記第１及び第２半導体層の前記第１方向の一端は、階段構造を有し、前記階段構造を構成する前記第１及び第２半導体層は、絶縁層が満たされる複数のトレンチを有することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
【請求項１５】
前記２つの第１導電型拡散層のうちの一方は、前記第１及び第２半導体層の前記第１方向の一端に配置され、前記第１及び第２半導体層の前記第１方向の一端は、前記第３方向に折り曲がる屈曲構造を有し、前記屈曲構造を構成する前記第１及び第２半導体層は、絶縁層が満たされる複数のトレンチを有することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
【請求項１６】
前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方と前記第１導電線とを接続する第１コンタクトプラグと、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方と前記第２導電線とを接続する第２コンタクトプラグとを具備し、
前記第１及び第２コンタクトプラグは、前記第３方向に前記第１及び第２半導体層を貫通することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
【請求項１７】
前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方は、前記第１コンタクトプラグが接続される第１フリンジエリアを有し、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方は、前記第２コンタクトプラグが接続される第２フリンジエリアを有し、
前記第１及び第２フリンジエリアは、前記第３方向から見たときに互いにずれており、
前記第１及び第２導電線は、前記第１及び第２コンタクトプラグの前記半導体基板側の端部に接続される
ことを特徴とする請求項１６に記載の不揮発性半導体メモリ。
【請求項１８】
前記第１及び第２半導体層内の前記２つの第１導電型拡散層のうちの一方に共通に接続される第１導電線を具備し、
前記第１導電線は、前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方に第１セレクトトランジスタアレイを介して接続され、
前記第２導電線は、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方に第２セレクトトランジスタアレイを介して接続され、
前記第１及び第２セレクトトランジスタアレイは、前記第１及び第２メモリセルアレイと同一構造を有する
ことを特徴とする請求項１２に記載の不揮発性半導体メモリ。
【請求項１９】
請求項１２に記載の不揮発性半導体メモリを製造する方法において、
前記第１及び第２半導体層は、
前記半導体基板上に第１化合物半導体層を形成し、前記第１化合物半導体層上に前記第１半導体層を形成し、前記第１半導体層上に第２化合物半導体層を形成し、前記第２化合物半導体層上に前記第２半導体層を形成し、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、等方性エッチングにより前記複数の第１トレンチを介して前記第１及び第２化合物半導体層を選択的に除去することにより前記複数の第１トレンチに繋がる複数のキャビティを形成し、前記複数のキャビティ内に絶縁層を満たす
ことにより形成し、
前記第１及び第２半導体層は、Siであり、前記第１及び第２化合物半導体層は、Ge濃度が30%以上のSiGeである
ことを特徴とする不揮発性半導体メモリの製造方法。
【請求項２０】
前記複数のキャビティを満たす前記絶縁層は、前記データ記録層を含む積層構造を有することを特徴とする請求項１９に記載の不揮発性半導体メモリの製造方法。
【請求項２１】
請求項１４に記載の不揮発性半導体メモリを製造する方法において、
前記２つの第１導電型拡散層は、
前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、プラズマドーピングにより前記複数の第１トレンチを介して前記第１及び第２半導体層内に第１導電型不純物をドーピングする
ことにより形成し、
前記２つの第２導電型拡散層は、
前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第２トレンチを形成し、プラズマドーピングにより前記複数の第２トレンチを介して前記第１及び第２半導体層内に第２導電型不純物をドーピングする
ことにより形成し、
前記２つの第１導電型拡散層の他方側に存在する前記複数の第１トレンチは、前記２つの第１導電型拡散層を形成した後に第１絶縁層により満たされる
ことを特徴とする不揮発性半導体メモリの製造方法。
【請求項２２】
請求項１４に記載の不揮発性半導体メモリを製造する方法において、
前記２つの第１導電型拡散層は、
前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、前記複数の第１トレンチを、第１導電型不純物を含む第１絶縁層により満たし、熱拡散により前記第１及び第２半導体層内に前記第１導電型不純物を固相拡散させる
ことにより形成し、
前記２つの第２導電型拡散層は、
前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第２トレンチを形成し、前記複数の第２トレンチを、第２導電型不純物を含む第２絶縁層により満たし、前記熱拡散により前記第１及び第２半導体層内に前記第２導電型不純物を固相拡散させる
ことにより形成し、
前記２つの第１導電型拡散層及び前記２つの第２導電型拡散層は、同時に形成される
ことを特徴とする不揮発性半導体メモリの製造方法。
【請求項２３】
前記第２半導体層上にマスク層を形成した後、前記マスク層をマスクにして前記第２半導体層をエッチングし、
前記マスク層をスリミングした後、さらに、前記マスク層をマスクにして前記第１及び第２半導体層をエッチングすることにより、前記階段構造を形成する
ことを特徴とする請求項２１又は２２に記載の不揮発性半導体メモリの製造方法。
【請求項２４】
請求項１５に記載の不揮発性半導体メモリを製造する方法において、
前記第１及び第２半導体層は、
前記半導体基板に凹部を形成し、前記半導体基板上に前記凹部の側面及び底面に沿う前記第１半導体層を形成し、前記第１半導体層上に前記凹部の側面及び底面に沿う前記第２半導体層を形成し、前記凹部を満たす絶縁層を形成し、前記第１及び第２半導体層及び前記絶縁層をエッチバックする
ことにより形成することを特徴とする不揮発性半導体メモリの製造方法。
【請求項２５】
半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極に入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
ことを特徴とするロジック回路。
【請求項２６】
半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極うちの前記２つの第１導電型拡散層の一方側の２つのゲート電極に第１入力信号が入力され、前記４つのゲート電極うちの前記２つの第１導電型拡散層の他方側の２つのゲート電極に第２入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
ことを特徴とするロジック回路。
【請求項２７】
半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極うちの前記２つの第２導電型拡散層の一方側の２つのゲート電極に第１入力信号が入力され、前記４つのゲート電極うちの前記２つの第２導電型拡散層の他方側の２つのゲート電極に第２入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
ことを特徴とするロジック回路。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

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【図４３】

【図４４】

【図４５】

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【図９１】

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【図９６】

【図９７】

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【図２０２】

【図２０３】

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【図２０５】

【図２０６】

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【図２１０】

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【図２１３】

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【図２１７】

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【図３９０】

【公開番号】特開２０１１−２５８７７６（Ｐ２０１１−２５８７７６Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３２３６６（Ｐ２０１０−１３２３６６）
【出願日】平成２２年６月９日（２０１０．６．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】