【課題】頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる２トランジスタ型のＤＲＡＭを備えた半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、を備えている。 （もっと読む）

【課題】主成分として有害物質鉛元素を含まずに、強誘電性を示しかつ外部磁場によって分極の大きさを制御可能な新規なマンガン酸化物、およびそのメモリへの利用を提供する。
【解決手段】マンガン酸化物は、ペロブスカイト構造を有する、式（１）Ｓｒ_１−ｘＢａ_ｘＭｎＯ_３（１≧ｘ＞０．４）・・・（１）で表されるマンガン酸化物である。単位格子１の対称中心には磁性イオンであるＭｎイオン３が存在する。単位格子１の対称中心をＭｎサイトとする。単位格子１が有する８個の頂点には、ＳｒイオンおよびＢａイオンのうちいずれか一方が存在している。単位格子１が有する頂点をＳｒサイト２とする。単位格子１が有する６面の面心には、Ｏイオン４が存在する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】 不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。
【解決手段】 ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。 （もっと読む）

【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 （もっと読む）

【課題】従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
【解決手段】メモリは、半導体基板の表面に形成された第１の拡散層と、第１の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第２の拡散層と、ボディ領域の第１の側面に設けられた強誘電体膜を含む第１のゲート絶縁膜と、ボディ領域の第２の側面に設けられた強誘電体膜を含む第２のゲート絶縁膜と、ボディ領域の第１の側面に第１のゲート絶縁膜を介して設けられている第１のゲート電極と、ボディ領域の第２の側面に第２のゲート絶縁膜を介して設けられている第２のゲート電極とを備え、第１および第２の拡散層、ボディ領域、第１および第２のゲート絶縁膜、並びに、第１および第２のゲート電極はメモリセルを構成し、各メモリセルは、第１および第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する。 （もっと読む）

【課題】従来と比べて製造プロセスを複雑にすることなく、メモリ容量を増大させることがきる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層と、半導体層内に設けられたソース層およびドレイン層と、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、ボディ領域上に設けられ、分極特性を有する強誘電体膜を含むゲート絶縁膜と、ゲート絶縁膜を介してボディ領域上に設けられたゲート電極とを含むメモリセルを複数備え、各メモリセルは、ボディ領域に蓄積された電荷量および強誘電体膜の分極状態によって複数の論理データを記憶する。 （もっと読む）

有機メモリデバイスは、第１のゲート電極（４）と、第１のゲート誘電体（６）と、有機半導体材料（２）と、第２のゲート誘電体（７）と、第２のゲート電極（８）とを備えるデュアルゲートトランジスタである。ソース・ドレイン電極（５）が、有機半導体材料（２）中に配置されるとともに、電極間表面を規定する。捕捉領域（９）が、有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置されるとともに、ゲート電極（４，８）のうちの一方または有機半導体材料（２）と電気的に接触する。捕捉領域（９）は少なくとも電極間表面と対向する。
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【課題】同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセル及びその製造方法を提供する。
【解決手段】本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。本発明によれば、同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備え、可視光領域で透明な不揮発性メモリセルを提供することができる。 （もっと読む）

【課題】非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供する。
【解決手段】第１及び第２のトランジスタ形成領域上に第１のトランジスタにヒステリシス特性を与える絶縁膜１を形成し、これを第１のトランジスタのゲート絶縁１膜とする工程、及び、第２のトランジスタ形成領域上の絶縁膜１を部分的にエッチング除去することにより、第２のトランジスタにヒステリシス特性を与えない絶縁膜とし、これを第２のトランジスタのゲート絶縁膜とする工程を含む。 （もっと読む）

【課題】製造歩留まりを低減することなく、大容量の不揮発性メモリを備えた半導体記憶装置を製造することのできる技術を提供する。
【解決手段】半導体基板１の主面にゲート絶縁膜４を形成した後、ライン幅が最小加工寸法よりも小さく、ピッチが最小加工寸法の２倍のライン状のダミーゲートを形成する。続いて、ダミーゲートの側壁にサイドウォールを形成した後、ダミーゲートを除去する。その後、半導体基板１上に強誘電体材料および上部電極材料を形成し、これら強誘電体材料および上部電極材料をＣＭＰ法を用いて加工することにより、メモリセル毎に分離された強誘電体５を形成する。これにより、ビット線の延在方向に沿って最小加工寸法と同じピッチでメモリセルを配置できるので、メモリセル面積が４Ｆ^２未満、例えば２Ｆ^２のメモリセルを形成することができる。 （もっと読む）

【課題】数ｎｍ程度のセルサイズを実現可能な強誘電体及び記憶装置を提供すること。
【解決手段】強誘電体２は、分子内で正に帯電された水素原子群（第一原子群）１５と負に帯電された酸素原子群（第二原子群）１６とが結合された水分子（極性分子）１７同士が、さらに水素原子群１５又は酸素原子群１６が一端２ａ又は他端２ｂに配されるよう一方向に交互に配列された５本の一次元鎖１３Ａ〜１３Ｅを有するアイスナノチューブ１１Ａと、アイスナノチューブ１１Ａを内包するカーボンナノチューブ（ナノチューブ）１１Ｂと、を備えている。 （もっと読む）

【課題】本発明は、複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置を提供することを課題とする。
【解決手段】強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】 従来よりも小型化が可能で安定した動作が可能であり、下地との密着性に優れた強誘電体膜、強誘電体膜を用いた半導体装置、その製造方法および強誘電体膜を用いた強誘電体デバイスを提供する。
【解決手段】 半導体装置７１は基板５５、絶縁体５６、酸化タンタル膜６６、強誘電体膜（ＳＴＮ膜）５７、上部電極膜６２を有している。
酸化タンタル膜６６は強誘電体膜（ＳＴＮ膜）５７を結晶化する際に下地となる。
酸化タンタル膜６６は酸素を含み、格子情報が強誘電体膜（ＳＴＮ膜）５７の結晶と近似している。
そのため、酸化タンタル膜６６上にＳＴＮを結晶化すると、酸素欠損がなく、結晶粒径が１００ｎｍ以下の強誘電体膜（ＳＴＮ膜）５７が得られる。 （もっと読む）

【課題】簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３からなるゲート絶縁膜と、半導体膜１４からなるチャネルとを有する第１の電界効果トランジスタ２１で構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子２４とを備え、メモリセルは、強誘電体膜１３の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶している。メモリセルに記憶された多値データは、メモリセルと負荷素子２４との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行される。 （もっと読む）

【課題】従来よりも小型化が可能で安定した動作が可能であり、下地との密着性に優れた強誘電体膜、強誘電体膜を用いた半導体装置、その製造方法および強誘電体膜を用いた強誘電体デバイスを提供する。
【解決手段】半導体装置７１は基板５５、絶縁体５６、酸化イットリウム膜６６、強誘電体膜（ＳＴＮ膜）５７、上部電極６２を有している。酸化イットリウム膜６６は強誘電体膜（ＳＴＮ膜）５７を結晶化する際に下地となる。酸化イットリウム膜６６は酸素を含み、格子情報が強誘電体膜（ＳＴＮ膜）５７の結晶と近似している。そのため、酸化イットリウム膜６６上にＳＴＮを結晶化すると、酸素欠損がなく、かつ抗電界が２００ｋＶ／ｃｍ以上の強誘電体膜（ＳＴＮ膜）５７が得られる。 （もっと読む）

【課題】強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。 （もっと読む）

【課題】 強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】 強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方がプレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートがドライブ線に接続されている。選択トランジスタは、ゲートがワード線に接続され、ソース／ドレインの一方がビット線に接続され、ソース／ドレインの他方が接続ノードに接続されている。プレート線およびドライブ線は、第１方向に並ぶメモリセルの列に共通に接続されている。ビット線は、第１方向に交わる第2方向に並ぶメモリセルの列に共通に接続されている。ワード線は、第１および第2方向に対して斜めに配線されている。第１方向に並ぶメモリセルおよび第２方向に並ぶメモリセルは、互いに異なるワード線に接続されている。 （もっと読む）

【課題】 強誘電体膜厚が薄く、長期のデータ保持特性を有する強誘電体メモリー装置に用いられる半導体装置、その製造方法、その製造装置、強誘電体膜及び強誘電体膜の製造方法を提供すること。
【解決手段】 強誘電体膜５７は、膜材料として、Ｓｒ、Ｔａ、及びＮｂを主成分とする強誘電体材料が用いられ、１０日以上のデータ保持時間を有する。強誘電体膜を製造する方法は、強誘電体膜５７を形成する膜形成工程と、前記強誘電体膜５７を酸素ラジカル５８によって酸化する酸素導入工程とを有する。 （もっと読む）