有機デュアルゲートメモリおよびその製造方法
有機メモリデバイスは、第１のゲート電極（４）と、第１のゲート誘電体（６）と、有機半導体材料（２）と、第２のゲート誘電体（７）と、第２のゲート電極（８）とを備えるデュアルゲートトランジスタである。ソース・ドレイン電極（５）が、有機半導体材料（２）中に配置されるとともに、電極間表面を規定する。捕捉領域（９）が、有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置されるとともに、ゲート電極（４，８）のうちの一方または有機半導体材料（２）と電気的に接触する。捕捉領域（９）は少なくとも電極間表面と対向する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のゲート電極と、第１のゲート誘電体と、有機半導体材料と、電極間表面を規定するソース・ドレイン電極とを備えるメモリデバイスに関する。
【０００２】
また、本発明は、有機メモリデバイスを製造するための方法に関する。
【背景技術】
【０００３】
有機エレクトロニクスが主要な研究分野になってきた。シリコンエレクトロニクスにおいて知られる基本的なデバイスの大部分が有機エレクトロニクスによって達成されようとしておりあるいは既に達成されている。
【０００４】
しかしながら、材料が異なると、それに伴う物理的現象も異なり、特定の技術ブロックを置き換えることが難しい。これは、特に、有機材料から形成されるメモリセルの場合である。現在では、実施が容易でかつ日常の用途を見出すことができる十分に良好な電気的特性を与える有機メモリを製造することが難しい。
【０００５】
図１に示されるように、従来の態様では、有機メモリデバイスがトランジスタから形成される。メモリデバイスは、基板１上に、強誘電体材料３の層とゲート電極４とによって覆われる有機半導体材料２を備える。ソース・ドレイン電極５が、有機半導体材料２と接触して配置されるとともに、トランジスタのチャネルを規定する。強誘電体材料３は、ゲート絶縁体の機能とデータ保持領域の機能とを同時に果たす。
【０００６】
これらのメモリデバイスは、良好なデータ記憶特性と一般にチャネル内での良好な伝導に関連付けられる良好な電気的性能とを組み合わせることができないため、あまり良好な性能を有さない。したがって、これらのデバイスは、記憶状態を読み取る際にデータ損失問題を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、実施が容易でかつ特に読み取り速度および記憶信頼性において高い電気的性能を与えるメモリデバイスを提供することである。
【０００８】
本発明の更なる目的は、実施が容易でかつ少ない数の技術的ステップを備える、例えば印刷技術によってメモリデバイスを製造するための方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係るデバイスは、有機半導体材料の両側に配置されるダブルゲートトランジスタであり、第２のゲート誘電体と、第２のゲート電極と、有機半導体材料とゲート電極のうちの一方との間に配置される電荷捕捉領域とを備え、前記捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向することを特徴とする。
【００１０】
本発明に係る方法は、
− 第１のゲート電極の形成、
− 第１のゲート誘電体の形成、
− 有機半導体材料と接触するソース・ドレイン電極であって、電極間表面を規定するソース・ドレイン電極の形成、
− 第２のゲート誘電体の形成、
− 第２のゲート電極の形成、
を連続的に含み、
有機半導体材料とゲート電極のうちの一方との間での電荷捕捉領域の形成を含み、捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向していることを特徴とする。
【００１１】
他の利点および特徴は、非限定的な例として与えられて添付図面に示される本発明の特定の実施形態の以下の説明から更に明確に明らかになる。
【図面の簡単な説明】
【００１２】
【図１】従来技術に係るメモリデバイスを概略態様で断面で示している。
【図２】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図３】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図４】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図５】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図６】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図７】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図８】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図９】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１０】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１１】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１２】本発明に係るマルチビットデバイスの一実施形態を概略態様で平面図で示している。
【図１３】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【図１４】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【発明を実施するための形態】
【００１３】
メモリデバイスは、ダブルゲート有機トランジスタ、すなわち、２つのゲートがチャネルの両側に配置されて成るトランジスタから形成される。トランジスタのチャネルは有機半導体材料２から形成される。半導体は、単一層の形態または異なる材料から形成される積層体の形態を成すことができる。図２に示されるように、有機メモリデバイスは、第１のゲート電極４と、第１のゲート誘電体６と、有機半導体材料２と、第２のゲート誘電体７と、第２のゲート電極８とを連続して備える。したがって、２つのゲート電極が有機半導体材料の両側に配置される。
【００１４】
また、メモリデバイスは、第１のゲート誘電体６と第２のゲート誘電体７との間に配置されるソース・ドレイン電極５も備える。ソース・ドレイン電極５は、活性表面とも呼ばれる電極間表面２ａを半導体材料２中に規定する。電極間表面２ａは、半導体材料２の表面とソース・ドレイン電極の端部によって画定される表面との交わり部分に対応する。したがって、殆どの場合、電極間表面２ａは、ソース・ドレイン電極５間に直接に設けられる領域を備えるが、堆積されるあるいは半導体材料２によって覆われるソース・ドレイン電極５の表面も備える。電極間表面２ａは、ソース・ドレイン電極５によって画定されかつチャネルへと同化され得る表面と、ソース・ドレイン電極５のそれぞれの表面とを、それらが半導体材料２によって覆われあるいは半導体材料２を覆う限りにおいて概ね備える。チャネルへと同化される表面は、電荷キャリアの大部分がソース・ドレイン電極５間でたどる表面に対応する。図２および図３に示されるように、これらのソース・ドレイン電極５を第１のゲート誘電体６または第２のゲート誘電体７と接触させた状態で配置することができる。また、ソース・ドレイン電極５を有機半導体材料２によってコーティングすることもできる（図４）。すなわち、ソース・ドレイン電極５を有機半導体材料２の２つの部分同士の間に垂直に設けることもできる。ソース・ドレイン電極５は、第１のゲート誘電体６と有機半導体材料２との間の界面と平行な面内にほぼ位置される。
【００１５】
ソース・ドレイン電極５は有機半導体材料２と電気的に接触している。図５に示されるように、電極５を半導体材料２の両側に配置することができ、あるいは、半導体材料２がソース・ドレイン電極５を部分的にあるいは完全に覆うことができる（図６および図２）。
【００１６】
また、メモリデバイスは電荷の捕捉領域９も備える。この電荷捕捉領域９は電極間表面２ａと対向して位置される。捕捉領域９の表面を破壊することができる（図２および図３）。捕捉領域を電極間に位置される領域よりも大きくすることができ、それにより、捕捉領域が電極のうちの一方と部分的にあるいは全体的に対向できる。捕捉領域９の電荷密度が一定の場合にあっては、捕捉領域９と電極間表面２ａとの間の対向表面が大きければ大きいほど、チャネルの電荷の伝導特性に対する捕捉領域の効果も大きくなる。
【００１７】
捕捉領域９は、有機半導体材料２とゲート電極６，７のうちの一方との間に配置される。捕捉領域９は、ゲート電極６，７と電気的に接触し、あるいは、半導体材料２と電気的に接触している。したがって、捕捉領域９は、ゲート電極６，７と直接に接触でき、あるいは、半導体材料２と直接に接触できる。また、捕捉領域を少なくとも１つの導電材料によってゲート電極からあるいは半導体材料から分離させることもできる。したがって、電荷をゲート電極６，７またはトランジスタのチャネルから電荷捕捉領域９へと注入できる。
【００１８】
特定の実施形態において、捕捉領域９は、一方のゲート誘電体６または７と関連するゲート電極４または８との間に配置される（図２、３、４、７、８）。この場合、捕捉領域９を構成する材料は、第１のゲート誘電体６の前または第２のゲート誘電体７の後に形成される。また、ゲート電極をパターニングして電荷捕捉材料をゲート電極構造に組み込むこともできる。このとき、電荷捕捉材料は、イオン伝導性高分子材料、例えば、ナフィオン（ｎａｆｉｏｎ）（登録商標）という商標名でデュポンにより市販される製品である、スルホン酸基を終端とするペルフルオロ化された（ペルフルオロビニルエーテル）ダングリングチェーンがグラフト重合されたポリ（テトラフルオロエチレン）（ＰＴＦＥ）タイプの疎水性骨格から成るアイオノマーであることが有益である。
【００１９】
例えば図３の場合、捕捉領域９は、特異的に堆積された半導体材料の分解によって形成することもできる。しかしながら、ゲート誘電体の領域の分解によって捕捉領域９を形成することも想起できる。この場合、ゲート誘電体６または７の分解された部分は、材料の残りの部分から異なる電気的特性を与える。分解されたゲート誘電体は、より高い表面状態密度を与えるとともに、蓄積された電荷をかなり維持することができる。ゲート誘電体の局所的な分解は、例えば物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。
【００２０】
高い状態と低い状態の定義を得るため、閾値電圧の著しいシフトがもたらされなければならない。このシフトは、もたらされるべき捕捉状態密度に比例するとともに、捕捉状態がもたらされる界面に位置される絶縁材料の電気容量に反比例する。シフトを与える関係は以下の通りである。
【数１】
ここで、ｅは電子電荷、Ｎssは捕捉状態密度、Ｃoｘは誘電体容量である。
【００２１】
一例として、厚さが８００ｎｍで比誘電率が２の誘電体材料において、６．９×１０１０／ｃｍ２に等しい界面状態密度は約５Ｖのシフトを可能にする。厚さが１００ｎｍで比誘電率が２の誘電体材料に関して、１．１×１０１１／ｃｍ２に等しい界面状態密度は約１Ｖのシフトを可能にする。
【００２２】
有利な態様において、状態密度は、１０９／ｃｍ２よりも大きく、好ましくは１０１２／ｃｍ２未満である。
【００２３】
必要とされる材料の分解の有利な実施形態は、数ナノ秒〜数十ナノ秒の範囲、好ましくは１０〜２０ｎｓの範囲のパルスを伴うエキシマレーザ放射を使用する。波長は、紫外線領域に含まれ、例えば２４８ｎｍまたは３８５ｎｍの波長である。レーザパルスによって供給されるエネルギは、照射される材料によって決まる。高分子基板の場合、パルスエネルギは２０ｍＪ／ｃｍ２〜２００ｍＪ／ｃｍ２であることが有益である。このエネルギにより、高分子内のＣ−Ｈ結合の破壊と界面でのＣ−ＯＨ結合（水酸基）またはＣ−ＯＯＨ結合（酸）の形成とに関与するかなりの数の界面状態を形成できる。レーザ照射は、異なる雰囲気で、例えば酸素を含む雰囲気で行なうことができる。紫外線は、吸収が高いため、高分子タイプの基板と関連して特に興味深い。
【００２４】
他の実施形態では、捕捉領域９がゲート誘電体６，７と半導体材料２との間に配置される。この場合、捕捉領域９は、ゲート誘電体６，７を形成する材料および半導体材料２とは異なる電気的特性を有する捕捉材料によって形成される。また、大きな表面状態密度を備える界面によって捕捉領域を形成することもできる。この界面は、ゲート誘電体および／または半導体材料を分解することにより形成できる。表面の分解は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。分解は、一般に数ナノメートルの深さにわたって、単原子層上で、好ましくは幾つかの原子層上で行なわれる。
【００２５】
一般的な態様において、電荷捕捉領域９は、特定の長さの時間にわたって組み込まれた電荷を維持できる領域である。捕捉された電荷は捕捉領域９の分極をもたらす。その結果、捕捉領域９は、静電的態様でデバイスの電気的特性の変化を引き起こす。したがって、メモリセルの少なくとも２つの状態、すなわち、例えば高い状態と低い状態とを規定することが可能になる。
【００２６】
一般的な態様で、捕捉領域９を形成する材料は、イオン伝導性高分子材料、捕捉粒子、例えば金属粒子または強誘電体粒子が充填される高分子材料であってもよい。また、捕捉領域の材料は、高い表面状態密度を備える誘電体または半導体材料であってもよい。特定のケースでは、電荷捕捉領域の材料を、分解された有機半導体材料によって形成することができ、あるいは、同様に分解されるゲート誘電体のうちの１つから形成することができる。
【００２７】
電荷捕捉領域９が有機半導体材料２と電気的に接触した状態で配置される場合には、第１のゲート誘電体（図５）または有機半導体材料（図９）の分解によって捕捉領域を形成するのが有益である。
【００２８】
電荷捕捉領域９がゲート電極４，８と電気的に接触した状態で配置される場合には、イオン伝導性高分子材料から形成される捕捉領域を使用するのが有益である。
【００２９】
図１０に示される別の実施形態において、メモリデバイスは、２つの基本捕捉領域９ａ，９ｂによって形成される電荷捕捉領域９を備える。これらの２つの基本捕捉領域は、互いに上下に配置されており、ゲート誘電体によって分離される。第１の基本捕捉領域９ａは有機半導体材料２と接触し、一方、第２の基本電荷捕捉領域９ｂはゲート電極４，８と接触する。それぞれの基本捕捉領域９ａ，９ｂは、先の実施形態の捕捉領域９と同じ基準を満たす。基本捕捉領域９ａ，９ｂが重ね合される場合には、容量効果が更に高く、それにより、更に低いチャージ電圧を有することができる。基本捕捉領域９ａ，９ｂが同じ平面上にある場合には、マルチビットタイプのメモリ、すなわち、数ビットを記憶できるメモリ、ここでは例えば１ビットの２つの記憶領域を形成することができる。
【００３０】
図１１に示される他の別の実施形態において、メモリデバイスは、少なくとも２つの基本捕捉領域９ａ，９ｂによって形成される電荷捕捉領域を備える。これらの２つの基本捕捉領域は、基板１の表面と平行な同じ平面内に並んで配置される。異なる基本捕捉領域の全てが有機半導体材料２またはゲート電極のうちの１つと接触する。基本捕捉領域は、ゲート誘電体によって分離されるソース・ドレイン電極５と平行なライン、すなわち、チャネル内でのキャリアの動作方向に対して垂直、したがって、２つの電極を分離する最も短い距離に対して垂直なラインを形成する。一実施形態が図１２に示されており、この図では、２つの基本捕捉領域９ａ，９ｂが形成される。これらの２つの捕捉領域は、第１のゲート誘電体およびソース・ドレイン電極５の堆積前に下側ゲート６に形成される。ソース・ドレイン電極５の少なくとも一部が基本捕捉領域９ａ，９ｂの上側に形成され、捕捉領域がキャリアの動きに対して垂直な方向で電極よりも小さい寸法を有することが有益である。この構造により、マルチビットメモリを得ることができる。図１２の実施形態では、下側ゲートが示されておらず、捕捉領域９ａ，９ｂ、下側誘電体６、および、その後にソース・ドレイン電極５が連続的に形成される。その後、図４に示される実施形態と同様に、半導体材料、上側誘電体、および、上側ゲートが形成される。
【００３１】
捕捉領域９は、半導体材料２に対してメモリデバイスの一方側に配置される。したがって、捕捉領域は、半導体材料２と捕捉領域に関連付けられるゲート電極との間に形成される。関連する電極は、データ書き込みを行なうために使用されるゲート電極である。他のゲート電極はデータ読み取りのために使用される。
【００３２】
捕捉領域９が書き込みゲート電極と接触する場合には、ゲート電極電位の変調により、データを捕捉領域に書き込むことができあるいは捕捉領域のデータを消去できる。
【００３３】
捕捉領域９が半導体材料２と接触する場合には、ソース・ドレイン電極５間を通過するように電流を形成しなければならず、また、チャネル内で電荷キャリアが電荷捕捉領域へ方向付けられるように電場を印加しなければならない。概略的には、電子流がソース電極とドレイン電極との間で流れる場合には、電子流と書き込みゲートとの間に配置される捕捉領域へと電子を引き付けるために、書き込みゲート電極がチャネルの電位よりも高いプラス電位を有する。
【００３４】
捕捉領域９で捕捉される電荷キャリアは、容量効果によって、チャネルの両側に配置されるソース・ドレイン電極５および読み取りゲートにより形成されるシングルゲートトランジスタの特性を変える。捕捉領域がチャネルへと同化されるものと対向して配置される場合には、蓄積される電荷がチャネル内での伝導を変える。捕捉領域がソース・ドレイン電極の一方の上側または下側に配置される半導体材料と対向して配置される場合には、電極の注入抵抗が変えられる。
【００３５】
このメモリデバイス構造は、データ読み取りを行なうために書き込みゲート電極を使用しないため、特に有益である。したがって、メモリデバイスは、データがそれぞれの読み取りで多かれ少なかれ削除されあるいは損なわれる読み取り障害現象に抗するべく特にロバスト性が高い。
【００３６】
この有機メモリデバイスにおいて、捕捉領域９の電荷は、トンネル効果によってではなく、伝導によって、ゲート電極からあるいはトランジスタのチャネルから生じる。これは、この分野で使用される印刷技術の厚い層でトンネル効果を適用するのが困難だからである。
【００３７】
一般的な態様では、メモリデバイスが以下の製造方法によって形成され、この製造方法は、
− 第１のゲート電極４の形成、
− 第１のゲート誘電体６の形成
− 有機半導体材料２と接触するソース・ドレイン電極５であって、電極間表面を規定するソース・ドレイン電極５の形成、
− 第２のゲート誘電体７の形成、
− 第２のゲート電極８の形成、
を含む。
【００３８】
異なる想定し得る実施形態に関しては、有機半導体材料２とゲート電極４，８のうちの一方との間に電荷捕捉領域９を形成することも必要である。先に明記したように、捕捉領域９をゲート電極６，７のうちの一方または有機半導体材料２と電気的に接触させることも必要である。同様に、読み取りゲートにより形成されるトランジスタの動作に影響を与える容量効果を有するべく、捕捉領域９が少なくとも電極間表面と対向しなければならない。
【００３９】
やや詳しい態様では、異なるデバイス間の短絡を防止するために、非導電性材料から形成される任意の基板１から以下の態様でメモリデバイスを製造できる。基板１は、例えば、ガラス、ポリイミド、ポリエチレンテレフタレート、または、ポリエチレンナフタレート基板である。
【００４０】
第１のゲート電極４が従来の態様で基板１上に形成される。この第１のゲート電極４は、例えば、金属材料から、例えば厚さが３０〜１００ｎｍの金から形成され、あるいは、「ＰＳＳ」と称されるポリ（スチレン−スルホン酸塩）ナトリウムと「ＰＥＤＯＴ」と呼ばれるポリ（３，４−エチレン−ジオキシチオフェン）との混合物などの導電性高分子から形成され、あるいは、金属粒子に基づくインクから形成される。第１のゲート電極４は、スクリーン印刷または堆積と、その後のフォトリソグラフィおよびエッチングステップとによって形成できる。マスクを介したレーザアブレーションによってあるいはフォトリソグラフィによって第１のゲート電極４のパターニングを行なうこともできる。
【００４１】
図７に示される特定の実施形態では、捕捉領域９の捕捉材料が第１のゲート電極４上に堆積される。この捕捉材料は、捕捉領域９のみを形成するために選択的態様で堆積させることができる。また、捕捉材料を「フルウエハ」態様で堆積させてパターニングすることにより捕捉領域９を画定することもできる。捕捉領域９は、例えば、スクリーン印刷によって、あるいは、堆積とその後のフォトリソグラフィおよびエッチングステップとによって形成することもできる。
【００４２】
その後、基板１上には、第１のゲート電極４の上側に第１のゲート誘電体６が堆積される。第１のゲート誘電体６は、絶縁材料、例えば酸化ケイ素または好ましくは紫外線放射下で架橋できる架橋可能高分子である。第１のゲート誘電体６を液体方法によって堆積させた後に例えば紫外線により硬化させることができる。紫外線と関連付けられる露光マスクの使用は、第１のゲート誘電体６が維持されるべき領域を規定するために有益である。第１のゲート誘電体６のパターニングは、第１のゲート誘電体６の形状およびサイズを規定するとともに、第１のゲート電極４のために接触を行なうことができるようにする領域も規定する。
【００４３】
その後、ソース・ドレイン電極５が第１のゲート誘電体６上に形成され、これらのソース・ドレイン電極５は、第１のゲート電極４の材料群と同じ材料群から選択される導電材料から形成される。ソース・ドレイン電極５は、スクリーン印刷によって、あるいは、堆積ステプとその後のフォトリソグラフィおよびエッチングステップとによって形成される。ソース・ドレイン電極５は、蒸着とその後のパターニングとによって、例えばレーザアブレーションによって形成されるのが有益である。
【００４４】
図５に示される特定の実施形態では、捕捉領域９が半導体材料２と第１の誘電体材料６との間のチャネル下に配置される。この特定の実施形態では、ソース・ドレイン電極５がパターニングされると同時に捕捉領域９を形成することが特に有益である。この特定の実施形態では、第１のゲート誘電体６を分解することにより電荷捕捉材料が第１のゲート誘電体６に形成されるのが有益である。この分解は、ソース・ドレイン電極５をパターニングするために使用されるレーザ放射により行なうことができる。したがって、ソース・ドレイン電極５の形成および捕捉領域９の形成は、同じレーザ放射を用いて同時に達成される。
【００４５】
ソース・ドレイン電極５が有機半導体材料２の上側、すなわち、有機半導体材料２と第２のゲート誘電体７との間に配置される場合には、ソース・ドレイン電極５のパターニングを使用して捕捉領域９を形成することも有益である。このとき、捕捉領域９は分解によって有機半導体材料２に形成される。前述したように、分解は、レーザ放射によって、あるいは、熱処理、一般的にはエッチングによって達成できる。
【００４６】
その後、基板１上には、有機半導体材料２が第１のゲート誘電体２上およびソース・ドレイン電極５上に堆積される。有機半導体材料２は、例えば、ポリトリ−アリールアミン（ＰＴＡＡ）またはポリ（９，９−ジアルキルフルオレン−アルト−トリアリルアミン）（ＴＦＢ）などのアモルファス高分子材料、あるいは、ポリ（３−ヘキシル）チオフェン（Ｐ３ＨＴ）またはポリ（クォーターチオフェン）（ＰＱＴ）などの小結晶化分子状態の材料である。半導体材料２が液体手段によって堆積されると、半導体材料２は、既に形成された層を分解しない溶媒と関連付けられるのが有益である。半導体材料２は、例えば、トルエンタイプの溶媒と関連付けられる。半導体材料２は、一般に、トルエン中またはキシレン中で溶解できるペンタセン誘導体、例えばトリイソプロピルシリルペンタセン（ＴＩＰＳ−ペンタセン）である。
【００４７】
第２のゲート誘電体７が有機半導体材料２上に堆積される。この第２のゲート誘電体７は、任意の適した技術によって、特に有機半導体材料２に影響を及ぼさない溶媒における液体手段によって堆積させることができる。フッ素化溶媒、例えばサイトップ（Ｃｙｔｏｐ）（商標）（旭硝子株式会社（ＡＳＨＡＩ ＧＬＡＳＳ）によって市販されるポリフルオロブテニルビニルエーテルにおける商標名）を使用するのが有益である。第２のゲート誘電体７は、例えば溶媒の蒸着によって、一般的にはアニーリングによって形成される。第２のゲート誘電体７は、第１のゲート誘電体６と同じ材料からあるいは異なる材料から形成することができる。
【００４８】
図２に示される他の実施形態では、第２のゲート誘電体７と第２のゲート電極８との間に捕捉領域９が形成される。捕捉材料は、第２のゲート誘電体７中にあるいは第２のゲート誘電体７の上側に形成される。捕捉材料は、例えば、液体方法によって第２のゲート誘電体７の上側に局所的態様で堆積されるナフィオン（ｎａｆｉｏｎ）（登録商標）などの液体または固体イオン性電解質である。液体方法による局所的堆積は、一般に、インクジェットによって、スクリーン印刷によって、あるいは、例えばエタノールまたは水である極性溶媒中での写真製版法によって行なわれる。極性溶媒の使用は有益である。これは、極性溶媒が、一般的にフッ素化溶媒に敏感な第２のゲート誘電体７に影響を及ぼさないからである。
【００４９】
第２のゲート電極８が、第２のゲート誘電体７上、または、第２の誘電体７上および捕捉領域９上に形成される。第２のゲート電極８の形成は、従来の態様で、例えば印刷方法によってあるいは蒸着によって行なわれる。第２のゲート電極８の材料は、第１のゲート電極４と同じ材料から選択される。第１および第２のゲート電極４，８は、同一の材料から形成することができ、あるいは、異なる材料から形成することができる。
【００５０】
一例として、ソース電極またはドレイン電極５を分離する距離は、１００ミクロン未満、一般的には５〜１００ミクロンである。ゲート電極４，８は、１００ミクロン未満、一般的には５〜１００ミクロンの長さを有する。２つのゲートが同じ寸法を有する必要はない。第１のゲート誘電体６および第２のゲート誘電体７の厚さは、５ミクロン未満、一般的には１００ナノメートル〜１ミクロンである。２つのゲート誘電体６，７の厚さは異なることができる。有機半導体材料２の厚さは１ミクロン未満であり、一般的には、厚さは５０ナノメートル〜２００ナノメートルである。５０ナノメートルを超える厚さにより、良好な電荷伝導性能を与えるトランジスタを得ることができ、一方、２００ｎｍ未満の厚さにより、メモリデバイスとして十分な２つのゲート電極４，８間の結合を使用できる。メモリの寸法は、単なる指標的な目的で与えられており、使用される異なる材料により与えられる電気的性能に応じて、与えられた寸法よりも小さくすることができる。
【００５１】
このデバイスは、単一基板上に多数の構成要素を形成するために特に有利な「ラージサーフェス」技術と呼ばれる印刷技術によって実施することができる。
【００５２】
更なる他の別の実施形態では、ナフィオンの層とゲート誘電体の分解とを組み合わせて、捕捉効果を高めることができるようにする単一の捕捉領域を形成することも想起できる。
【００５３】
図１３および図１４は、異なる実施形態に係る電極間表面の範囲を概略態様で平面図で示している。図１３および図１４には、半導体材料２およびソース・ドレイン電極５だけが示されている。図１３では、半導体材料２がソース・ドレイン電極５を覆い、あるいは、半導体材料２がソース・ドレイン電極５によって覆われる。これらの状態下で、電極間表面２ａ（斜線で表わされる）は、電極５と半導体材料２との間に接触面を備えるとともに、２つの電極５間にある半導体材料２の領域の表面を備える。図１３に示されるように電極が簡単な形状を有すると、半導体領域は、電極５の対向する表面とこれらの２つの対向表面の端部を結ぶ仮想線とによって画定される。
【００５４】
図１４において、半導体材料２は、ソース・ドレイン電極５を覆わず、また、ソース・ドレイン電極５によって覆われない。この実施形態は、図５に示される実施形態に類似している。この場合、電極間表面２ａ（斜線で表わされる）は、２つの電極５間にある半導体材料２の領域によって占められる表面のみに対応する。
【００５５】
半導体材料２の電極間表面２ａは、基板１と平行な、すなわち、異なる層が堆積される基板１の表面と平行な平面内に規定される表面である。半導体材料２のこの電極間表面２ａはソース・ドレイン電極５によって画定される。これは、これらの電極が仮想境界線を形成するために使用されるからである。
【技術分野】
【０００１】
本発明は、第１のゲート電極と、第１のゲート誘電体と、有機半導体材料と、電極間表面を規定するソース・ドレイン電極とを備えるメモリデバイスに関する。
【０００２】
また、本発明は、有機メモリデバイスを製造するための方法に関する。
【背景技術】
【０００３】
有機エレクトロニクスが主要な研究分野になってきた。シリコンエレクトロニクスにおいて知られる基本的なデバイスの大部分が有機エレクトロニクスによって達成されようとしておりあるいは既に達成されている。
【０００４】
しかしながら、材料が異なると、それに伴う物理的現象も異なり、特定の技術ブロックを置き換えることが難しい。これは、特に、有機材料から形成されるメモリセルの場合である。現在では、実施が容易でかつ日常の用途を見出すことができる十分に良好な電気的特性を与える有機メモリを製造することが難しい。
【０００５】
図１に示されるように、従来の態様では、有機メモリデバイスがトランジスタから形成される。メモリデバイスは、基板１上に、強誘電体材料３の層とゲート電極４とによって覆われる有機半導体材料２を備える。ソース・ドレイン電極５が、有機半導体材料２と接触して配置されるとともに、トランジスタのチャネルを規定する。強誘電体材料３は、ゲート絶縁体の機能とデータ保持領域の機能とを同時に果たす。
【０００６】
これらのメモリデバイスは、良好なデータ記憶特性と一般にチャネル内での良好な伝導に関連付けられる良好な電気的性能とを組み合わせることができないため、あまり良好な性能を有さない。したがって、これらのデバイスは、記憶状態を読み取る際にデータ損失問題を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、実施が容易でかつ特に読み取り速度および記憶信頼性において高い電気的性能を与えるメモリデバイスを提供することである。
【０００８】
本発明の更なる目的は、実施が容易でかつ少ない数の技術的ステップを備える、例えば印刷技術によってメモリデバイスを製造するための方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係るデバイスは、有機半導体材料の両側に配置されるダブルゲートトランジスタであり、第２のゲート誘電体と、第２のゲート電極と、有機半導体材料とゲート電極のうちの一方との間に配置される電荷捕捉領域とを備え、前記捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向することを特徴とする。
【００１０】
本発明に係る方法は、
− 第１のゲート電極の形成、
− 第１のゲート誘電体の形成、
− 有機半導体材料と接触するソース・ドレイン電極であって、電極間表面を規定するソース・ドレイン電極の形成、
− 第２のゲート誘電体の形成、
− 第２のゲート電極の形成、
を連続的に含み、
有機半導体材料とゲート電極のうちの一方との間での電荷捕捉領域の形成を含み、捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向していることを特徴とする。
【００１１】
他の利点および特徴は、非限定的な例として与えられて添付図面に示される本発明の特定の実施形態の以下の説明から更に明確に明らかになる。
【図面の簡単な説明】
【００１２】
【図１】従来技術に係るメモリデバイスを概略態様で断面で示している。
【図２】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図３】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図４】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図５】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図６】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図７】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図８】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図９】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１０】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１１】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図１２】本発明に係るマルチビットデバイスの一実施形態を概略態様で平面図で示している。
【図１３】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【図１４】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【発明を実施するための形態】
【００１３】
メモリデバイスは、ダブルゲート有機トランジスタ、すなわち、２つのゲートがチャネルの両側に配置されて成るトランジスタから形成される。トランジスタのチャネルは有機半導体材料２から形成される。半導体は、単一層の形態または異なる材料から形成される積層体の形態を成すことができる。図２に示されるように、有機メモリデバイスは、第１のゲート電極４と、第１のゲート誘電体６と、有機半導体材料２と、第２のゲート誘電体７と、第２のゲート電極８とを連続して備える。したがって、２つのゲート電極が有機半導体材料の両側に配置される。
【００１４】
また、メモリデバイスは、第１のゲート誘電体６と第２のゲート誘電体７との間に配置されるソース・ドレイン電極５も備える。ソース・ドレイン電極５は、活性表面とも呼ばれる電極間表面２ａを半導体材料２中に規定する。電極間表面２ａは、半導体材料２の表面とソース・ドレイン電極の端部によって画定される表面との交わり部分に対応する。したがって、殆どの場合、電極間表面２ａは、ソース・ドレイン電極５間に直接に設けられる領域を備えるが、堆積されるあるいは半導体材料２によって覆われるソース・ドレイン電極５の表面も備える。電極間表面２ａは、ソース・ドレイン電極５によって画定されかつチャネルへと同化され得る表面と、ソース・ドレイン電極５のそれぞれの表面とを、それらが半導体材料２によって覆われあるいは半導体材料２を覆う限りにおいて概ね備える。チャネルへと同化される表面は、電荷キャリアの大部分がソース・ドレイン電極５間でたどる表面に対応する。図２および図３に示されるように、これらのソース・ドレイン電極５を第１のゲート誘電体６または第２のゲート誘電体７と接触させた状態で配置することができる。また、ソース・ドレイン電極５を有機半導体材料２によってコーティングすることもできる（図４）。すなわち、ソース・ドレイン電極５を有機半導体材料２の２つの部分同士の間に垂直に設けることもできる。ソース・ドレイン電極５は、第１のゲート誘電体６と有機半導体材料２との間の界面と平行な面内にほぼ位置される。
【００１５】
ソース・ドレイン電極５は有機半導体材料２と電気的に接触している。図５に示されるように、電極５を半導体材料２の両側に配置することができ、あるいは、半導体材料２がソース・ドレイン電極５を部分的にあるいは完全に覆うことができる（図６および図２）。
【００１６】
また、メモリデバイスは電荷の捕捉領域９も備える。この電荷捕捉領域９は電極間表面２ａと対向して位置される。捕捉領域９の表面を破壊することができる（図２および図３）。捕捉領域を電極間に位置される領域よりも大きくすることができ、それにより、捕捉領域が電極のうちの一方と部分的にあるいは全体的に対向できる。捕捉領域９の電荷密度が一定の場合にあっては、捕捉領域９と電極間表面２ａとの間の対向表面が大きければ大きいほど、チャネルの電荷の伝導特性に対する捕捉領域の効果も大きくなる。
【００１７】
捕捉領域９は、有機半導体材料２とゲート電極６，７のうちの一方との間に配置される。捕捉領域９は、ゲート電極６，７と電気的に接触し、あるいは、半導体材料２と電気的に接触している。したがって、捕捉領域９は、ゲート電極６，７と直接に接触でき、あるいは、半導体材料２と直接に接触できる。また、捕捉領域を少なくとも１つの導電材料によってゲート電極からあるいは半導体材料から分離させることもできる。したがって、電荷をゲート電極６，７またはトランジスタのチャネルから電荷捕捉領域９へと注入できる。
【００１８】
特定の実施形態において、捕捉領域９は、一方のゲート誘電体６または７と関連するゲート電極４または８との間に配置される（図２、３、４、７、８）。この場合、捕捉領域９を構成する材料は、第１のゲート誘電体６の前または第２のゲート誘電体７の後に形成される。また、ゲート電極をパターニングして電荷捕捉材料をゲート電極構造に組み込むこともできる。このとき、電荷捕捉材料は、イオン伝導性高分子材料、例えば、ナフィオン（ｎａｆｉｏｎ）（登録商標）という商標名でデュポンにより市販される製品である、スルホン酸基を終端とするペルフルオロ化された（ペルフルオロビニルエーテル）ダングリングチェーンがグラフト重合されたポリ（テトラフルオロエチレン）（ＰＴＦＥ）タイプの疎水性骨格から成るアイオノマーであることが有益である。
【００１９】
例えば図３の場合、捕捉領域９は、特異的に堆積された半導体材料の分解によって形成することもできる。しかしながら、ゲート誘電体の領域の分解によって捕捉領域９を形成することも想起できる。この場合、ゲート誘電体６または７の分解された部分は、材料の残りの部分から異なる電気的特性を与える。分解されたゲート誘電体は、より高い表面状態密度を与えるとともに、蓄積された電荷をかなり維持することができる。ゲート誘電体の局所的な分解は、例えば物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。
【００２０】
高い状態と低い状態の定義を得るため、閾値電圧の著しいシフトがもたらされなければならない。このシフトは、もたらされるべき捕捉状態密度に比例するとともに、捕捉状態がもたらされる界面に位置される絶縁材料の電気容量に反比例する。シフトを与える関係は以下の通りである。
【数１】
ここで、ｅは電子電荷、Ｎssは捕捉状態密度、Ｃoｘは誘電体容量である。
【００２１】
一例として、厚さが８００ｎｍで比誘電率が２の誘電体材料において、６．９×１０１０／ｃｍ２に等しい界面状態密度は約５Ｖのシフトを可能にする。厚さが１００ｎｍで比誘電率が２の誘電体材料に関して、１．１×１０１１／ｃｍ２に等しい界面状態密度は約１Ｖのシフトを可能にする。
【００２２】
有利な態様において、状態密度は、１０９／ｃｍ２よりも大きく、好ましくは１０１２／ｃｍ２未満である。
【００２３】
必要とされる材料の分解の有利な実施形態は、数ナノ秒〜数十ナノ秒の範囲、好ましくは１０〜２０ｎｓの範囲のパルスを伴うエキシマレーザ放射を使用する。波長は、紫外線領域に含まれ、例えば２４８ｎｍまたは３８５ｎｍの波長である。レーザパルスによって供給されるエネルギは、照射される材料によって決まる。高分子基板の場合、パルスエネルギは２０ｍＪ／ｃｍ２〜２００ｍＪ／ｃｍ２であることが有益である。このエネルギにより、高分子内のＣ−Ｈ結合の破壊と界面でのＣ−ＯＨ結合（水酸基）またはＣ−ＯＯＨ結合（酸）の形成とに関与するかなりの数の界面状態を形成できる。レーザ照射は、異なる雰囲気で、例えば酸素を含む雰囲気で行なうことができる。紫外線は、吸収が高いため、高分子タイプの基板と関連して特に興味深い。
【００２４】
他の実施形態では、捕捉領域９がゲート誘電体６，７と半導体材料２との間に配置される。この場合、捕捉領域９は、ゲート誘電体６，７を形成する材料および半導体材料２とは異なる電気的特性を有する捕捉材料によって形成される。また、大きな表面状態密度を備える界面によって捕捉領域を形成することもできる。この界面は、ゲート誘電体および／または半導体材料を分解することにより形成できる。表面の分解は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。分解は、一般に数ナノメートルの深さにわたって、単原子層上で、好ましくは幾つかの原子層上で行なわれる。
【００２５】
一般的な態様において、電荷捕捉領域９は、特定の長さの時間にわたって組み込まれた電荷を維持できる領域である。捕捉された電荷は捕捉領域９の分極をもたらす。その結果、捕捉領域９は、静電的態様でデバイスの電気的特性の変化を引き起こす。したがって、メモリセルの少なくとも２つの状態、すなわち、例えば高い状態と低い状態とを規定することが可能になる。
【００２６】
一般的な態様で、捕捉領域９を形成する材料は、イオン伝導性高分子材料、捕捉粒子、例えば金属粒子または強誘電体粒子が充填される高分子材料であってもよい。また、捕捉領域の材料は、高い表面状態密度を備える誘電体または半導体材料であってもよい。特定のケースでは、電荷捕捉領域の材料を、分解された有機半導体材料によって形成することができ、あるいは、同様に分解されるゲート誘電体のうちの１つから形成することができる。
【００２７】
電荷捕捉領域９が有機半導体材料２と電気的に接触した状態で配置される場合には、第１のゲート誘電体（図５）または有機半導体材料（図９）の分解によって捕捉領域を形成するのが有益である。
【００２８】
電荷捕捉領域９がゲート電極４，８と電気的に接触した状態で配置される場合には、イオン伝導性高分子材料から形成される捕捉領域を使用するのが有益である。
【００２９】
図１０に示される別の実施形態において、メモリデバイスは、２つの基本捕捉領域９ａ，９ｂによって形成される電荷捕捉領域９を備える。これらの２つの基本捕捉領域は、互いに上下に配置されており、ゲート誘電体によって分離される。第１の基本捕捉領域９ａは有機半導体材料２と接触し、一方、第２の基本電荷捕捉領域９ｂはゲート電極４，８と接触する。それぞれの基本捕捉領域９ａ，９ｂは、先の実施形態の捕捉領域９と同じ基準を満たす。基本捕捉領域９ａ，９ｂが重ね合される場合には、容量効果が更に高く、それにより、更に低いチャージ電圧を有することができる。基本捕捉領域９ａ，９ｂが同じ平面上にある場合には、マルチビットタイプのメモリ、すなわち、数ビットを記憶できるメモリ、ここでは例えば１ビットの２つの記憶領域を形成することができる。
【００３０】
図１１に示される他の別の実施形態において、メモリデバイスは、少なくとも２つの基本捕捉領域９ａ，９ｂによって形成される電荷捕捉領域を備える。これらの２つの基本捕捉領域は、基板１の表面と平行な同じ平面内に並んで配置される。異なる基本捕捉領域の全てが有機半導体材料２またはゲート電極のうちの１つと接触する。基本捕捉領域は、ゲート誘電体によって分離されるソース・ドレイン電極５と平行なライン、すなわち、チャネル内でのキャリアの動作方向に対して垂直、したがって、２つの電極を分離する最も短い距離に対して垂直なラインを形成する。一実施形態が図１２に示されており、この図では、２つの基本捕捉領域９ａ，９ｂが形成される。これらの２つの捕捉領域は、第１のゲート誘電体およびソース・ドレイン電極５の堆積前に下側ゲート６に形成される。ソース・ドレイン電極５の少なくとも一部が基本捕捉領域９ａ，９ｂの上側に形成され、捕捉領域がキャリアの動きに対して垂直な方向で電極よりも小さい寸法を有することが有益である。この構造により、マルチビットメモリを得ることができる。図１２の実施形態では、下側ゲートが示されておらず、捕捉領域９ａ，９ｂ、下側誘電体６、および、その後にソース・ドレイン電極５が連続的に形成される。その後、図４に示される実施形態と同様に、半導体材料、上側誘電体、および、上側ゲートが形成される。
【００３１】
捕捉領域９は、半導体材料２に対してメモリデバイスの一方側に配置される。したがって、捕捉領域は、半導体材料２と捕捉領域に関連付けられるゲート電極との間に形成される。関連する電極は、データ書き込みを行なうために使用されるゲート電極である。他のゲート電極はデータ読み取りのために使用される。
【００３２】
捕捉領域９が書き込みゲート電極と接触する場合には、ゲート電極電位の変調により、データを捕捉領域に書き込むことができあるいは捕捉領域のデータを消去できる。
【００３３】
捕捉領域９が半導体材料２と接触する場合には、ソース・ドレイン電極５間を通過するように電流を形成しなければならず、また、チャネル内で電荷キャリアが電荷捕捉領域へ方向付けられるように電場を印加しなければならない。概略的には、電子流がソース電極とドレイン電極との間で流れる場合には、電子流と書き込みゲートとの間に配置される捕捉領域へと電子を引き付けるために、書き込みゲート電極がチャネルの電位よりも高いプラス電位を有する。
【００３４】
捕捉領域９で捕捉される電荷キャリアは、容量効果によって、チャネルの両側に配置されるソース・ドレイン電極５および読み取りゲートにより形成されるシングルゲートトランジスタの特性を変える。捕捉領域がチャネルへと同化されるものと対向して配置される場合には、蓄積される電荷がチャネル内での伝導を変える。捕捉領域がソース・ドレイン電極の一方の上側または下側に配置される半導体材料と対向して配置される場合には、電極の注入抵抗が変えられる。
【００３５】
このメモリデバイス構造は、データ読み取りを行なうために書き込みゲート電極を使用しないため、特に有益である。したがって、メモリデバイスは、データがそれぞれの読み取りで多かれ少なかれ削除されあるいは損なわれる読み取り障害現象に抗するべく特にロバスト性が高い。
【００３６】
この有機メモリデバイスにおいて、捕捉領域９の電荷は、トンネル効果によってではなく、伝導によって、ゲート電極からあるいはトランジスタのチャネルから生じる。これは、この分野で使用される印刷技術の厚い層でトンネル効果を適用するのが困難だからである。
【００３７】
一般的な態様では、メモリデバイスが以下の製造方法によって形成され、この製造方法は、
− 第１のゲート電極４の形成、
− 第１のゲート誘電体６の形成
− 有機半導体材料２と接触するソース・ドレイン電極５であって、電極間表面を規定するソース・ドレイン電極５の形成、
− 第２のゲート誘電体７の形成、
− 第２のゲート電極８の形成、
を含む。
【００３８】
異なる想定し得る実施形態に関しては、有機半導体材料２とゲート電極４，８のうちの一方との間に電荷捕捉領域９を形成することも必要である。先に明記したように、捕捉領域９をゲート電極６，７のうちの一方または有機半導体材料２と電気的に接触させることも必要である。同様に、読み取りゲートにより形成されるトランジスタの動作に影響を与える容量効果を有するべく、捕捉領域９が少なくとも電極間表面と対向しなければならない。
【００３９】
やや詳しい態様では、異なるデバイス間の短絡を防止するために、非導電性材料から形成される任意の基板１から以下の態様でメモリデバイスを製造できる。基板１は、例えば、ガラス、ポリイミド、ポリエチレンテレフタレート、または、ポリエチレンナフタレート基板である。
【００４０】
第１のゲート電極４が従来の態様で基板１上に形成される。この第１のゲート電極４は、例えば、金属材料から、例えば厚さが３０〜１００ｎｍの金から形成され、あるいは、「ＰＳＳ」と称されるポリ（スチレン−スルホン酸塩）ナトリウムと「ＰＥＤＯＴ」と呼ばれるポリ（３，４−エチレン−ジオキシチオフェン）との混合物などの導電性高分子から形成され、あるいは、金属粒子に基づくインクから形成される。第１のゲート電極４は、スクリーン印刷または堆積と、その後のフォトリソグラフィおよびエッチングステップとによって形成できる。マスクを介したレーザアブレーションによってあるいはフォトリソグラフィによって第１のゲート電極４のパターニングを行なうこともできる。
【００４１】
図７に示される特定の実施形態では、捕捉領域９の捕捉材料が第１のゲート電極４上に堆積される。この捕捉材料は、捕捉領域９のみを形成するために選択的態様で堆積させることができる。また、捕捉材料を「フルウエハ」態様で堆積させてパターニングすることにより捕捉領域９を画定することもできる。捕捉領域９は、例えば、スクリーン印刷によって、あるいは、堆積とその後のフォトリソグラフィおよびエッチングステップとによって形成することもできる。
【００４２】
その後、基板１上には、第１のゲート電極４の上側に第１のゲート誘電体６が堆積される。第１のゲート誘電体６は、絶縁材料、例えば酸化ケイ素または好ましくは紫外線放射下で架橋できる架橋可能高分子である。第１のゲート誘電体６を液体方法によって堆積させた後に例えば紫外線により硬化させることができる。紫外線と関連付けられる露光マスクの使用は、第１のゲート誘電体６が維持されるべき領域を規定するために有益である。第１のゲート誘電体６のパターニングは、第１のゲート誘電体６の形状およびサイズを規定するとともに、第１のゲート電極４のために接触を行なうことができるようにする領域も規定する。
【００４３】
その後、ソース・ドレイン電極５が第１のゲート誘電体６上に形成され、これらのソース・ドレイン電極５は、第１のゲート電極４の材料群と同じ材料群から選択される導電材料から形成される。ソース・ドレイン電極５は、スクリーン印刷によって、あるいは、堆積ステプとその後のフォトリソグラフィおよびエッチングステップとによって形成される。ソース・ドレイン電極５は、蒸着とその後のパターニングとによって、例えばレーザアブレーションによって形成されるのが有益である。
【００４４】
図５に示される特定の実施形態では、捕捉領域９が半導体材料２と第１の誘電体材料６との間のチャネル下に配置される。この特定の実施形態では、ソース・ドレイン電極５がパターニングされると同時に捕捉領域９を形成することが特に有益である。この特定の実施形態では、第１のゲート誘電体６を分解することにより電荷捕捉材料が第１のゲート誘電体６に形成されるのが有益である。この分解は、ソース・ドレイン電極５をパターニングするために使用されるレーザ放射により行なうことができる。したがって、ソース・ドレイン電極５の形成および捕捉領域９の形成は、同じレーザ放射を用いて同時に達成される。
【００４５】
ソース・ドレイン電極５が有機半導体材料２の上側、すなわち、有機半導体材料２と第２のゲート誘電体７との間に配置される場合には、ソース・ドレイン電極５のパターニングを使用して捕捉領域９を形成することも有益である。このとき、捕捉領域９は分解によって有機半導体材料２に形成される。前述したように、分解は、レーザ放射によって、あるいは、熱処理、一般的にはエッチングによって達成できる。
【００４６】
その後、基板１上には、有機半導体材料２が第１のゲート誘電体２上およびソース・ドレイン電極５上に堆積される。有機半導体材料２は、例えば、ポリトリ−アリールアミン（ＰＴＡＡ）またはポリ（９，９−ジアルキルフルオレン−アルト−トリアリルアミン）（ＴＦＢ）などのアモルファス高分子材料、あるいは、ポリ（３−ヘキシル）チオフェン（Ｐ３ＨＴ）またはポリ（クォーターチオフェン）（ＰＱＴ）などの小結晶化分子状態の材料である。半導体材料２が液体手段によって堆積されると、半導体材料２は、既に形成された層を分解しない溶媒と関連付けられるのが有益である。半導体材料２は、例えば、トルエンタイプの溶媒と関連付けられる。半導体材料２は、一般に、トルエン中またはキシレン中で溶解できるペンタセン誘導体、例えばトリイソプロピルシリルペンタセン（ＴＩＰＳ−ペンタセン）である。
【００４７】
第２のゲート誘電体７が有機半導体材料２上に堆積される。この第２のゲート誘電体７は、任意の適した技術によって、特に有機半導体材料２に影響を及ぼさない溶媒における液体手段によって堆積させることができる。フッ素化溶媒、例えばサイトップ（Ｃｙｔｏｐ）（商標）（旭硝子株式会社（ＡＳＨＡＩ ＧＬＡＳＳ）によって市販されるポリフルオロブテニルビニルエーテルにおける商標名）を使用するのが有益である。第２のゲート誘電体７は、例えば溶媒の蒸着によって、一般的にはアニーリングによって形成される。第２のゲート誘電体７は、第１のゲート誘電体６と同じ材料からあるいは異なる材料から形成することができる。
【００４８】
図２に示される他の実施形態では、第２のゲート誘電体７と第２のゲート電極８との間に捕捉領域９が形成される。捕捉材料は、第２のゲート誘電体７中にあるいは第２のゲート誘電体７の上側に形成される。捕捉材料は、例えば、液体方法によって第２のゲート誘電体７の上側に局所的態様で堆積されるナフィオン（ｎａｆｉｏｎ）（登録商標）などの液体または固体イオン性電解質である。液体方法による局所的堆積は、一般に、インクジェットによって、スクリーン印刷によって、あるいは、例えばエタノールまたは水である極性溶媒中での写真製版法によって行なわれる。極性溶媒の使用は有益である。これは、極性溶媒が、一般的にフッ素化溶媒に敏感な第２のゲート誘電体７に影響を及ぼさないからである。
【００４９】
第２のゲート電極８が、第２のゲート誘電体７上、または、第２の誘電体７上および捕捉領域９上に形成される。第２のゲート電極８の形成は、従来の態様で、例えば印刷方法によってあるいは蒸着によって行なわれる。第２のゲート電極８の材料は、第１のゲート電極４と同じ材料から選択される。第１および第２のゲート電極４，８は、同一の材料から形成することができ、あるいは、異なる材料から形成することができる。
【００５０】
一例として、ソース電極またはドレイン電極５を分離する距離は、１００ミクロン未満、一般的には５〜１００ミクロンである。ゲート電極４，８は、１００ミクロン未満、一般的には５〜１００ミクロンの長さを有する。２つのゲートが同じ寸法を有する必要はない。第１のゲート誘電体６および第２のゲート誘電体７の厚さは、５ミクロン未満、一般的には１００ナノメートル〜１ミクロンである。２つのゲート誘電体６，７の厚さは異なることができる。有機半導体材料２の厚さは１ミクロン未満であり、一般的には、厚さは５０ナノメートル〜２００ナノメートルである。５０ナノメートルを超える厚さにより、良好な電荷伝導性能を与えるトランジスタを得ることができ、一方、２００ｎｍ未満の厚さにより、メモリデバイスとして十分な２つのゲート電極４，８間の結合を使用できる。メモリの寸法は、単なる指標的な目的で与えられており、使用される異なる材料により与えられる電気的性能に応じて、与えられた寸法よりも小さくすることができる。
【００５１】
このデバイスは、単一基板上に多数の構成要素を形成するために特に有利な「ラージサーフェス」技術と呼ばれる印刷技術によって実施することができる。
【００５２】
更なる他の別の実施形態では、ナフィオンの層とゲート誘電体の分解とを組み合わせて、捕捉効果を高めることができるようにする単一の捕捉領域を形成することも想起できる。
【００５３】
図１３および図１４は、異なる実施形態に係る電極間表面の範囲を概略態様で平面図で示している。図１３および図１４には、半導体材料２およびソース・ドレイン電極５だけが示されている。図１３では、半導体材料２がソース・ドレイン電極５を覆い、あるいは、半導体材料２がソース・ドレイン電極５によって覆われる。これらの状態下で、電極間表面２ａ（斜線で表わされる）は、電極５と半導体材料２との間に接触面を備えるとともに、２つの電極５間にある半導体材料２の領域の表面を備える。図１３に示されるように電極が簡単な形状を有すると、半導体領域は、電極５の対向する表面とこれらの２つの対向表面の端部を結ぶ仮想線とによって画定される。
【００５４】
図１４において、半導体材料２は、ソース・ドレイン電極５を覆わず、また、ソース・ドレイン電極５によって覆われない。この実施形態は、図５に示される実施形態に類似している。この場合、電極間表面２ａ（斜線で表わされる）は、２つの電極５間にある半導体材料２の領域によって占められる表面のみに対応する。
【００５５】
半導体材料２の電極間表面２ａは、基板１と平行な、すなわち、異なる層が堆積される基板１の表面と平行な平面内に規定される表面である。半導体材料２のこの電極間表面２ａはソース・ドレイン電極５によって画定される。これは、これらの電極が仮想境界線を形成するために使用されるからである。
【特許請求の範囲】
【請求項１】
− 第１のゲート電極（４）と、
− 第１のゲート誘電体（６）と、
− 有機半導体材料（２）と、
− 第２のゲート電極（８）と、
− 第２のゲート誘電体（７）と、
− 半導体材料（２）の電極間表面（２ａ）を画定するソース・ドレイン電極（５）と、
− 有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置される電荷捕捉材料（９）と、
を備えるダブルゲートトランジスタであって、
捕捉材料（９）は、ゲート電極（６，７）のうちの一方または有機半導体材料（２）と電気的に接触するとともに、電極間表面（２ａ）と部分的に対向していることを特徴とする、ダブルゲートトランジスタ。
【請求項２】
電荷捕捉材料（９）がゲート誘電体（６，７）の一部を備えることを特徴とする、請求項１に記載のデバイス。
【請求項３】
電荷捕捉材料（９）が有機半導体材料（２）の一部を備えることを特徴とする、請求項１または請求項２に記載のデバイス。
【請求項４】
電荷捕捉材料（９）がイオン伝導性高分子材料から形成されることを特徴とする、請求項１に記載のデバイス。
【請求項５】
電荷捕捉材料（９）は、スルホン酸基を終端とするペルフルオロ化されたダングリングチェーンがグラフト重合されたポリ（テトラフルオロエチレン）タイプの骨格を備えることを特徴とする、請求項４に記載のデバイス。
【請求項６】
電荷捕捉材料（９）から形成される基本捕捉領域（９ａ，９ｂ）を備えることを特徴とする、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
メモリデバイスを製造するための方法であって、
− 第１のゲート電極（４）の形成、
− 第１のゲート誘電体（６）の形成、
− 有機半導体材料（２）と接触するソース・ドレイン電極（５）であって、電極間表面（２ａ）を規定するソース・ドレイン電極（５）の形成、
− 第２のゲート誘電体（７）の形成、
− 第２のゲート電極（８）の形成、
を連続的に含み、
有機半導体材料（２）とゲート電極（４，８）のうちの一方との間での電荷捕捉材料（９）の形成を含み、捕捉材料（９）は、ゲート電極（６，７）のうちの一方または有機半導体材料（２）と電気的に接触するとともに、電極間表面（２ａ）と部分的に対向していることを特徴とする、方法。
【請求項８】
捕捉材料（９）が第１のゲート誘電体（６）の一部の分解によって形成されることを特徴とする、請求項７に記載の方法。
【請求項９】
捕捉材料（９）が有機半導体材料（２）の一部の分解によって形成されることを特徴とする、請求項７に記載の方法。
【請求項１０】
捕捉材料（９）は、ソース・ドレイン電極（５）のパターニングが行なわれるときに形成されることを特徴とする、請求項８または請求項９に記載の方法。
【請求項１１】
捕捉材料（９）は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって形成されることを特徴とする、請求項８から１０のいずれか一項に記載の方法。
【請求項１】
− 第１のゲート電極（４）と、
− 第１のゲート誘電体（６）と、
− 有機半導体材料（２）と、
− 第２のゲート電極（８）と、
− 第２のゲート誘電体（７）と、
− 半導体材料（２）の電極間表面（２ａ）を画定するソース・ドレイン電極（５）と、
− 有機半導体材料（２）とゲート電極（４，８）のうちの一方との間に配置される電荷捕捉材料（９）と、
を備えるダブルゲートトランジスタであって、
捕捉材料（９）は、ゲート電極（６，７）のうちの一方または有機半導体材料（２）と電気的に接触するとともに、電極間表面（２ａ）と部分的に対向していることを特徴とする、ダブルゲートトランジスタ。
【請求項２】
電荷捕捉材料（９）がゲート誘電体（６，７）の一部を備えることを特徴とする、請求項１に記載のデバイス。
【請求項３】
電荷捕捉材料（９）が有機半導体材料（２）の一部を備えることを特徴とする、請求項１または請求項２に記載のデバイス。
【請求項４】
電荷捕捉材料（９）がイオン伝導性高分子材料から形成されることを特徴とする、請求項１に記載のデバイス。
【請求項５】
電荷捕捉材料（９）は、スルホン酸基を終端とするペルフルオロ化されたダングリングチェーンがグラフト重合されたポリ（テトラフルオロエチレン）タイプの骨格を備えることを特徴とする、請求項４に記載のデバイス。
【請求項６】
電荷捕捉材料（９）から形成される基本捕捉領域（９ａ，９ｂ）を備えることを特徴とする、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
メモリデバイスを製造するための方法であって、
− 第１のゲート電極（４）の形成、
− 第１のゲート誘電体（６）の形成、
− 有機半導体材料（２）と接触するソース・ドレイン電極（５）であって、電極間表面（２ａ）を規定するソース・ドレイン電極（５）の形成、
− 第２のゲート誘電体（７）の形成、
− 第２のゲート電極（８）の形成、
を連続的に含み、
有機半導体材料（２）とゲート電極（４，８）のうちの一方との間での電荷捕捉材料（９）の形成を含み、捕捉材料（９）は、ゲート電極（６，７）のうちの一方または有機半導体材料（２）と電気的に接触するとともに、電極間表面（２ａ）と部分的に対向していることを特徴とする、方法。
【請求項８】
捕捉材料（９）が第１のゲート誘電体（６）の一部の分解によって形成されることを特徴とする、請求項７に記載の方法。
【請求項９】
捕捉材料（９）が有機半導体材料（２）の一部の分解によって形成されることを特徴とする、請求項７に記載の方法。
【請求項１０】
捕捉材料（９）は、ソース・ドレイン電極（５）のパターニングが行なわれるときに形成されることを特徴とする、請求項８または請求項９に記載の方法。
【請求項１１】
捕捉材料（９）は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって形成されることを特徴とする、請求項８から１０のいずれか一項に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２０１３−５０７０１２（Ｐ２０１３−５０７０１２Ａ）
【公表日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１２−５３２６４１（Ｐ２０１２−５３２６４１）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【国際出願番号】ＰＣＴ／ＦＲ２０１０／０００６５０
【国際公開番号】ＷＯ２０１１／０４２６１９
【国際公開日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
【公表日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【国際出願番号】ＰＣＴ／ＦＲ２０１０／０００６５０
【国際公開番号】ＷＯ２０１１／０４２６１９
【国際公開日】平成２３年４月１４日（２０１１．４．１４）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
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