【課題】半導体装置を微細化でき、コンタクトプラグと導電部材との接触面積を十分に確保でき、コンタクト抵抗を十分に下げて、接続部分における電流の集中を低減できるとともに、導電部材を形成する際に、導電部材がコンタクトプラグを踏外すことを防止できるＤＲＡＭ型キャパシタを有する半導体装置を提供する。
【解決手段】第１層間絶縁膜３１よりも下に配置された第１導電部材２と電気的に接続されたコンタクトプラグ１２と、第１層間絶縁膜３１上に設けられ、コンタクトプラグ１２と電気的に接続された第２導電部材１６とを有し、コンタクトプラグ１２は、小径部１２ａと、小径部１２ａ上に配置された大径部１２ｂとを有し、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きく、大径部１２ｂの面積が、第２導電部材１６と大径部１２ｂとの接続面１６ｂの面積よりも平面視で大きい半導体装置とする。 （もっと読む）

【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる。
【解決手段】半導体基板１の主面の第１方向Ａに延在し、その主面上にゲート絶縁膜ＧＺ１を介して形成され、側壁にサイドウォールスペーサ５を備えたゲート電極ＧＥ３と、その側方下部である第１部分Ｊに達するソース／ドレイン領域ｐ１Ｊと、半導体基板１の主面を覆うようにして順に形成された、エッチング速度の異なる窒化シリコン膜６および酸化シリコン膜７を有する半導体装置であって、第１部分Ｊにおいて、ゲート電極ＧＥ３はサイドウォールスペーサ５に覆われておらず、ゲート電極ＧＥ３の上面、側面およびソース／ドレイン領域ｐ１Ｊは、シリサイド層４Ｊによって覆われることで電気的に接続され、シリサイド層４Ｊにはノードコンタクト電極ＮＣ２が電気的に接続されている。 （もっと読む）

【課題】高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。
【解決手段】基板（１００）内に形成された素子分離膜（１０２Ｃ）によって画定され、チャネル幅方向（Ｘ軸方向）に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜（１０２Ｃ）の上に突出した活性領域（１００Ｂ）と、凹部の段差面に沿って形成された下部絶縁膜（１０８Ａ）と、下部絶縁膜（１０８Ａ）上に形成された電荷保存層（１０９Ａ）と、電荷保存層（１０９Ａ）上に形成された上部絶縁膜（１１０Ａ）と、上部絶縁膜（１１０Ａ）上に形成されたゲート電極（１１１Ｂ）とを備える。 （もっと読む）

【課題】超臨界成膜法を用いて基板上にアモルファス膜を形成するにあたり、形成したアモルファス膜のモフォロジーを悪化させることなく、膜中の不純物量を低減し、膜密度を向上させることによって、膜の電気特性を改善させることができる方法および装置を提供する。
【解決手段】（ａ）膜前駆体を超臨界流体に溶解させた前駆体溶液を成膜チャンバ内に供給して、基板上にアモルファス膜を成膜する工程と、（ｂ）熱処理雰囲気ガス下、前記アモルファス膜をその結晶化温度より低い温度で熱処理する工程とを有する方法により、基板上にアモルファス膜を形成する。前記工程（ｂ）は前記成膜チャンバ内で行ってもよく、前記成膜チャンバとは異なる熱処理チャンバ内で行ってもよい。 （もっと読む）

【課題】半導体ウエハの両面に形成された絶縁膜を除去する際に、半導体ウエハの表面にパーティクルが付着することを抑制すること。
【解決手段】本発明は、半導体ウエハの半導体素子を形成すべき面である表面及び該表面の反対の面である裏面に絶縁膜を形成する工程Ｓ２２と、半導体ウエハの前記裏面に選択的に第１薬液を供給することにより、前記裏面に形成された前記絶縁膜を除去する工程Ｓ２６と、第２薬液に複数の半導体ウエハを同時に浸漬させることにより、表面に形成された絶縁膜を除去する工程Ｓ３０と、を有する半導体装置の製造方法及び半導体装置の製造装置である。 （もっと読む）

【課題】コンタクト抵抗の増加やリーク電流の発生のないビット線コンタクト構造を有する不揮発性半導体記憶装置を提供することにある。
【解決手段】基板１００表面にビット線１０９、基板１００上のビット線１０９間に電荷捕獲機能を有するゲート絶縁膜１０４、ゲート絶縁膜１０４上にビット線１０９に直交するワード線１１４、ワード線１１４間にワード線間埋め込み絶縁膜１１５が形成されている。ビット線コンタクト形成領域において、ワード線間埋め込み絶縁膜１１５に開口部が形成され、この開口部側面に側壁膜１１７が形成されており、ワード線１１４間に形成されたビット線コンタクト１２１は、開口部側面に形成された側壁膜１１７に対して自己整合的に形成されてビット線１０９と接続している。 （もっと読む）

【課題】本発明は、高速で相変化メモリデバイスを研磨することができる、相変化メモリデバイスの化学機械研磨（ＣＭＰ）用スラリー組成物を提供することを課題とする。
【解決手段】 前記課題は、脱イオン水および窒素化合物を含む、相変化メモリデバイスの化学機械研磨（ＣＭＰ）用スラリー組成物によって解決する。 （もっと読む）

【課題】本発明は、エラーレートが低く、高速で応答すると共に、低コストで製造することが可能なメモリーデバイスを提供することを目的とする。
【解決手段】メモリーデバイス１００Ａは、基板１０１上に、ゲート電極１０２が絶縁層１０３で覆われている凸部が形成されており、凸部の頂部に、導電層１０４ｂが形成されており、基板１０１上の凸部に対して一方の側に、ソース電極１０４ａが形成されており、基板１０１上の凸部に対してソース電極１０４ａが形成されていない側に、ドレイン電極１０４ｃが形成されており、導電層１０４ｂとソース電極１０４ａ及び導電層１０４ｂとドレイン電極１０４ｃの間に存在する絶縁層１０３上に半導体層１０５が形成されているトランジスタを有する。 （もっと読む）

【課題】コンタクトプラグ間にブリッジが発生するのを防止し、ビット線不良の防止に有効なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上に形成された第１及び第２の層間絶縁膜１０４，１１４をエッチングして、セル領域の接合領域を露出させる第１及び第２のコンタクトホール１０６，１１６を形成する。このコンタクトホールの内部に第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグ１１０，１１８ａを形成する。コンタクトプラグ上部のコンタクトホールの側壁にスペーサ１２０ａを形成する。それによって、例えば導電性残留物層１１２及び第１及び第２の層間絶縁膜界面に発生したオープンパスのためにドレインコンタクトプラグ間で連結するブリッジを防止する。また、ドレインコンタクトプラグと接続されるビット線にて漏洩電流を誘発するなどの不良を防止し、工程の歩留まり及び素子の信頼性を向上させる。 （もっと読む）

【課題】浮遊ゲートの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を簡便且つ確実に抑止して、高信頼性の半導体装置を実現する。
【解決手段】ダミーセル２０ａのダミー浮遊ゲート２３ａは、そのインターフェース部１２側における最外端の側面（端部２３ｂ）が緩斜面に形成されており、その傾斜角度が、当該ダミー浮遊ゲート２３ａの他方の側面及び浮遊ゲート２３における側面の傾斜角度よりも小さくなるように形成される。 （もっと読む）

【課題】本発明は、ＮＯＲフラッシュデバイス及びその製造方法を提供する。
【解決手段】バックエンドオブライン（ＢＥＯＬ）構造を有するＮＯＲフラッシュデバイスにおいて、ＢＥＯＬ構造は導電領域を有する基板と、基板上に形成された第１層間絶縁膜と、導電領域に形成される第１金属ラインと、該第１金属ラインと第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜を貫通する第１コンタクト及び第１コンタクトを通じて第１金属ラインと連結される第２金属ラインを具備して、第１コンタクト、第１及び第２金属ラインのうちで少なくとも一つは銅であり、第１及び第２層間絶縁膜のうちで少なくとも一つは、低誘電物質を含む。 （もっと読む）

【課題】 固相成長に伴う欠陥領域の発生を制御することができ、回路を配置できない領域を最小限にとどめ、ＳＯＩ結晶層を有効に活用することで製造コストの低減をはかる。
【解決手段】 半導体記憶装置の製造方法であって、シリコン基板上に形成された絶縁膜の複数箇所に開口部を設けた後、開口部が設けられた絶縁膜上及び該開口部内にアモルファスシリコン膜を形成し、次いで隣接する開口部間の中央付近でアモルファスシリコン膜を一方の開口部側と他方の開口部側とに分離する溝を形成し、次いで溝が形成されたアモルファスシリコン膜をアニールし、開口部をシードとして単結晶を固相成長させることによりシリコン単結晶層を形成し、次いでシリコン単結晶層上にメモリセルアレイを形成する。 （もっと読む）

【課題】フラッシュメモリー素子の製造方法を提供する。
【解決手段】半導体基板上にゲートを形成する段階と、半導体基板上に第１絶縁膜及び第２絶縁膜を順次に積層して形成して、第１蝕刻工程としてゲート側壁に第１絶縁膜パターン及び第２絶縁膜パターンを形成する段階と、半導体基板にソース及びドレイン領域を形成する段階と、第２絶縁膜パターンを除去して、半導体基板上に第３絶縁膜を形成する段階と、第３絶縁膜に第２蝕刻工程を進行して、ゲート側壁に第１絶縁膜パターン及び第３絶縁膜パターンで形成されたスペーサを形成する段階及びゲート及びスペーサが形成された半導体基板上に層間絶縁膜を形成する段階を含む。それで、層間絶縁膜の形成時にボイドの発生を防止する。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、酸化物誘電体膜／ＴｉＡｌＮ界面の剥離や膜浮きを防止する。
【解決手段】 下部電極１の最表面をＴｉＡｌＮ膜３とし、ＴｉＡｌＮ膜３と酸化物誘電体膜５との界面にチタン酸化物及びアルミ酸化物を含む酸化物系膜４を設ける。 （もっと読む）

【課題】円筒状のストレージノード構造を形成するためのウェットエッチング及び乾燥処理のとき、ストレージノードブリッジの原因となるリーニング現象を防止することができるキャパシタの製造方法を提供する。
【解決手段】セル領域と周辺回路領域とを備える基板２１上に形成された円筒状のストレージノード２５の上部を露出させるステップと、ストレージノード２５の露出した上部を支える非晶質カーボンのメッシュ状支持体２６Ｃを形成するステップと、支持体２６Ｃ上にキャッピング膜を形成するステップと、周辺回路領域を開放させ、かつ、セル領域を覆うマスクを用いて周辺回路領域のキャッピング膜を除去するステップと、マスクと周辺回路領域との支持体２６Ｃを除去するステップと、セル領域に残っているキャッピング膜とセル領域及び周辺回路領域に残っている犠牲膜とを除去するステップと、セル領域に残っている支持体を除去するステップとを含む。 （もっと読む）

【課題】強誘電体キャパシタの特性が向上したメモリセルアレイ、およびその製造方法、さらには本発明のメモリセルアレイを含む強誘電体メモリ装置を提供する。
【解決手段】メモリセルアレイ１００は、強誘電体キャパシタ２０からなるメモリセルがマトリクス状に配列されている。強誘電体キャパシタ２０は、下部電極１２と、上部電極１６と、下部電極１２と上部電極１６との間に設けられた強誘電体部１４とを含む。強誘電体部１４は、下部電極１２と上部電極１６との交差領域に設けられ、強誘電体部１４と上部電極１６との間に、中間電極１８が設けられている。 （もっと読む）

【課題】柱の上にストレージ電極を形成するとき、素子不良を防止し、かつ、処理過程を単純化することができる垂直チャネルを有する半導体素子の製造方法を提供すること。
【解決手段】半導体素子の製造方法は、基板４００上に、ハードマスクパターン４０２を上に有する複数の柱Ｐを形成するステップと、柱Ｐが形成された基板４００の全体上に絶縁膜４１０を形成するステップと、柱Ｐが露出するまでハードマスクパターン４０２及び絶縁膜４１０に対して平坦化処理を行うステップと、露出した柱Ｐの上にストレージ電極を形成するステップとを含む。 （もっと読む）

【課題】共通の構造を有していながら端子の配列が面対称の関係にある２つの半導体チップを有する半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】第１の半導体チップ１００の第１の端子Ｔ₁の位置と、第２の半導体チップ２００の第２の端子Ｔ₂の位置とは、面対称の関係にある。第１の半導体チップ１００の第１のバッファ回路Ｃ₁，Ｃ₂と、第２の半導体チップ２００の第２のバッファ回路Ｃ₁，Ｃ₂とは、少なくとも設計上同一である。第１及び第２の内部回路（デコーダ１１、制御回路２１等）は、少なくとも設計上同一である。配線５５，６１は異なるパターンで形成されてなる。 （もっと読む）

【課題】熱処理を行った場合にも、薄膜誘電体層から酸素が抜け出すことを防止してリーク電流の増加を抑制することが可能で、信頼性の高い薄膜キャパシタを提供する。
【解決手段】下部電極３、薄膜誘電体層４、上部電極５を備えたキャパシタ部を、絶縁保護層１１で覆うとともに、下部電極を底面とする第１のコンタクトホール１３と、上部電極を底面とする第２のコンタクトホール１４を設け、第１および第２のコンタクトホールの内部に、下部電極、上部電極と接続する第１および第２の引き出し導体１５，１６を形成し、かつ、第１および／または第２の引き出し導体が、導電性酸化物層を備えた構成とする。
第１および／または第２の引き出し導体が、導電性酸化物層と金属層とを備え、かつ、導電性酸化物層が、下部および／または電極の、第１のおよび／または第２の引き出し導体との接合面を覆うように配設された構成とする。 （もっと読む）