半導体装置およびその製造方法
【課題】複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる。
【解決手段】半導体基板１の主面の第１方向Ａに延在し、その主面上にゲート絶縁膜ＧＺ１を介して形成され、側壁にサイドウォールスペーサ５を備えたゲート電極ＧＥ３と、その側方下部である第１部分Ｊに達するソース／ドレイン領域ｐ１Ｊと、半導体基板１の主面を覆うようにして順に形成された、エッチング速度の異なる窒化シリコン膜６および酸化シリコン膜７を有する半導体装置であって、第１部分Ｊにおいて、ゲート電極ＧＥ３はサイドウォールスペーサ５に覆われておらず、ゲート電極ＧＥ３の上面、側面およびソース／ドレイン領域ｐ１Ｊは、シリサイド層４Ｊによって覆われることで電気的に接続され、シリサイド層４Ｊにはノードコンタクト電極ＮＣ２が電気的に接続されている。
【解決手段】半導体基板１の主面の第１方向Ａに延在し、その主面上にゲート絶縁膜ＧＺ１を介して形成され、側壁にサイドウォールスペーサ５を備えたゲート電極ＧＥ３と、その側方下部である第１部分Ｊに達するソース／ドレイン領域ｐ１Ｊと、半導体基板１の主面を覆うようにして順に形成された、エッチング速度の異なる窒化シリコン膜６および酸化シリコン膜７を有する半導体装置であって、第１部分Ｊにおいて、ゲート電極ＧＥ３はサイドウォールスペーサ５に覆われておらず、ゲート電極ＧＥ３の上面、側面およびソース／ドレイン領域ｐ１Ｊは、シリサイド層４Ｊによって覆われることで電気的に接続され、シリサイド層４Ｊにはノードコンタクト電極ＮＣ２が電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、複数の電界効果型トランジスタを接続して構成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させたシステムオンチップ（ＳｏＣ：System on Chip）といった半導体装置には、更なる高性能化の要求がなされている。
【０００３】
従来、半導体装置の高性能化は、半導体基板上に集積するＭＩＳ（Metal Insulator Semiconductor）型電界効果型トランジスタなどの半導体素子の微細化による高集積化の実現により、達成されてきた。特に、回路構成が複雑になるに従い、個々の素子を結線する配線も同等またはそれ以上に複雑化し、微細加工技術、多層配線化技術の発展がそれを実現してきた。このような背景から、今後更なる高性能化を目的とした半導体装置の高集積化にとって、配線の簡略化が望まれている。
【０００４】
ところで、スタティック型の記憶素子としての半導体装置であるＳＲＡＭ（Static Random Access Memory）は、その書き込みおよび読み出しの高速性から、種々の演算装置などにおける主記憶装置として利用価値が高い。しかし、１ｂｉｔの情報を記憶する１セルあたりに６素子を要することから、集積化には向かないとされ、現状では、記憶容量の要求が比較的低い箇所、または書き込み／読み出し速度が最優先である箇所への用途に限られている。このような半導体装置とって、本質的な回路構成を変更することなく高集積化を実現できる配線の簡略化が、特に強く要求されている。
【０００５】
そこで、回路構成上同電位となり、半導体基板への配置上近接するノードと配線との接続を、同一のコンタクト電極によって共有して接続することで配線を簡略化する、所謂シェアードコンタクト（Shared Contact）技術が考案され、例えば、特開２００７−２７３４８号公報（特許文献１）や特開２００４−１６５３１７号公報（特許文献２）などに開示されている。
【０００６】
また、上記のシェアードコンタクト技術をＳＲＡＭに適用した技術が、特開２００６−３３９４８０（特許文献３）などに開示されている。
【特許文献１】特開２００７−２７３４８号公報
【特許文献２】特開２００４−１６５３１７号公報
【特許文献３】特開２００６−３３９４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記のようなシェアードコンタクト電極を有する半導体装置において、本発明者らは以下の課題を見出した。
【０００８】
本発明者らは、ＳＲＡＭの生産過程において、シェアードコンタクト電極を有するＳｏＣの歩留まり低下の要因を、同プロセスで形成した試験用素子（ＴＥＧ：Test Element Group）を用いて分析した。その結果、シェアードコンタクト電極部の欠陥に寄与するエラー率が高く、半導体装置の歩留まり低下の一要因となっていることが明らかとなった。更に本発明者らは、不良シェアードコンタクト電極部を詳しく解析したところ、以下に示す知見を得た。以下、図１４，１５を用いて説明する。
【０００９】
本発明者らは、上記特許文献３に開示されている構造のＳＲＡＭに関して検討を行った。図１４には、当該ＳＲＡＭにおける要部（１セル分）平面図を示している。便宜上、導体膜による配線には斜線を付し、コンタクト電極部には十字対角線を付して示している。
【００１０】
ここでは、実際の１セル分のＳＲＡＭ素子と対比させて、その構成を簡単に説明する。スタティック型記憶素子であるＳＲＡＭ回路は、半導体基板１上のｐ型ウェルｐｗおよびｎ型ウェルｎｗに形成された電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１およびＱｐ２により構成されている。ｎ型ウェルｎｗを挟む左右のｐ型ウェルｐｗに形成され、ワードコンタクト電極ＷＣ１と接続したゲート電極ＧＥ１，ＧＥ４を有しているｎチャネル型電界効果型トランジスタ（以下、単にｎ型トランジスタと記述）Ｑｎ１，Ｑｎ４は、回路構成上の対象性を考慮して等価である。これらは、データの読み出し、書き込みを制御するアクセストランジスタ（またはドライバトランジスタ）として機能する。
【００１１】
上記とは別に、ｐ型ウェルｐｗに形成されたｎ型トランジスタＱｎ２，Ｑｎ３，およびｎ型ウェルｎｗに形成されたｐチャネル型電界効果型トランジスタ（以下、単にｐ型トランジスタ）Ｑｐ１，Ｑｐ２が、スタティック（静的）にデータを保持する機能を有する所謂フリップフロップ回路を構成している。それぞれ、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２またはゲート電極ＧＥ２，ＧＥ３において、所望のコンタクト電極（例えば高電位線とのコンタクト電極ＨＣ１など）を有し、ＳＲＡＭ回路を構成している。
【００１２】
ここで、ｎ型ウェルｎｗに形成されたｐ型トランジスタＱｐ２のゲート電極ＧＥ２は、回路構成上、もう一方のｐ型トランジスタＱｐ１のソース／ドレイン領域ｐ２と同電位となる。そして、本発明者らが検討した本構造の半導体装置では、当該ゲート電極ＧＥ２を第１方向Ａに延在させ、更に、Ａに交差する第２方向Ｂに延在させたソース／ドレイン領域ｐ２の近傍まで延長させる、これらをシェアードコンタクト電極ＳＣ１で結線している。上記構成と回路構成上で対象等価である、ｐ型トランジスタＱｐ１のゲート電極ＧＥ３とｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１との間も、同様のシェアードコンタクト電極ＳＣ２により結線されている。これにより、コンタクト電極／配線構造を簡略化でき、集積化に有利であるという利点を得ている。一方で、本発明者らは、このシェアードコンタクト電極ＳＣ１，ＳＣ２の接続不良が、半導体装置の製造歩留まりの低下を招いているという課題を見出している。
【００１３】
図１５は、当該シェアードコンタクト電極ＳＣ１，ＳＣ２部の構成を詳細に説明するために示した、図１４におけるａ−ａ線の断面を矢印の方向に見た要部断面図である。
【００１４】
半導体基板１上に形成したｎ型ウェルｎｗは、例えば酸化シリコン膜などの絶縁膜からなる溝形の分離部２で絶縁分離されている。半導体基板１の主面には、第１方向Ａに延在するように、かつ、第２方向に距離を隔てて、複数のゲート電極ＧＥ２，ＧＥ３，ＧＥｘが形成されている。それぞれは、例えば酸化シリコン膜などからなるゲート絶縁膜ＧＺ１を、半導体基板１の主面との間に備えている。また、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側方下部にはｐ型の半導体領域からなるソース／ドレイン領域ｐ１が形成されている。そして、各電極に接続をとるコンタクト電極ＨＣ１，ＳＣ２が形成されている。ここで、上記コンタクト電極ＨＣ１，ＳＣ２のようなコンタクト電極と、正常なオーミック接続を形成するために、一般的に、トランジスタを構成するソース／ドレイン領域ｐ１およびゲート電極ＧＥ２，ＧＥ３の表面には、シリコンと金属原子の化合物であるシリサイド層４が形成されている。
【００１５】
また、ソース／ドレイン領域ｐ１上とゲート電極ＧＥ２〜ＧＥｘ上との上記シリサイド層４を絶縁分離するために、各ゲート電極ＧＥ２〜ＧＥｘの側壁には、例えば酸化シリコン膜などからなるサイドウォールスペーサ５を備えている。
【００１６】
本発明者らが検討した手法によれば、コンタクト電極ＨＣ１，ＳＣ２などは、エッチング速度の異なる２種類の絶縁膜（ここでは、窒化シリコン膜６および酸化シリコン膜７）を利用する、所謂ＳＡＣ（Self Align Contact）技術により、コンタクト電極用の溝を形成する。このとき、シェアードコンタクト電極ＳＣ２の形成において、以下に示す課題を、本発明者らが見出した。
【００１７】
即ち、メモリセル縮小のために、コンタクト電極の平面サイズは可能な限り小さく設計することが望ましいが、シェアードコンタクト電極ＳＣ２の平面サイズは、小さくし難いという点である。これは、ＳＡＣプロセスにおいて、シェアードコンタクト電極ＳＣ２のサイズが小さいと、側壁絶縁膜５や、合わせ誤差の影響で、シェアードコンタクト電極ＳＣ２とソース／ドレイン領域ｐ１Ｊに形成したシリサイド層４Ｊの接触面積が小さくなり、抵抗増大や、接触不良を起こしやすくなるためである。実際に本発明者らは、上述のＴＥＧ試験により、シェアードコンタクト電極ＳＣ１などにおいて、抵抗増大、接触不良などの現象が発生しやすいことを確認している。これらは結果として、半導体装置の製造歩留まりを妨げる原因となっている。このように、配線構造を簡略化することで半導体記憶素子の高集積化を実現するという目的から本発明者らが導入を検討したシェアードコンタクト技術において、平面サイズの縮小と製造歩留まりの向上とがトレードオフの関係にあるという課題が見出されたのである。
【００１８】
そこで、本発明の目的は、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
即ち、半導体基板の主面の第１方向に延在し、半導体基板の主面上に第１絶縁膜を介して形成され、側壁に第２絶縁膜を備えた第１導体膜と、第１導体膜の側方下部である第１部分に達する半導体領域と、半導体基板の主面を覆うようにして順に形成された、エッチング速度の異なる第３絶縁膜および第４絶縁膜を有する半導体装置であって、第１部分において、第１導体膜は第２絶縁膜に覆われておらず、第１導体膜の上面、側面および半導体領域は、第２導体膜によって覆われることで電気的に接続され、第２導体膜には第３導体膜による導電部が電気的に接続されている。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
即ち、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１では、配線の簡略化を目的として、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置としてのＳＲＡＭにおいて、その製造歩留まりを向上させる技術を例示する。
【００２６】
図１には、本実施の形態１において例示するＳＲＡＭにおいて、１ｂｉｔの情報を保持する１セルの平面図を示したものである。これを用いて、本実施の形態１で例示するＳＲＡＭセルの基本的な回路構成を説明する。当該平面図には、便宜上、導体膜による配線には斜線を付し、コンタクト電極部には十字対角線を付して示している。
【００２７】
一般的にＳＲＡＭ素子１セルは、デジタル入力に対して論理否定を出力するような回路構成を２つ用い、互いの入力ノードと出力ノードとを接続することで、入力情報を静的（スタティック）に保持する機能を有する所謂フリップフロップ回路から成る。即ち、現状の多くの半導体装置を構成する集積回路の論理構成と同様、相補（complementary）的に電界効果トランジスタを用いるものである。従って、半導体基板１上には、ｎチャネル型電界効果型トランジスタ（以下、単にｎ型トランジスタ）、ｐチャネル型電界効果型トランジスタ（以下、単にｐ型トランジスタ）の両極性のトランジスタを１セル内に形成する必要がある。
【００２８】
ｎ型トランジスタはｐ型ウェル内に、ｐ型トランジスタはｎ型ウェル内に形成される。ここで、ウェルとは、半導体基板１の主面に形成され、電界効果型トランジスタをはじめとする種々の半導体素子を作り込むために形成された拡散領域である。また、多数キャリアが電子である半導体領域または箇所をｎ型、同正孔（ホール）である半導体領域または箇所をｐ型と記している。本実施の形態１において、半導体基板１とは、例えば単結晶シリコンを母材とするｐ型半導体材料を用いるものとする。
【００２９】
図１に示すように、本実施の形態１で例示するＳＲＡＭセルにおいて、ｎチャネル／ｐチャネル両極性のトランジスタを相補的に用いる必要があることから、半導体基板１の主面にはｐ型ウェルｐｗおよびｎ型ウェルｎｗが第１方向Ａに沿って交互に形成されている。そして、各ウェルｐｗ，ｎｗには、複数の電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１（第１電解効果型トランジスタ），Ｑｐ２（第２電解効果型トランジスタ）が形成されている。
【００３０】
本実施の形態１で例示する電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１，Ｑｐ２の基本的な構成を以下で詳しく説明する。
【００３１】
はじめに、半導体基板１の第１方向Ａに延在する第１導体膜をゲート電極ＧＥ１〜ＧＥ４としている。ゲート電極ＧＥ１〜ＧＥ４としての第１導体膜は、例えば多結晶シリコンを主体とする導体膜を用いるものとする。後に断面図を用いて詳細を説明するように、ゲート電極ＧＥ１〜ＧＥ４と半導体基板１との間には、ゲート絶縁膜（第１絶縁膜）ＧＺ１が形成されている。
【００３２】
次に、上記の第１方向Ａに交差する方向である第２方向Ｂに延在する半導体領域を、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２としている。特に、ｐ型ウェルｐｗに形成されるｎ型トランジスタＱｎ１〜Ｑｎ４はｎ型半導体領域によるソース／ドレイン領域ｎ１，ｎ２を有し、ｎ型ウェルｎｗに形成されるｐ型トランジスタＱｐ１，Ｑｐ２はｐ型半導体領域によるソース／ドレイン領域ｐ１，ｐ２を有している。上記のゲート電極ＧＥ１〜ＧＥ４およびソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２を３端子として、電界効果型トランジスタが構成されている。
【００３３】
以下では、ＳＲＡＭを構成する個々のトランジスタＱｎ１〜Ｑｎ４，Ｑｐ１，Ｑｐ２の機能について、詳しく説明する。
【００３４】
ここで、ｎ型ウェルｎｗの両脇に形成されたｐ型ウェルｐｗ内の構成は、回路構成上の対象性を考慮すれば、左右のｐ型ウェルｐｗにおいて同等のものである。まず、ｐ型ウェルｐｗ内に形成されたｎ型トランジスタＱｎ１〜Ｑｎ４に関して説明する。これらのうち、ワード線に結線されるワードコンタクト電極ＷＣ１に電気的に接続したゲート電極ＧＥ１またはＧＥ４を有しているｎ型トランジスタＱｎ１，Ｑｎ４がある。これらは、ＳＲＡＭにおけるデータ保持領域へのデータ読み出し、書き込みを制御するアクセストランジスタまたはドライバトランジスタとして機能する。各ソースドレイン領域ｎ１，ｎ２は、ビット線に結線されるビットコンタクト電極ＢＣ１およびノードコンタクト電極ＮＣ１と電気的に接続されている。
【００３５】
ｐ型ウェルｐｗに形成されたもう一方のｎ型トランジスタＱｎ２またはＱｎ３は、それぞれｎ型トランジスタＱｎ１またはＱｎ４と、ソース／ドレイン領域ｎ１またはｎ２を共有することで、電気的に接続されている。当該ｎ型トランジスタＱｎ２またはＱｎ３は、片方のソース／ドレイン領域ｎ１またはｎ２において、回路全体にかかる低電位（主に接地）側の定電圧に接続する低電位コンタクト電極ＬＣ１と電気的に接続されている。
【００３６】
また、上記の低電位コンタクト電極ＬＣ１を有するｎ型トランジスタＱｎ２，Ｑｎ３と、第１方向Ａに延在するゲート電極ＧＥ２，ＧＥ３を共有するようにして、極性が逆であるｐ型トランジスタＱｐ１，Ｑｐ２が、ｎ型半導体領域に形成されている。即ち、これら２組の極性の異なる電界効果トランジスタ（Ｑｎ２とＱｐ２，および、Ｑｎ３とＱｐ１）がゲート電極（それぞれＧＥ２およびＧＥ３）を共有して接続されることで、ゲート入力に対して論理否定を出力するような相補的な回路構成を２つ、半導体基板１上のＳＲＡＭ素子１セル内に実現しているのである。ｐ型トランジスタＱｐ１，Ｑｐ２のソース／ドレイン領域ｐ２，ｐ１の一方は、回路全体にかかる高電位（主に電源電圧）側の定電圧に接続する高電位コンタクト電極ＨＣ１と電気的に接続されている。
【００３７】
そして、これらにデータ保持を行わせるために、片方の相補的回路構成の入力となるゲート電極ＧＥ２（またはＧＥ３）と、出力となるノードを接続することで、上記２組の相補的回路構成は入力データを静的に保持し得る。
【００３８】
ここで、ＳＲＡＭの回路機能の定性的な解釈として、高電位コンタクト電極ＨＣ１に接続されたｐ型トランジスタＱｐ１，Ｑｐ２を負荷素子として見ることができる。そして、高電位コンタクト電極ＨＣ１から、負荷であるｐ型トランジスタＱｐ１，Ｑｐ２を経由して電圧降下したノードが出力ノードとなる。即ち、ｎ型トランジスタＱｎ３とｐ型トランジスタＱｐ１とからなる相補的回路構成を基準に見た場合、共通ゲート電極ＧＥ３（入力ノード）と、ｐ型トランジスタＱｐ２（負荷）において、高電位コンタクト電極ＨＣ１とは接続していない側のソース／ドレイン領域ｐ１（出力ノード）とを電気的に接続することで、データを静的に保持する回路構成を実現することができる。
【００３９】
このとき、上述のように、本実施の形態１において例示するＳＲＡＭ素子の半導体基板１上における配列は、ゲート電極ＧＥ１〜ＧＥ４を第１方向Ａに延在させ、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２を第１方向Ａと交差する第２方向Ｂに延在させるという特徴を持っている。従って、電気的に接続させたいゲート電極ＧＥ３とｐ型ソース／ドレイン領域ｐ１とを近接させ、接続する第１部分Ｊを設けることは構造上容易である。
【００４０】
ここで、本発明者らが検討した手法（図１４，図１５参照）によれば、第２方向Ｂに延在するｐ型ソース／ドレイン領域ｐ１である半導体領域を、ゲート電極ＧＥ３の側方下部にまで到達させるように形成し、シェアードコンタクト電極ＳＣ２により結線している。しかし、本発明者らの更なる検討によれば、側壁絶縁膜を有するゲート電極ＧＥ３とソース／ドレイン領域ｐ１とを跨ぐシェアードコンタクト電極ＳＣ２では、抵抗増大や接触不良を招きやすく、歩留まりの低下を招くということが分かっている。
【００４１】
そこで、本実施の形態１で例示する構造のＳＲＡＭセルでは、上記第１部分Ｊにおいて、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１とを電気的に接続させる構成を、以下で詳しく説明する。
【００４２】
第１方向Ａに延在するゲート電極ＧＥ３と、第２方向Ｂに延在するソース／ドレイン領域ｐ１とを接続させる第１部分Ｊ付近の構成を説明するために、図１におけるａ−ａ線の断面図を矢印の方向に見た要部断面図を図２に示す。
【００４３】
半導体基板１の主面に形成されたｎ型ウェルｎｗは、例えば酸化シリコン膜などを主体とした絶縁膜よりなる溝型の分離部２により絶縁分離された活性領域３を形成している。この活性領域３に、所望の半導体素子が形成されている。本実施の形態１において、分離部２として溝型の所謂ＳＴＩ（Shallow Trench Isolation）としたが、フィールド酸化膜構造でも良い。
【００４４】
活性領域３には、第１方向Ａに延在し、第２方向Ｂに距離を隔てるようにして、第１絶縁膜よりなるゲート絶縁膜ＧＺ１を介して、第１導体膜からなる複数のゲート電極ＧＥ２，ＧＥ３，ＧＥｘが形成されている。ゲート絶縁膜ＧＺ１を形成する第１絶縁膜としては、例えば、酸化シリコン膜などを用いるものとする。また、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘを形成する第１導体膜としては、例えば、多結晶シリコン膜などを用いるものとする。図中端部に位置するゲート電極ＧＥｘは、ＳＲＡＭ素子１セルには関与しないトランジスタを構成するものであって、図１では省略している。
【００４５】
同じく活性領域３には、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側方下部の半導体基板１の主面に、ｐ型半導体領域であるソース／ドレイン領域ｐ１が形成されている。ここで、微細化された電界効果型トランジスタのチャネルにキャリアを供給するソース／ドレインは、デザインルールに則り、コンタクト電極と直接接続するソース／ドレイン領域ｐ１よりも濃度が薄く、より浅い接合が要求される。そのため、実際の電界効果型トランジスタでは、チャネル領域近傍まで、ソース／ドレイン領域ｐ１から延びるようにして、濃度が薄く、接合の浅いｐ型半導体領域である、所謂エクステンション領域ｐ１１を有している。
【００４６】
上記のような、ゲート絶縁膜ＧＺ１を介して形成されたゲート電極ＧＥ２，ＧＥ３，ＧＥｘと、エクステンション領域ｐ１１を有するソース／ドレイン領域ｐ１とにより、ｐ型トランジスタＱｐ２，Ｑｐｘが形成されている。ｐ型トランジスタＱｐｘは、ＳＲＡＭ素子１セルの構成には関与しておらず、図１では省略している。各電極ＧＥ２，ＧＥ３，ＧＥｘ，または、ソース／ドレイン領域ｐ１それぞれの表面には、コンタクト電極（後に詳細を説明）と正常なオーミックコンタクトを、形成するためのシリサイド層４が形成されている。シリサイド層４とは、例えば、コバルト（Ｃｏ）やタングステン（Ｗ），または、ニッケル（Ｎｉ）などの金属と、シリコン（Ｓｉ）との化合物層である、コバルトシリサイド、タングステンシリサイド、または、ニッケルシリサイドなどとする。
【００４７】
各ゲート電極ＧＥ２，ＧＥ３，ＧＥｘは側壁を覆うようにして、サイドウォールスペーサ（第２絶縁膜）５を有している。ここで、本実施の形態１で例示するサイドウォールスペーサ５は、２層の酸化シリコン膜５１，５２としているが、形成段階が異なるだけで、質的な違いは無い。構成としては、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘが絶縁膜で覆われていることが必要であって、本実施の形態１による効果は、２層の酸化シリコン膜５１，５２によって限定されるものでは無く、酸化シリコン膜５２のみで形成しても良く、酸化シリコン膜５１と窒化シリコン膜５２で形成しても良く、あるいは３層以上の絶縁膜で形成しても良い。
【００４８】
本実施の形態１においては、ＳＲＡＭにおける一方の相補的構成回路のｎ型／ｐ型トランジスタ（Ｑｎ３とＱｐ１）の共通入力ノードであるゲート電極ＧＥ３と、もう一方の相補的構成回路のｎ型／ｐ型トランジスタ（Ｑｎ２とＱｐ２）の出力ノードである、ｐ型トランジスタのソース／ドレイン領域ｐ１Ｊとを、電気的に接続するために、前述のシリサイド層４Ｊを用いていることにある。
【００４９】
まず、ソース／ドレイン領域ｐ１Ｊが、延在する第２方向Ｂにおいて、ゲート電極ＧＥ３の側方下部である第１部分Ｊにまで達している。更に、この第１部分Ｊにおいてゲート電極ＧＥ３の側壁には、サイドウォールスペーサ５が形成されていない。そして、シリコンを母材として形成されているゲート電極ＧＥ３の上面、および、前述のサイドウォールスペーサ５が形成されていない第１部分Ｊにおける側面、更に、同じくシリコンを母材として形成されており、第１部分Ｊにおいてゲート電極ＧＥ３の側方下部に達しているソース／ドレイン領域ｐ１Ｊの上面のそれぞれが、シリサイド層（第２導体膜）４Ｊによって一体的に覆われている。このシリサイド層４Ｊは、ゲート電極ＧＥ３およびソース／ドレイン領域ｐ１Ｊを電気的に接続している。
【００５０】
主面に上記の様な構成を有する半導体基板１は、順に、窒化シリコン膜（第３絶縁膜）６，酸化シリコン膜（第４絶縁膜）７，酸化シリコン膜８，および、キャップ絶縁膜９によって覆われている。ここで、下層の窒化シリコン膜６および酸化シリコン膜７は、それぞれ特定のエッチング工程に対し、そのエッチング速度が大きく異なるものを選ぶことが、本実施の形態１において重要な構成要件であり、この範囲内で、材料が限定されるものではない。その理由に関しては、後の製造方法において詳細を説明する。
【００５１】
そして、これらの絶縁膜６〜９を貫通するようにして、第３導体膜によるコンタクト電極（導電部）ＨＣ１，ＮＣ２が、シリサイド層４，４Ｊに電気的に接続されている。第３導体膜として、例えば、タングステン（Ｗ）などを主体とする金属膜を用いるものとする。特に、ｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１を覆うシリサイド層４には、例えば電源電圧などに接続している高電位コンタクト電極ＨＣ１が形成され、ゲート電極ＧＥ３からソース／ドレイン領域ｐ１Ｊまでを覆うシリサイド層４Ｊには、例えばアクセストランジスタであるｎ型トランジスタＱｎ１へのノードコンタクト電極ＮＣ１と接続されるノードコンタクト電極ＮＣ２が形成されている。
【００５２】
このように、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとをシリサイド層４Ｊによって、直接、電気的に接続されている。従って、シリサイド層４Ｊのいずれかの領域に正常にノードコンタクト電極ＮＣ２を形成することができていれば、そのゲート電極ＧＥ３およびソース／ドレイン領域ｐ１Ｊまでを導通させることができる。即ち、本発明者が検討した手法のように、サイドウォールスペーサ５によって隔てられたゲート電極上面と、ソースドレイン領域に跨るようにシェアードコンタクト電極を形成する必要が無い。その結果、シェアードコンタクト電極を用いた場合に問題となった接触不良などが起こり難く、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置の製造歩留まりを向上させることができる。
【００５３】
次に、本実施の形態１で例示した構造のＳＲＡＭ素子に関して、その製造方法を説明する。特に、上記第１部分Ｊにおいて、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを電気的に直接接続するシリサイド層４Ｊを形成する工程に特徴があり、詳しく説明する。このとき、電界効果トランジスタの製造方法などは通常知られた方法を用いており、ここでの細かい説明は省略する。
【００５４】
図３〜図１２は、本実施の形態１で製造方法を例示するＳＲＡＭにおいて、特に要部に関してその工程中における断面図を示したものであり、上記図１におけるａ−ａ線の断面と同等の箇所である。
【００５５】
はじめに、図３に示すように、ｐ型である半導体基板１の主面に、通常知られた方法により、例えば酸化シリコン膜などを主体とした絶縁膜よりなるＳＴＩ構造の分離部２を形成する。その後、所望の領域に、例えばイオン注入法などにより不純物元素を導入することで、ｎ型ウェルｎｗを形成し、この分離部２により絶縁分離された領域を活性領域３とする。
【００５６】
その後、例えば熱酸化法などにより、後のゲート絶縁膜（第１絶縁膜）ＧＺ１として、例えば酸化シリコン膜などを形成する。その後、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより、後のゲート電極（第１導体膜）ＧＥ２，ＧＥ３，ＧＥｘとして、例えば多結晶シリコン膜などを形成する。その後、半導体基板１主面の、第１方向Ａに延在し、かつ、第１方向Ａと交差する第２方向Ｂに距離を隔てて配列するような形状に、第１導体膜および第１絶縁膜を加工することで、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，および、ゲート絶縁膜ＧＺ１をパターニングする。ここでは、フォトレジスト膜を堆積し（図示しない）、所望のマスクパターンを用いて露光を施し、その後現像を行い、残ったフォトレジスト膜をエッチングマスクとして、例えば異方性エッチングを施すといった、一連の通常知られたフォトリソグラフィー工程によって、前述の堆積膜を加工する。
【００５７】
その後、例えばイオン注入法などにより、前工程までに形成しているゲート電極ＧＥ２，ＧＥ３，ＧＥｘをイオン注入マスクとして、半導体基板１の主面が露出した箇所にｐ型の不純物を導入する。これは、後に電界効果トランジスタのソース／ドレイン領域から、チャネル層にキャリアを注入するための浅い接合である所謂エクステンション領域ｐ１１となる。注入濃度は、後に形成する電界効果トランジスタに要求される電気特性によって決まり、一般的にソース／ドレイン領域としてのｐ型領域よりも薄い濃度となる。その後、半導体基板１の主面に形成した前述の構造を、例えばＣＶＤ法などにより酸化シリコン膜５１などで覆う。
【００５８】
次に、図４に示すように、前工程までに形成したゲート電極ＧＥ２，ＧＥ３，ＧＥｘなどを完全に覆う程度の厚さの酸化シリコン膜５２などを、例えばＣＶＤ法などにより形成する。その後、半導体基板１の主面を覆う酸化シリコン膜５２，５１をエッチバックすることで、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側壁を覆うような形状のサイドウォールスペーサ（第２絶縁膜）５を形成する。
【００５９】
本実施の形態１で例示する半導体装置の製造方法においては、サイドウォールスペーサ５の一部を選択的に除去する。特に、配線を接合するために形成しているゲート電極ＧＥ３の側壁であって、後にゲート電極ＧＥ２を有するトランジスタのソース／ドレイン領域と電気的に接続させたい第１部分Ｊを覆うサイドウォールスペーサ５を選択的に除去する。ここでは、半導体基板１の主面にフォトレジスト膜Ｒ１を塗布し、通常知られたフォトリソグラフィー法によって、第１部分Ｊを露出させるように、フォトレジスト膜Ｒ１を加工する。その後、図５に示すように、フォトレジスト膜Ｒ１をエッチングマスクとして露出した部分のサイドウォールスペーサ５を選択的に除去する。
【００６０】
ここで、本実施の形態１で例示する半導体装置の製造方法においては、サイドウォールスペーサ５を除去した第１部分Ｊのゲート電極ＧＥ３下のゲート絶縁膜ＧＺ１を部分的に除去しておく。図６には、第１部分Ｊを拡大させた要部断面図を示している。このように、サイドウォールスペーサ５を除去した箇所のゲート電極ＧＥ３の縁から後退させるようにして、部分的にゲート絶縁膜ＧＺ１を除去する。これは、後に形成するシリサイド層による、ゲート電極ＧＥ３とその側方下部のソース／ドレイン領域との電気的接続を妨げないようにするためであり、その具体的な構成や効果に関しては、後に図８を用いて詳細に説明する。
【００６１】
続いて、図７に示すように、例えばイオン注入法などにより、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，および、その側壁を覆うサイドウォールスペーサ５をイオン注入マスクとして、露出した領域の半導体基板１の主面にｐ型不純物を導入する。これにより、ソース／ドレイン領域ｐ１が形成され、ｐ型トランジスタＱｐ２，Ｑｐｘの基本的な構成が完成することになる。ソース／ドレイン領域ｐ１は、後に形成するコンタクト電極との電気的接続のために、前述のエクステンション領域ｐ１１よりも深い接合、濃い不純物濃度であるように形成される。
【００６２】
このとき、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの上面、ゲート電極ＧＥ３の側面、および、ソース／ドレイン領域ｐ１は、半導体基板１の主面で露出していることになる。また、これらゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，ソース／ドレイン領域ｐ１は、前述のように、シリコンを主体とした材料で形成されている。そこで、本工程では、前記露出した領域にシリサイド層４を形成する。その方法は、半導体基板１の主面に、例えばスパッタリング法などにより、ＣｏやＷまたはＮｉなどの金属膜を堆積し、その後熱処理を施すことでシリコンと金属との界面でシリサイド化させ、所望の厚さとなった後、余分な金属膜を除去し、シリサイド層４を形成する。
【００６３】
ここで、本実施の形態１で例示する半導体装置の製造方法において特徴的なのは、ゲート電極ＧＥ３と、その側方下の第１部分Ｊに達しているソース／ドレイン領域ｐ１Ｊに形成するシリサイド層４Ｊの構成である。図８に、当該第１部分Ｊ付近を拡大した要部断面図を示している。前工程により、ソース／ドレイン領域ｐ１Ｊとゲート電極ＧＥ３の境界領域に位置するゲート電極ＧＥ３下のゲート絶縁膜ＧＺ１を、ゲート電極ＧＥ３から見て、一部後退させている。これにより、シリサイド層４Ｊは第１部分Ｊにおいていかなる絶縁膜にも妨げられることなく、正常な電気的接続を実現することができる。従って、ＳＲＡＭ素子の中で同電位となるゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを、直接、電気的に接続することが可能となる。結果として、接触不良などを起こしやすいシェアードコンタクト電極などを用いる必要がなく、半導体装置の製造歩留まりを向上させることができる。
【００６４】
ここで、上記の効果を正常に得るための、第１部分Ｊにおけるゲート絶縁膜ＧＺ１の除去量は、以下の条件に基づく。即ち、シリサイド層４Ｊを形成する前のゲート電極ＧＥ３の縁から見たゲート絶縁膜ＧＺ１の後退量ｋが、後に形成するシリサイド層４Ｊの膜厚ｔの半分以上の長さとなるように、ゲート絶縁膜ＧＺ１を選択的に除去する。なぜなら、本発明者らの検討により、熱処理により形成されるシリサイド層４Ｊは、元のシリコン層の表面（ここではゲート電極ＧＥ３の側表面）から見て、上下方に、ほぼ同じ量だけシリサイド化されることが明らかになっているからである。即ち、形成されるシリサイド層４Ｊの膜厚ｔの半分は、ゲート電極ＧＥ３の側表面から内側に侵入して形成される領域であり、ゲート絶縁膜ＧＺ１の後退量ｋはシリサイド層４Ｊの膜厚ｔの半分の長さ以上であれば、シリサイド層４Ｊはその電気的導通をゲート絶縁膜ＧＺ１に妨げられることがない。また、シリサイド層４Ｊ自体の正常な電気的導通のためには、シリサイド層４Ｊの膜厚ｔが、ゲート絶縁膜ＧＺ１の膜厚ｔｏｘよりも厚いことが望ましい。また、シリサイド層４Ｊは半導体基板１上でソース／ドレイン領域ｐ１Ｊの範囲内に形成すべきことは、リーク電流防止などからいうまでもない。
【００６５】
また、第１部分Ｊにおいてゲート絶縁膜ＧＺ１を除去する工程は、ゲート電極ＧＥ３の側壁のサイドウォールスペーサ５を部分的に除去した後、シリサイド層４，４Ｊを形成する前までに行う。例えば、前述のサイドウォールスペーサ５を局所的に除去する工程の際でも良いし、シリサイド層４，４Ｊを形成する前の半導体基板１を洗浄する工程の際でも良い。
【００６６】
その後、図９に示すように、半導体基板１の主面に、窒化シリコン膜（第３絶縁膜）６、酸化シリコン膜（第４絶縁膜）７、酸化シリコン膜８、および、キャップ絶縁膜９を順に、例えばＣＶＤ法などによって形成する。ここで、下層である窒化シリコン膜６と酸化シリコン膜７の積層構造は、自己整合的にコンタクト電極を形成する際に有意であり、後に詳細を説明する。続いて、フォトレジスト膜Ｒ２を塗布し、コンタクト電極を形成すべき箇所のみを露出させるように、フォトリソグラフィー法によって加工する。
【００６７】
続いて、図１０に示すように、フォトレジスト膜Ｒ２をエッチングマスクとして、前工程で形成した積層絶縁膜のうち、キャップ絶縁膜９、酸化シリコン膜８、酸化シリコン膜７までを選択的に除去することで、後にコンタクト電極を形成することになる孔Ｈ１，Ｈ２を穿孔する。ここでは、特に酸化シリコン膜に対してエッチング速度が速く、窒化シリコン膜に対してエッチング速度が遅いような条件を適用することで、最下層の窒化シリコン膜６において、事実上エッチングがストップする。
【００６８】
その後、図１１に示すように、窒化シリコン膜に対して速いエッチング速度を持つ条件で、孔Ｈ１，Ｈ２の底に露出した窒化シリコン膜６を除去する。その後、フォトレジスト膜Ｒ２を除去する。これにより、コンタクト電極を形成したい箇所のシリサイド層４，４Ｊに通じる孔Ｈ１，Ｈ２を形成することができる。以上に示したように、エッチング速度の異なる２種類の絶縁膜を用いることで、自己整合的にコンタクトホールを形成する、所謂ＳＡＣ法により、微細な箇所へも孔を穿孔することが可能となる。
【００６９】
続いて、図１２に示すように、孔Ｈ１，Ｈ２を埋め込むように、例えばＷなどを堆積し、孔Ｈ１，Ｈ２外部のＷを除去することで、ｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１に電気的に接続する高電位コンタクト電極ＨＣ１，および、ゲート電極ＧＥ３の上面に電気的に接続するノードコンタクト電極（第３導体膜）ＮＣ２を形成することができる。その後は、所望の配線層を形成していくことになる。
【００７０】
上記のように、本実施の形態１で例示した半導体装置に係る技術では、異なる箇所の配線である、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを、シリサイド層４Ｊによって覆うことで、電気的な接続を実現した。これにより、接触不良などの課題を有していたシェアードコンタクト電極を用いずに、通常のコンタクト電極により、電位共通部分への電気的な接続が可能になる。結果として、本実施の形態１で例示した手法によれば、半導体装置の製造歩留まりを向上させることができる。
【００７１】
（実施の形態２）
上記実施の形態１においては、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとの電気的接続を、シェアードコンタクト電極ではなく、シリサイド層４Ｊによって実現する手法を例示した。このとき、ＳＲＡＭ回路における電位共通部分への電気的接続を通常のコンタクト電極によるものとすることが可能となる例を示した。
【００７２】
一方、本実施の形態２では、シリサイド層４Ｊによって一体的な電気的接続を可能とした箇所に、シェアードコンタクト電極を形成する技術を例示する。
【００７３】
本実施の形態２で例示するＳＲＡＭセルは、上記実施の形態１で図１を用いて説明した構造のＳＲＡＭセルとその基本的な構成は同様のものであり、ここでの詳細な説明は省略する。図１３には、上記実施の形態１と同様、図１におけるａ−ａ線に該当する要部の断面図を示した。
【００７４】
本実施の形態２においては、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを接続しているシリサイド層４Ｊへのコンタクト電極の、異なる構造を例示する。当該コンタクト電極は、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを跨ぐ領域に形成される、所謂シェアードコンタクト電極ＳＣ３である。
【００７５】
本実施の形態２で例示する技術では、ゲート電極ＧＥ３の側壁のサイドウォールスペーサ５を部分的に除去しており、その領域にシェアードコンタクト電極ＳＣ３を形成している。従って、本発明者らが検討した技術に比べ、接触面積の縮小による抵抗値の増大や接触不良などを引き起こす可能性が低く、むしろ、シェアードコンタクト電極ＳＣ３とすることで、より広い面積でシリサイド層４Ｊに電気的な接続を設けることができるようになる。結果として、半導体装置の製造歩留まりを向上させることができる。
【００７６】
また、従来用いていたシェアードコンタクト電極ＳＣ３を同様の箇所で用いれば、本実施の形態２におけるコンタクト電極形成過程で、新たな素子配置、回路設計などを導入することなく、これまでの製造工程を用いて、歩留まりの高い半導体装置の製造工程とすることができる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、例えばパーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１に示した平面図のａ−ａ線における断面図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に示した断面図を拡大した要部断面図である。
【図７】図５に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に示した断面図を拡大した要部断面図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１４】本発明者らが検討した半導体装置の要部平面図である。
【図１５】図１４に示した平面図のａ−ａ線における断面図である。
【符号の説明】
【００８０】
１ 半導体基板
２ 分離部
３ 活性領域
４ シリサイド層
４Ｊ シリサイド層（第２導体膜）
５ サイドウォールスペーサ（第２絶縁膜）
５１，５２ 酸化シリコン膜
６ 窒化シリコン膜（第３絶縁膜）
７ 酸化シリコン膜（第４絶縁膜）
８ 酸化シリコン膜
９ キャップ絶縁膜
Ａ 第１方向
Ｂ 第２方向
ｐｗ ｐ型ウェル
ｎｗ ｎ型ウェル
Ｑｎ１〜Ｑｎ４ ｎ型電界効果型トランジスタ
Ｑｐ１ ｐ型電界効果型トランジスタ（第１電界効果型トランジスタ）
Ｑｐ２ ｐ型電界効果型トランジスタ（第２電界効果型トランジスタ）
Ｑｐｘ ｐ型電界効果型トランジスタ
Ｊ 第１部分
ＧＥ１〜ＧＥ４，ＧＥｘ ゲート電極（第１導体膜）
ＧＺ１ ゲート絶縁膜（第１絶縁膜）
ＷＣ１ ワードコンタクト電極
ＢＣ１ ビットコンタクト電極
ＮＣ１，ＮＣ２ ノードコンタクト電極（第３導体膜）
ＬＣ１ 低電位コンタクト電極
ＨＣ１ 高電位コンタクト電極
ＳＣ１〜ＳＣ３ シェアードコンタクト電極
ｎ１，ｎ２，ｐ１，ｐ１Ｊ，ｐ２ ソース／ドレイン領域（半導体領域）
ｋ ゲート絶縁膜の後退量
ｔ シリサイド層の膜厚
ｔｏｘ ゲート絶縁膜の膜厚
ｐ１１ エクステンション領域
Ｒ１，Ｒ２ フォトレジスト膜
Ｈ１，Ｈ２ 孔
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、複数の電界効果型トランジスタを接続して構成される半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させたシステムオンチップ（ＳｏＣ：System on Chip）といった半導体装置には、更なる高性能化の要求がなされている。
【０００３】
従来、半導体装置の高性能化は、半導体基板上に集積するＭＩＳ（Metal Insulator Semiconductor）型電界効果型トランジスタなどの半導体素子の微細化による高集積化の実現により、達成されてきた。特に、回路構成が複雑になるに従い、個々の素子を結線する配線も同等またはそれ以上に複雑化し、微細加工技術、多層配線化技術の発展がそれを実現してきた。このような背景から、今後更なる高性能化を目的とした半導体装置の高集積化にとって、配線の簡略化が望まれている。
【０００４】
ところで、スタティック型の記憶素子としての半導体装置であるＳＲＡＭ（Static Random Access Memory）は、その書き込みおよび読み出しの高速性から、種々の演算装置などにおける主記憶装置として利用価値が高い。しかし、１ｂｉｔの情報を記憶する１セルあたりに６素子を要することから、集積化には向かないとされ、現状では、記憶容量の要求が比較的低い箇所、または書き込み／読み出し速度が最優先である箇所への用途に限られている。このような半導体装置とって、本質的な回路構成を変更することなく高集積化を実現できる配線の簡略化が、特に強く要求されている。
【０００５】
そこで、回路構成上同電位となり、半導体基板への配置上近接するノードと配線との接続を、同一のコンタクト電極によって共有して接続することで配線を簡略化する、所謂シェアードコンタクト（Shared Contact）技術が考案され、例えば、特開２００７−２７３４８号公報（特許文献１）や特開２００４−１６５３１７号公報（特許文献２）などに開示されている。
【０００６】
また、上記のシェアードコンタクト技術をＳＲＡＭに適用した技術が、特開２００６−３３９４８０（特許文献３）などに開示されている。
【特許文献１】特開２００７−２７３４８号公報
【特許文献２】特開２００４−１６５３１７号公報
【特許文献３】特開２００６−３３９４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記のようなシェアードコンタクト電極を有する半導体装置において、本発明者らは以下の課題を見出した。
【０００８】
本発明者らは、ＳＲＡＭの生産過程において、シェアードコンタクト電極を有するＳｏＣの歩留まり低下の要因を、同プロセスで形成した試験用素子（ＴＥＧ：Test Element Group）を用いて分析した。その結果、シェアードコンタクト電極部の欠陥に寄与するエラー率が高く、半導体装置の歩留まり低下の一要因となっていることが明らかとなった。更に本発明者らは、不良シェアードコンタクト電極部を詳しく解析したところ、以下に示す知見を得た。以下、図１４，１５を用いて説明する。
【０００９】
本発明者らは、上記特許文献３に開示されている構造のＳＲＡＭに関して検討を行った。図１４には、当該ＳＲＡＭにおける要部（１セル分）平面図を示している。便宜上、導体膜による配線には斜線を付し、コンタクト電極部には十字対角線を付して示している。
【００１０】
ここでは、実際の１セル分のＳＲＡＭ素子と対比させて、その構成を簡単に説明する。スタティック型記憶素子であるＳＲＡＭ回路は、半導体基板１上のｐ型ウェルｐｗおよびｎ型ウェルｎｗに形成された電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１およびＱｐ２により構成されている。ｎ型ウェルｎｗを挟む左右のｐ型ウェルｐｗに形成され、ワードコンタクト電極ＷＣ１と接続したゲート電極ＧＥ１，ＧＥ４を有しているｎチャネル型電界効果型トランジスタ（以下、単にｎ型トランジスタと記述）Ｑｎ１，Ｑｎ４は、回路構成上の対象性を考慮して等価である。これらは、データの読み出し、書き込みを制御するアクセストランジスタ（またはドライバトランジスタ）として機能する。
【００１１】
上記とは別に、ｐ型ウェルｐｗに形成されたｎ型トランジスタＱｎ２，Ｑｎ３，およびｎ型ウェルｎｗに形成されたｐチャネル型電界効果型トランジスタ（以下、単にｐ型トランジスタ）Ｑｐ１，Ｑｐ２が、スタティック（静的）にデータを保持する機能を有する所謂フリップフロップ回路を構成している。それぞれ、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２またはゲート電極ＧＥ２，ＧＥ３において、所望のコンタクト電極（例えば高電位線とのコンタクト電極ＨＣ１など）を有し、ＳＲＡＭ回路を構成している。
【００１２】
ここで、ｎ型ウェルｎｗに形成されたｐ型トランジスタＱｐ２のゲート電極ＧＥ２は、回路構成上、もう一方のｐ型トランジスタＱｐ１のソース／ドレイン領域ｐ２と同電位となる。そして、本発明者らが検討した本構造の半導体装置では、当該ゲート電極ＧＥ２を第１方向Ａに延在させ、更に、Ａに交差する第２方向Ｂに延在させたソース／ドレイン領域ｐ２の近傍まで延長させる、これらをシェアードコンタクト電極ＳＣ１で結線している。上記構成と回路構成上で対象等価である、ｐ型トランジスタＱｐ１のゲート電極ＧＥ３とｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１との間も、同様のシェアードコンタクト電極ＳＣ２により結線されている。これにより、コンタクト電極／配線構造を簡略化でき、集積化に有利であるという利点を得ている。一方で、本発明者らは、このシェアードコンタクト電極ＳＣ１，ＳＣ２の接続不良が、半導体装置の製造歩留まりの低下を招いているという課題を見出している。
【００１３】
図１５は、当該シェアードコンタクト電極ＳＣ１，ＳＣ２部の構成を詳細に説明するために示した、図１４におけるａ−ａ線の断面を矢印の方向に見た要部断面図である。
【００１４】
半導体基板１上に形成したｎ型ウェルｎｗは、例えば酸化シリコン膜などの絶縁膜からなる溝形の分離部２で絶縁分離されている。半導体基板１の主面には、第１方向Ａに延在するように、かつ、第２方向に距離を隔てて、複数のゲート電極ＧＥ２，ＧＥ３，ＧＥｘが形成されている。それぞれは、例えば酸化シリコン膜などからなるゲート絶縁膜ＧＺ１を、半導体基板１の主面との間に備えている。また、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側方下部にはｐ型の半導体領域からなるソース／ドレイン領域ｐ１が形成されている。そして、各電極に接続をとるコンタクト電極ＨＣ１，ＳＣ２が形成されている。ここで、上記コンタクト電極ＨＣ１，ＳＣ２のようなコンタクト電極と、正常なオーミック接続を形成するために、一般的に、トランジスタを構成するソース／ドレイン領域ｐ１およびゲート電極ＧＥ２，ＧＥ３の表面には、シリコンと金属原子の化合物であるシリサイド層４が形成されている。
【００１５】
また、ソース／ドレイン領域ｐ１上とゲート電極ＧＥ２〜ＧＥｘ上との上記シリサイド層４を絶縁分離するために、各ゲート電極ＧＥ２〜ＧＥｘの側壁には、例えば酸化シリコン膜などからなるサイドウォールスペーサ５を備えている。
【００１６】
本発明者らが検討した手法によれば、コンタクト電極ＨＣ１，ＳＣ２などは、エッチング速度の異なる２種類の絶縁膜（ここでは、窒化シリコン膜６および酸化シリコン膜７）を利用する、所謂ＳＡＣ（Self Align Contact）技術により、コンタクト電極用の溝を形成する。このとき、シェアードコンタクト電極ＳＣ２の形成において、以下に示す課題を、本発明者らが見出した。
【００１７】
即ち、メモリセル縮小のために、コンタクト電極の平面サイズは可能な限り小さく設計することが望ましいが、シェアードコンタクト電極ＳＣ２の平面サイズは、小さくし難いという点である。これは、ＳＡＣプロセスにおいて、シェアードコンタクト電極ＳＣ２のサイズが小さいと、側壁絶縁膜５や、合わせ誤差の影響で、シェアードコンタクト電極ＳＣ２とソース／ドレイン領域ｐ１Ｊに形成したシリサイド層４Ｊの接触面積が小さくなり、抵抗増大や、接触不良を起こしやすくなるためである。実際に本発明者らは、上述のＴＥＧ試験により、シェアードコンタクト電極ＳＣ１などにおいて、抵抗増大、接触不良などの現象が発生しやすいことを確認している。これらは結果として、半導体装置の製造歩留まりを妨げる原因となっている。このように、配線構造を簡略化することで半導体記憶素子の高集積化を実現するという目的から本発明者らが導入を検討したシェアードコンタクト技術において、平面サイズの縮小と製造歩留まりの向上とがトレードオフの関係にあるという課題が見出されたのである。
【００１８】
そこで、本発明の目的は、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
即ち、半導体基板の主面の第１方向に延在し、半導体基板の主面上に第１絶縁膜を介して形成され、側壁に第２絶縁膜を備えた第１導体膜と、第１導体膜の側方下部である第１部分に達する半導体領域と、半導体基板の主面を覆うようにして順に形成された、エッチング速度の異なる第３絶縁膜および第４絶縁膜を有する半導体装置であって、第１部分において、第１導体膜は第２絶縁膜に覆われておらず、第１導体膜の上面、側面および半導体領域は、第２導体膜によって覆われることで電気的に接続され、第２導体膜には第３導体膜による導電部が電気的に接続されている。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
即ち、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置において、製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１では、配線の簡略化を目的として、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置としてのＳＲＡＭにおいて、その製造歩留まりを向上させる技術を例示する。
【００２６】
図１には、本実施の形態１において例示するＳＲＡＭにおいて、１ｂｉｔの情報を保持する１セルの平面図を示したものである。これを用いて、本実施の形態１で例示するＳＲＡＭセルの基本的な回路構成を説明する。当該平面図には、便宜上、導体膜による配線には斜線を付し、コンタクト電極部には十字対角線を付して示している。
【００２７】
一般的にＳＲＡＭ素子１セルは、デジタル入力に対して論理否定を出力するような回路構成を２つ用い、互いの入力ノードと出力ノードとを接続することで、入力情報を静的（スタティック）に保持する機能を有する所謂フリップフロップ回路から成る。即ち、現状の多くの半導体装置を構成する集積回路の論理構成と同様、相補（complementary）的に電界効果トランジスタを用いるものである。従って、半導体基板１上には、ｎチャネル型電界効果型トランジスタ（以下、単にｎ型トランジスタ）、ｐチャネル型電界効果型トランジスタ（以下、単にｐ型トランジスタ）の両極性のトランジスタを１セル内に形成する必要がある。
【００２８】
ｎ型トランジスタはｐ型ウェル内に、ｐ型トランジスタはｎ型ウェル内に形成される。ここで、ウェルとは、半導体基板１の主面に形成され、電界効果型トランジスタをはじめとする種々の半導体素子を作り込むために形成された拡散領域である。また、多数キャリアが電子である半導体領域または箇所をｎ型、同正孔（ホール）である半導体領域または箇所をｐ型と記している。本実施の形態１において、半導体基板１とは、例えば単結晶シリコンを母材とするｐ型半導体材料を用いるものとする。
【００２９】
図１に示すように、本実施の形態１で例示するＳＲＡＭセルにおいて、ｎチャネル／ｐチャネル両極性のトランジスタを相補的に用いる必要があることから、半導体基板１の主面にはｐ型ウェルｐｗおよびｎ型ウェルｎｗが第１方向Ａに沿って交互に形成されている。そして、各ウェルｐｗ，ｎｗには、複数の電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１（第１電解効果型トランジスタ），Ｑｐ２（第２電解効果型トランジスタ）が形成されている。
【００３０】
本実施の形態１で例示する電界効果型トランジスタＱｎ１〜Ｑｎ４，Ｑｐ１，Ｑｐ２の基本的な構成を以下で詳しく説明する。
【００３１】
はじめに、半導体基板１の第１方向Ａに延在する第１導体膜をゲート電極ＧＥ１〜ＧＥ４としている。ゲート電極ＧＥ１〜ＧＥ４としての第１導体膜は、例えば多結晶シリコンを主体とする導体膜を用いるものとする。後に断面図を用いて詳細を説明するように、ゲート電極ＧＥ１〜ＧＥ４と半導体基板１との間には、ゲート絶縁膜（第１絶縁膜）ＧＺ１が形成されている。
【００３２】
次に、上記の第１方向Ａに交差する方向である第２方向Ｂに延在する半導体領域を、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２としている。特に、ｐ型ウェルｐｗに形成されるｎ型トランジスタＱｎ１〜Ｑｎ４はｎ型半導体領域によるソース／ドレイン領域ｎ１，ｎ２を有し、ｎ型ウェルｎｗに形成されるｐ型トランジスタＱｐ１，Ｑｐ２はｐ型半導体領域によるソース／ドレイン領域ｐ１，ｐ２を有している。上記のゲート電極ＧＥ１〜ＧＥ４およびソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２を３端子として、電界効果型トランジスタが構成されている。
【００３３】
以下では、ＳＲＡＭを構成する個々のトランジスタＱｎ１〜Ｑｎ４，Ｑｐ１，Ｑｐ２の機能について、詳しく説明する。
【００３４】
ここで、ｎ型ウェルｎｗの両脇に形成されたｐ型ウェルｐｗ内の構成は、回路構成上の対象性を考慮すれば、左右のｐ型ウェルｐｗにおいて同等のものである。まず、ｐ型ウェルｐｗ内に形成されたｎ型トランジスタＱｎ１〜Ｑｎ４に関して説明する。これらのうち、ワード線に結線されるワードコンタクト電極ＷＣ１に電気的に接続したゲート電極ＧＥ１またはＧＥ４を有しているｎ型トランジスタＱｎ１，Ｑｎ４がある。これらは、ＳＲＡＭにおけるデータ保持領域へのデータ読み出し、書き込みを制御するアクセストランジスタまたはドライバトランジスタとして機能する。各ソースドレイン領域ｎ１，ｎ２は、ビット線に結線されるビットコンタクト電極ＢＣ１およびノードコンタクト電極ＮＣ１と電気的に接続されている。
【００３５】
ｐ型ウェルｐｗに形成されたもう一方のｎ型トランジスタＱｎ２またはＱｎ３は、それぞれｎ型トランジスタＱｎ１またはＱｎ４と、ソース／ドレイン領域ｎ１またはｎ２を共有することで、電気的に接続されている。当該ｎ型トランジスタＱｎ２またはＱｎ３は、片方のソース／ドレイン領域ｎ１またはｎ２において、回路全体にかかる低電位（主に接地）側の定電圧に接続する低電位コンタクト電極ＬＣ１と電気的に接続されている。
【００３６】
また、上記の低電位コンタクト電極ＬＣ１を有するｎ型トランジスタＱｎ２，Ｑｎ３と、第１方向Ａに延在するゲート電極ＧＥ２，ＧＥ３を共有するようにして、極性が逆であるｐ型トランジスタＱｐ１，Ｑｐ２が、ｎ型半導体領域に形成されている。即ち、これら２組の極性の異なる電界効果トランジスタ（Ｑｎ２とＱｐ２，および、Ｑｎ３とＱｐ１）がゲート電極（それぞれＧＥ２およびＧＥ３）を共有して接続されることで、ゲート入力に対して論理否定を出力するような相補的な回路構成を２つ、半導体基板１上のＳＲＡＭ素子１セル内に実現しているのである。ｐ型トランジスタＱｐ１，Ｑｐ２のソース／ドレイン領域ｐ２，ｐ１の一方は、回路全体にかかる高電位（主に電源電圧）側の定電圧に接続する高電位コンタクト電極ＨＣ１と電気的に接続されている。
【００３７】
そして、これらにデータ保持を行わせるために、片方の相補的回路構成の入力となるゲート電極ＧＥ２（またはＧＥ３）と、出力となるノードを接続することで、上記２組の相補的回路構成は入力データを静的に保持し得る。
【００３８】
ここで、ＳＲＡＭの回路機能の定性的な解釈として、高電位コンタクト電極ＨＣ１に接続されたｐ型トランジスタＱｐ１，Ｑｐ２を負荷素子として見ることができる。そして、高電位コンタクト電極ＨＣ１から、負荷であるｐ型トランジスタＱｐ１，Ｑｐ２を経由して電圧降下したノードが出力ノードとなる。即ち、ｎ型トランジスタＱｎ３とｐ型トランジスタＱｐ１とからなる相補的回路構成を基準に見た場合、共通ゲート電極ＧＥ３（入力ノード）と、ｐ型トランジスタＱｐ２（負荷）において、高電位コンタクト電極ＨＣ１とは接続していない側のソース／ドレイン領域ｐ１（出力ノード）とを電気的に接続することで、データを静的に保持する回路構成を実現することができる。
【００３９】
このとき、上述のように、本実施の形態１において例示するＳＲＡＭ素子の半導体基板１上における配列は、ゲート電極ＧＥ１〜ＧＥ４を第１方向Ａに延在させ、ソース／ドレイン領域ｎ１，ｎ２，ｐ１，ｐ２を第１方向Ａと交差する第２方向Ｂに延在させるという特徴を持っている。従って、電気的に接続させたいゲート電極ＧＥ３とｐ型ソース／ドレイン領域ｐ１とを近接させ、接続する第１部分Ｊを設けることは構造上容易である。
【００４０】
ここで、本発明者らが検討した手法（図１４，図１５参照）によれば、第２方向Ｂに延在するｐ型ソース／ドレイン領域ｐ１である半導体領域を、ゲート電極ＧＥ３の側方下部にまで到達させるように形成し、シェアードコンタクト電極ＳＣ２により結線している。しかし、本発明者らの更なる検討によれば、側壁絶縁膜を有するゲート電極ＧＥ３とソース／ドレイン領域ｐ１とを跨ぐシェアードコンタクト電極ＳＣ２では、抵抗増大や接触不良を招きやすく、歩留まりの低下を招くということが分かっている。
【００４１】
そこで、本実施の形態１で例示する構造のＳＲＡＭセルでは、上記第１部分Ｊにおいて、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１とを電気的に接続させる構成を、以下で詳しく説明する。
【００４２】
第１方向Ａに延在するゲート電極ＧＥ３と、第２方向Ｂに延在するソース／ドレイン領域ｐ１とを接続させる第１部分Ｊ付近の構成を説明するために、図１におけるａ−ａ線の断面図を矢印の方向に見た要部断面図を図２に示す。
【００４３】
半導体基板１の主面に形成されたｎ型ウェルｎｗは、例えば酸化シリコン膜などを主体とした絶縁膜よりなる溝型の分離部２により絶縁分離された活性領域３を形成している。この活性領域３に、所望の半導体素子が形成されている。本実施の形態１において、分離部２として溝型の所謂ＳＴＩ（Shallow Trench Isolation）としたが、フィールド酸化膜構造でも良い。
【００４４】
活性領域３には、第１方向Ａに延在し、第２方向Ｂに距離を隔てるようにして、第１絶縁膜よりなるゲート絶縁膜ＧＺ１を介して、第１導体膜からなる複数のゲート電極ＧＥ２，ＧＥ３，ＧＥｘが形成されている。ゲート絶縁膜ＧＺ１を形成する第１絶縁膜としては、例えば、酸化シリコン膜などを用いるものとする。また、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘを形成する第１導体膜としては、例えば、多結晶シリコン膜などを用いるものとする。図中端部に位置するゲート電極ＧＥｘは、ＳＲＡＭ素子１セルには関与しないトランジスタを構成するものであって、図１では省略している。
【００４５】
同じく活性領域３には、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側方下部の半導体基板１の主面に、ｐ型半導体領域であるソース／ドレイン領域ｐ１が形成されている。ここで、微細化された電界効果型トランジスタのチャネルにキャリアを供給するソース／ドレインは、デザインルールに則り、コンタクト電極と直接接続するソース／ドレイン領域ｐ１よりも濃度が薄く、より浅い接合が要求される。そのため、実際の電界効果型トランジスタでは、チャネル領域近傍まで、ソース／ドレイン領域ｐ１から延びるようにして、濃度が薄く、接合の浅いｐ型半導体領域である、所謂エクステンション領域ｐ１１を有している。
【００４６】
上記のような、ゲート絶縁膜ＧＺ１を介して形成されたゲート電極ＧＥ２，ＧＥ３，ＧＥｘと、エクステンション領域ｐ１１を有するソース／ドレイン領域ｐ１とにより、ｐ型トランジスタＱｐ２，Ｑｐｘが形成されている。ｐ型トランジスタＱｐｘは、ＳＲＡＭ素子１セルの構成には関与しておらず、図１では省略している。各電極ＧＥ２，ＧＥ３，ＧＥｘ，または、ソース／ドレイン領域ｐ１それぞれの表面には、コンタクト電極（後に詳細を説明）と正常なオーミックコンタクトを、形成するためのシリサイド層４が形成されている。シリサイド層４とは、例えば、コバルト（Ｃｏ）やタングステン（Ｗ），または、ニッケル（Ｎｉ）などの金属と、シリコン（Ｓｉ）との化合物層である、コバルトシリサイド、タングステンシリサイド、または、ニッケルシリサイドなどとする。
【００４７】
各ゲート電極ＧＥ２，ＧＥ３，ＧＥｘは側壁を覆うようにして、サイドウォールスペーサ（第２絶縁膜）５を有している。ここで、本実施の形態１で例示するサイドウォールスペーサ５は、２層の酸化シリコン膜５１，５２としているが、形成段階が異なるだけで、質的な違いは無い。構成としては、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘが絶縁膜で覆われていることが必要であって、本実施の形態１による効果は、２層の酸化シリコン膜５１，５２によって限定されるものでは無く、酸化シリコン膜５２のみで形成しても良く、酸化シリコン膜５１と窒化シリコン膜５２で形成しても良く、あるいは３層以上の絶縁膜で形成しても良い。
【００４８】
本実施の形態１においては、ＳＲＡＭにおける一方の相補的構成回路のｎ型／ｐ型トランジスタ（Ｑｎ３とＱｐ１）の共通入力ノードであるゲート電極ＧＥ３と、もう一方の相補的構成回路のｎ型／ｐ型トランジスタ（Ｑｎ２とＱｐ２）の出力ノードである、ｐ型トランジスタのソース／ドレイン領域ｐ１Ｊとを、電気的に接続するために、前述のシリサイド層４Ｊを用いていることにある。
【００４９】
まず、ソース／ドレイン領域ｐ１Ｊが、延在する第２方向Ｂにおいて、ゲート電極ＧＥ３の側方下部である第１部分Ｊにまで達している。更に、この第１部分Ｊにおいてゲート電極ＧＥ３の側壁には、サイドウォールスペーサ５が形成されていない。そして、シリコンを母材として形成されているゲート電極ＧＥ３の上面、および、前述のサイドウォールスペーサ５が形成されていない第１部分Ｊにおける側面、更に、同じくシリコンを母材として形成されており、第１部分Ｊにおいてゲート電極ＧＥ３の側方下部に達しているソース／ドレイン領域ｐ１Ｊの上面のそれぞれが、シリサイド層（第２導体膜）４Ｊによって一体的に覆われている。このシリサイド層４Ｊは、ゲート電極ＧＥ３およびソース／ドレイン領域ｐ１Ｊを電気的に接続している。
【００５０】
主面に上記の様な構成を有する半導体基板１は、順に、窒化シリコン膜（第３絶縁膜）６，酸化シリコン膜（第４絶縁膜）７，酸化シリコン膜８，および、キャップ絶縁膜９によって覆われている。ここで、下層の窒化シリコン膜６および酸化シリコン膜７は、それぞれ特定のエッチング工程に対し、そのエッチング速度が大きく異なるものを選ぶことが、本実施の形態１において重要な構成要件であり、この範囲内で、材料が限定されるものではない。その理由に関しては、後の製造方法において詳細を説明する。
【００５１】
そして、これらの絶縁膜６〜９を貫通するようにして、第３導体膜によるコンタクト電極（導電部）ＨＣ１，ＮＣ２が、シリサイド層４，４Ｊに電気的に接続されている。第３導体膜として、例えば、タングステン（Ｗ）などを主体とする金属膜を用いるものとする。特に、ｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１を覆うシリサイド層４には、例えば電源電圧などに接続している高電位コンタクト電極ＨＣ１が形成され、ゲート電極ＧＥ３からソース／ドレイン領域ｐ１Ｊまでを覆うシリサイド層４Ｊには、例えばアクセストランジスタであるｎ型トランジスタＱｎ１へのノードコンタクト電極ＮＣ１と接続されるノードコンタクト電極ＮＣ２が形成されている。
【００５２】
このように、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとをシリサイド層４Ｊによって、直接、電気的に接続されている。従って、シリサイド層４Ｊのいずれかの領域に正常にノードコンタクト電極ＮＣ２を形成することができていれば、そのゲート電極ＧＥ３およびソース／ドレイン領域ｐ１Ｊまでを導通させることができる。即ち、本発明者が検討した手法のように、サイドウォールスペーサ５によって隔てられたゲート電極上面と、ソースドレイン領域に跨るようにシェアードコンタクト電極を形成する必要が無い。その結果、シェアードコンタクト電極を用いた場合に問題となった接触不良などが起こり難く、複数の異なる配線箇所に単一のコンタクト電極を形成した構造を有する半導体装置の製造歩留まりを向上させることができる。
【００５３】
次に、本実施の形態１で例示した構造のＳＲＡＭ素子に関して、その製造方法を説明する。特に、上記第１部分Ｊにおいて、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを電気的に直接接続するシリサイド層４Ｊを形成する工程に特徴があり、詳しく説明する。このとき、電界効果トランジスタの製造方法などは通常知られた方法を用いており、ここでの細かい説明は省略する。
【００５４】
図３〜図１２は、本実施の形態１で製造方法を例示するＳＲＡＭにおいて、特に要部に関してその工程中における断面図を示したものであり、上記図１におけるａ−ａ線の断面と同等の箇所である。
【００５５】
はじめに、図３に示すように、ｐ型である半導体基板１の主面に、通常知られた方法により、例えば酸化シリコン膜などを主体とした絶縁膜よりなるＳＴＩ構造の分離部２を形成する。その後、所望の領域に、例えばイオン注入法などにより不純物元素を導入することで、ｎ型ウェルｎｗを形成し、この分離部２により絶縁分離された領域を活性領域３とする。
【００５６】
その後、例えば熱酸化法などにより、後のゲート絶縁膜（第１絶縁膜）ＧＺ１として、例えば酸化シリコン膜などを形成する。その後、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより、後のゲート電極（第１導体膜）ＧＥ２，ＧＥ３，ＧＥｘとして、例えば多結晶シリコン膜などを形成する。その後、半導体基板１主面の、第１方向Ａに延在し、かつ、第１方向Ａと交差する第２方向Ｂに距離を隔てて配列するような形状に、第１導体膜および第１絶縁膜を加工することで、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，および、ゲート絶縁膜ＧＺ１をパターニングする。ここでは、フォトレジスト膜を堆積し（図示しない）、所望のマスクパターンを用いて露光を施し、その後現像を行い、残ったフォトレジスト膜をエッチングマスクとして、例えば異方性エッチングを施すといった、一連の通常知られたフォトリソグラフィー工程によって、前述の堆積膜を加工する。
【００５７】
その後、例えばイオン注入法などにより、前工程までに形成しているゲート電極ＧＥ２，ＧＥ３，ＧＥｘをイオン注入マスクとして、半導体基板１の主面が露出した箇所にｐ型の不純物を導入する。これは、後に電界効果トランジスタのソース／ドレイン領域から、チャネル層にキャリアを注入するための浅い接合である所謂エクステンション領域ｐ１１となる。注入濃度は、後に形成する電界効果トランジスタに要求される電気特性によって決まり、一般的にソース／ドレイン領域としてのｐ型領域よりも薄い濃度となる。その後、半導体基板１の主面に形成した前述の構造を、例えばＣＶＤ法などにより酸化シリコン膜５１などで覆う。
【００５８】
次に、図４に示すように、前工程までに形成したゲート電極ＧＥ２，ＧＥ３，ＧＥｘなどを完全に覆う程度の厚さの酸化シリコン膜５２などを、例えばＣＶＤ法などにより形成する。その後、半導体基板１の主面を覆う酸化シリコン膜５２，５１をエッチバックすることで、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの側壁を覆うような形状のサイドウォールスペーサ（第２絶縁膜）５を形成する。
【００５９】
本実施の形態１で例示する半導体装置の製造方法においては、サイドウォールスペーサ５の一部を選択的に除去する。特に、配線を接合するために形成しているゲート電極ＧＥ３の側壁であって、後にゲート電極ＧＥ２を有するトランジスタのソース／ドレイン領域と電気的に接続させたい第１部分Ｊを覆うサイドウォールスペーサ５を選択的に除去する。ここでは、半導体基板１の主面にフォトレジスト膜Ｒ１を塗布し、通常知られたフォトリソグラフィー法によって、第１部分Ｊを露出させるように、フォトレジスト膜Ｒ１を加工する。その後、図５に示すように、フォトレジスト膜Ｒ１をエッチングマスクとして露出した部分のサイドウォールスペーサ５を選択的に除去する。
【００６０】
ここで、本実施の形態１で例示する半導体装置の製造方法においては、サイドウォールスペーサ５を除去した第１部分Ｊのゲート電極ＧＥ３下のゲート絶縁膜ＧＺ１を部分的に除去しておく。図６には、第１部分Ｊを拡大させた要部断面図を示している。このように、サイドウォールスペーサ５を除去した箇所のゲート電極ＧＥ３の縁から後退させるようにして、部分的にゲート絶縁膜ＧＺ１を除去する。これは、後に形成するシリサイド層による、ゲート電極ＧＥ３とその側方下部のソース／ドレイン領域との電気的接続を妨げないようにするためであり、その具体的な構成や効果に関しては、後に図８を用いて詳細に説明する。
【００６１】
続いて、図７に示すように、例えばイオン注入法などにより、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，および、その側壁を覆うサイドウォールスペーサ５をイオン注入マスクとして、露出した領域の半導体基板１の主面にｐ型不純物を導入する。これにより、ソース／ドレイン領域ｐ１が形成され、ｐ型トランジスタＱｐ２，Ｑｐｘの基本的な構成が完成することになる。ソース／ドレイン領域ｐ１は、後に形成するコンタクト電極との電気的接続のために、前述のエクステンション領域ｐ１１よりも深い接合、濃い不純物濃度であるように形成される。
【００６２】
このとき、ゲート電極ＧＥ２，ＧＥ３，ＧＥｘの上面、ゲート電極ＧＥ３の側面、および、ソース／ドレイン領域ｐ１は、半導体基板１の主面で露出していることになる。また、これらゲート電極ＧＥ２，ＧＥ３，ＧＥｘ，ソース／ドレイン領域ｐ１は、前述のように、シリコンを主体とした材料で形成されている。そこで、本工程では、前記露出した領域にシリサイド層４を形成する。その方法は、半導体基板１の主面に、例えばスパッタリング法などにより、ＣｏやＷまたはＮｉなどの金属膜を堆積し、その後熱処理を施すことでシリコンと金属との界面でシリサイド化させ、所望の厚さとなった後、余分な金属膜を除去し、シリサイド層４を形成する。
【００６３】
ここで、本実施の形態１で例示する半導体装置の製造方法において特徴的なのは、ゲート電極ＧＥ３と、その側方下の第１部分Ｊに達しているソース／ドレイン領域ｐ１Ｊに形成するシリサイド層４Ｊの構成である。図８に、当該第１部分Ｊ付近を拡大した要部断面図を示している。前工程により、ソース／ドレイン領域ｐ１Ｊとゲート電極ＧＥ３の境界領域に位置するゲート電極ＧＥ３下のゲート絶縁膜ＧＺ１を、ゲート電極ＧＥ３から見て、一部後退させている。これにより、シリサイド層４Ｊは第１部分Ｊにおいていかなる絶縁膜にも妨げられることなく、正常な電気的接続を実現することができる。従って、ＳＲＡＭ素子の中で同電位となるゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを、直接、電気的に接続することが可能となる。結果として、接触不良などを起こしやすいシェアードコンタクト電極などを用いる必要がなく、半導体装置の製造歩留まりを向上させることができる。
【００６４】
ここで、上記の効果を正常に得るための、第１部分Ｊにおけるゲート絶縁膜ＧＺ１の除去量は、以下の条件に基づく。即ち、シリサイド層４Ｊを形成する前のゲート電極ＧＥ３の縁から見たゲート絶縁膜ＧＺ１の後退量ｋが、後に形成するシリサイド層４Ｊの膜厚ｔの半分以上の長さとなるように、ゲート絶縁膜ＧＺ１を選択的に除去する。なぜなら、本発明者らの検討により、熱処理により形成されるシリサイド層４Ｊは、元のシリコン層の表面（ここではゲート電極ＧＥ３の側表面）から見て、上下方に、ほぼ同じ量だけシリサイド化されることが明らかになっているからである。即ち、形成されるシリサイド層４Ｊの膜厚ｔの半分は、ゲート電極ＧＥ３の側表面から内側に侵入して形成される領域であり、ゲート絶縁膜ＧＺ１の後退量ｋはシリサイド層４Ｊの膜厚ｔの半分の長さ以上であれば、シリサイド層４Ｊはその電気的導通をゲート絶縁膜ＧＺ１に妨げられることがない。また、シリサイド層４Ｊ自体の正常な電気的導通のためには、シリサイド層４Ｊの膜厚ｔが、ゲート絶縁膜ＧＺ１の膜厚ｔｏｘよりも厚いことが望ましい。また、シリサイド層４Ｊは半導体基板１上でソース／ドレイン領域ｐ１Ｊの範囲内に形成すべきことは、リーク電流防止などからいうまでもない。
【００６５】
また、第１部分Ｊにおいてゲート絶縁膜ＧＺ１を除去する工程は、ゲート電極ＧＥ３の側壁のサイドウォールスペーサ５を部分的に除去した後、シリサイド層４，４Ｊを形成する前までに行う。例えば、前述のサイドウォールスペーサ５を局所的に除去する工程の際でも良いし、シリサイド層４，４Ｊを形成する前の半導体基板１を洗浄する工程の際でも良い。
【００６６】
その後、図９に示すように、半導体基板１の主面に、窒化シリコン膜（第３絶縁膜）６、酸化シリコン膜（第４絶縁膜）７、酸化シリコン膜８、および、キャップ絶縁膜９を順に、例えばＣＶＤ法などによって形成する。ここで、下層である窒化シリコン膜６と酸化シリコン膜７の積層構造は、自己整合的にコンタクト電極を形成する際に有意であり、後に詳細を説明する。続いて、フォトレジスト膜Ｒ２を塗布し、コンタクト電極を形成すべき箇所のみを露出させるように、フォトリソグラフィー法によって加工する。
【００６７】
続いて、図１０に示すように、フォトレジスト膜Ｒ２をエッチングマスクとして、前工程で形成した積層絶縁膜のうち、キャップ絶縁膜９、酸化シリコン膜８、酸化シリコン膜７までを選択的に除去することで、後にコンタクト電極を形成することになる孔Ｈ１，Ｈ２を穿孔する。ここでは、特に酸化シリコン膜に対してエッチング速度が速く、窒化シリコン膜に対してエッチング速度が遅いような条件を適用することで、最下層の窒化シリコン膜６において、事実上エッチングがストップする。
【００６８】
その後、図１１に示すように、窒化シリコン膜に対して速いエッチング速度を持つ条件で、孔Ｈ１，Ｈ２の底に露出した窒化シリコン膜６を除去する。その後、フォトレジスト膜Ｒ２を除去する。これにより、コンタクト電極を形成したい箇所のシリサイド層４，４Ｊに通じる孔Ｈ１，Ｈ２を形成することができる。以上に示したように、エッチング速度の異なる２種類の絶縁膜を用いることで、自己整合的にコンタクトホールを形成する、所謂ＳＡＣ法により、微細な箇所へも孔を穿孔することが可能となる。
【００６９】
続いて、図１２に示すように、孔Ｈ１，Ｈ２を埋め込むように、例えばＷなどを堆積し、孔Ｈ１，Ｈ２外部のＷを除去することで、ｐ型トランジスタＱｐ２のソース／ドレイン領域ｐ１に電気的に接続する高電位コンタクト電極ＨＣ１，および、ゲート電極ＧＥ３の上面に電気的に接続するノードコンタクト電極（第３導体膜）ＮＣ２を形成することができる。その後は、所望の配線層を形成していくことになる。
【００７０】
上記のように、本実施の形態１で例示した半導体装置に係る技術では、異なる箇所の配線である、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを、シリサイド層４Ｊによって覆うことで、電気的な接続を実現した。これにより、接触不良などの課題を有していたシェアードコンタクト電極を用いずに、通常のコンタクト電極により、電位共通部分への電気的な接続が可能になる。結果として、本実施の形態１で例示した手法によれば、半導体装置の製造歩留まりを向上させることができる。
【００７１】
（実施の形態２）
上記実施の形態１においては、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとの電気的接続を、シェアードコンタクト電極ではなく、シリサイド層４Ｊによって実現する手法を例示した。このとき、ＳＲＡＭ回路における電位共通部分への電気的接続を通常のコンタクト電極によるものとすることが可能となる例を示した。
【００７２】
一方、本実施の形態２では、シリサイド層４Ｊによって一体的な電気的接続を可能とした箇所に、シェアードコンタクト電極を形成する技術を例示する。
【００７３】
本実施の形態２で例示するＳＲＡＭセルは、上記実施の形態１で図１を用いて説明した構造のＳＲＡＭセルとその基本的な構成は同様のものであり、ここでの詳細な説明は省略する。図１３には、上記実施の形態１と同様、図１におけるａ−ａ線に該当する要部の断面図を示した。
【００７４】
本実施の形態２においては、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを接続しているシリサイド層４Ｊへのコンタクト電極の、異なる構造を例示する。当該コンタクト電極は、ゲート電極ＧＥ３とソース／ドレイン領域ｐ１Ｊとを跨ぐ領域に形成される、所謂シェアードコンタクト電極ＳＣ３である。
【００７５】
本実施の形態２で例示する技術では、ゲート電極ＧＥ３の側壁のサイドウォールスペーサ５を部分的に除去しており、その領域にシェアードコンタクト電極ＳＣ３を形成している。従って、本発明者らが検討した技術に比べ、接触面積の縮小による抵抗値の増大や接触不良などを引き起こす可能性が低く、むしろ、シェアードコンタクト電極ＳＣ３とすることで、より広い面積でシリサイド層４Ｊに電気的な接続を設けることができるようになる。結果として、半導体装置の製造歩留まりを向上させることができる。
【００７６】
また、従来用いていたシェアードコンタクト電極ＳＣ３を同様の箇所で用いれば、本実施の形態２におけるコンタクト電極形成過程で、新たな素子配置、回路設計などを導入することなく、これまでの製造工程を用いて、歩留まりの高い半導体装置の製造工程とすることができる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、例えばパーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１に示した平面図のａ−ａ線における断面図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に示した断面図を拡大した要部断面図である。
【図７】図５に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に示した断面図を拡大した要部断面図である。
【図９】図７に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１４】本発明者らが検討した半導体装置の要部平面図である。
【図１５】図１４に示した平面図のａ−ａ線における断面図である。
【符号の説明】
【００８０】
１ 半導体基板
２ 分離部
３ 活性領域
４ シリサイド層
４Ｊ シリサイド層（第２導体膜）
５ サイドウォールスペーサ（第２絶縁膜）
５１，５２ 酸化シリコン膜
６ 窒化シリコン膜（第３絶縁膜）
７ 酸化シリコン膜（第４絶縁膜）
８ 酸化シリコン膜
９ キャップ絶縁膜
Ａ 第１方向
Ｂ 第２方向
ｐｗ ｐ型ウェル
ｎｗ ｎ型ウェル
Ｑｎ１〜Ｑｎ４ ｎ型電界効果型トランジスタ
Ｑｐ１ ｐ型電界効果型トランジスタ（第１電界効果型トランジスタ）
Ｑｐ２ ｐ型電界効果型トランジスタ（第２電界効果型トランジスタ）
Ｑｐｘ ｐ型電界効果型トランジスタ
Ｊ 第１部分
ＧＥ１〜ＧＥ４，ＧＥｘ ゲート電極（第１導体膜）
ＧＺ１ ゲート絶縁膜（第１絶縁膜）
ＷＣ１ ワードコンタクト電極
ＢＣ１ ビットコンタクト電極
ＮＣ１，ＮＣ２ ノードコンタクト電極（第３導体膜）
ＬＣ１ 低電位コンタクト電極
ＨＣ１ 高電位コンタクト電極
ＳＣ１〜ＳＣ３ シェアードコンタクト電極
ｎ１，ｎ２，ｐ１，ｐ１Ｊ，ｐ２ ソース／ドレイン領域（半導体領域）
ｋ ゲート絶縁膜の後退量
ｔ シリサイド層の膜厚
ｔｏｘ ゲート絶縁膜の膜厚
ｐ１１ エクステンション領域
Ｒ１，Ｒ２ フォトレジスト膜
Ｈ１，Ｈ２ 孔
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面の第１方向に延在するように、第１絶縁膜を介して形成された第１導体膜と、
（ｂ）前記半導体基板の主面において、前記第１導体膜の側壁下部に達するように形成された半導体領域と、
（ｃ）前記第１導体膜の側壁において、前記半導体領域が達する第１部分を除く部分に設けられた第２絶縁膜と、
（ｄ）前記半導体領域の上面と、前記第１導体膜において、前記第１部分の側壁部分およびその側壁部分に隣接する上面部分とを覆い、前記半導体領域と前記第１導体膜のパターンとを電気的に接続する第２導体膜と、
（ｅ）前記半導体基板の主面上に、前記第１導体膜および前記第２絶縁膜を覆うように順に堆積され、同一エッチング条件に対するエッチング速度が異なる第３絶縁膜および第４絶縁膜と、
（ｆ）前記第３、第４絶縁膜に前記第２導体膜に達するように穿孔された孔と、
（ｇ）前記孔内に埋め込まれ、前記第２導体膜に電気的に接続された第３導体膜とを有し、
前記第３導体膜は、前記第２導体膜のうち、前記第１導体膜の上面、前記半導体領域の上面またはそれらに跨る領域のいずれかの箇所で電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導体膜は、延在する前記第１方向のいずれかの部分において、第１電界効果型トランジスタのゲート電極を兼ねており、
前記半導体領域は、第２電界効果型トランジスタのソース／ドレイン領域を兼ねており、
前記第１電界効果型トランジスタ、および、前記第２電界効果型トランジスタは、スタティック型半導体記憶素子を構成する要素であることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板の主面上に、第１絶縁膜および第１導体膜を順に形成する工程と、
（ｂ）前記半導体基板の主面の第１方向に延在するような形状に、前記第１導体膜および前記第１絶縁膜を加工する工程と、
（ｃ）前記第１導体膜の側壁を覆うように第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程で形成した前記第２絶縁膜の一部を選択的に除去する工程と、
（ｅ）前記第１導体膜および前記第２絶縁膜に覆われていない領域に不純物を導入することで、半導体領域を形成する工程と、
（ｆ）前記（ｄ）工程により、前記第２絶縁膜を除去した箇所の前記第１導体膜の側面、前記第１導体膜の上面、および、前記半導体領域の表面を覆うように、かつ、前記第１導体膜および前記半導体領域と電気的に接続するように、第２導体膜を形成する工程と、
（ｇ）前記半導体基板の主面を覆うように、エッチング速度の異なる第３絶縁膜と第４絶縁膜とを順に形成する工程と、
（ｈ）前記第４絶縁膜および前記第３絶縁膜を順にエッチングすることで、前記第２導体膜を露出させる孔を穿孔した後、前記孔内に、前記第２導体膜と電気的に接続される第３導体膜を形成する工程とを有し、
前記（ｈ）工程により形成する前記第３導体膜は、前記第２導体膜のうち、前記第１導体膜の上面、前記半導体領域、または、それらに跨る領域のいずれかの箇所で電気的に接続するように形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ｉ）前記（ｄ）工程終了後、前記（ｆ）工程に至る前に、前記（ｄ）工程において前記第２絶縁膜を除去した箇所における前記第１導体膜下の前記第１絶縁膜を、前記第１導体膜の縁からみて、前記（ｆ）工程で形成する前記第２導体膜の膜厚の半分以上の長さ分だけ後退させるように、選択的に除去する工程とを有し、
前記（ｆ）工程で形成する前記第２導体膜の膜厚は、前記（ａ）工程で形成した前記第１絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４記載の半導体装置の製造方法において、
前記第１導体膜は、延在する前記第１方向のいずれかの部分において、第１電界効果型トランジスタのゲート電極を兼ねるように形成され、
前記半導体領域は、第２電界効果型トランジスタのソース／ドレイン領域を兼ねるように形成され、
前記第１電界効果型トランジスタ、および、前記第２電界効果型トランジスタは、スタティック型半導体記憶素子を構成する要素となるように形成されることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）半導体基板の主面の第１方向に延在するように、第１絶縁膜を介して形成された第１導体膜と、
（ｂ）前記半導体基板の主面において、前記第１導体膜の側壁下部に達するように形成された半導体領域と、
（ｃ）前記第１導体膜の側壁において、前記半導体領域が達する第１部分を除く部分に設けられた第２絶縁膜と、
（ｄ）前記半導体領域の上面と、前記第１導体膜において、前記第１部分の側壁部分およびその側壁部分に隣接する上面部分とを覆い、前記半導体領域と前記第１導体膜のパターンとを電気的に接続する第２導体膜と、
（ｅ）前記半導体基板の主面上に、前記第１導体膜および前記第２絶縁膜を覆うように順に堆積され、同一エッチング条件に対するエッチング速度が異なる第３絶縁膜および第４絶縁膜と、
（ｆ）前記第３、第４絶縁膜に前記第２導体膜に達するように穿孔された孔と、
（ｇ）前記孔内に埋め込まれ、前記第２導体膜に電気的に接続された第３導体膜とを有し、
前記第３導体膜は、前記第２導体膜のうち、前記第１導体膜の上面、前記半導体領域の上面またはそれらに跨る領域のいずれかの箇所で電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１導体膜は、延在する前記第１方向のいずれかの部分において、第１電界効果型トランジスタのゲート電極を兼ねており、
前記半導体領域は、第２電界効果型トランジスタのソース／ドレイン領域を兼ねており、
前記第１電界効果型トランジスタ、および、前記第２電界効果型トランジスタは、スタティック型半導体記憶素子を構成する要素であることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板の主面上に、第１絶縁膜および第１導体膜を順に形成する工程と、
（ｂ）前記半導体基板の主面の第１方向に延在するような形状に、前記第１導体膜および前記第１絶縁膜を加工する工程と、
（ｃ）前記第１導体膜の側壁を覆うように第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程で形成した前記第２絶縁膜の一部を選択的に除去する工程と、
（ｅ）前記第１導体膜および前記第２絶縁膜に覆われていない領域に不純物を導入することで、半導体領域を形成する工程と、
（ｆ）前記（ｄ）工程により、前記第２絶縁膜を除去した箇所の前記第１導体膜の側面、前記第１導体膜の上面、および、前記半導体領域の表面を覆うように、かつ、前記第１導体膜および前記半導体領域と電気的に接続するように、第２導体膜を形成する工程と、
（ｇ）前記半導体基板の主面を覆うように、エッチング速度の異なる第３絶縁膜と第４絶縁膜とを順に形成する工程と、
（ｈ）前記第４絶縁膜および前記第３絶縁膜を順にエッチングすることで、前記第２導体膜を露出させる孔を穿孔した後、前記孔内に、前記第２導体膜と電気的に接続される第３導体膜を形成する工程とを有し、
前記（ｈ）工程により形成する前記第３導体膜は、前記第２導体膜のうち、前記第１導体膜の上面、前記半導体領域、または、それらに跨る領域のいずれかの箇所で電気的に接続するように形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ｉ）前記（ｄ）工程終了後、前記（ｆ）工程に至る前に、前記（ｄ）工程において前記第２絶縁膜を除去した箇所における前記第１導体膜下の前記第１絶縁膜を、前記第１導体膜の縁からみて、前記（ｆ）工程で形成する前記第２導体膜の膜厚の半分以上の長さ分だけ後退させるように、選択的に除去する工程とを有し、
前記（ｆ）工程で形成する前記第２導体膜の膜厚は、前記（ａ）工程で形成した前記第１絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４記載の半導体装置の製造方法において、
前記第１導体膜は、延在する前記第１方向のいずれかの部分において、第１電界効果型トランジスタのゲート電極を兼ねるように形成され、
前記半導体領域は、第２電界効果型トランジスタのソース／ドレイン領域を兼ねるように形成され、
前記第１電界効果型トランジスタ、および、前記第２電界効果型トランジスタは、スタティック型半導体記憶素子を構成する要素となるように形成されることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−１６４４８（Ｐ２００９−１６４４８Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００７−１７４３３９（Ｐ２００７−１７４３３９）
【出願日】平成１９年７月２日（２００７．７．２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成１９年７月２日（２００７．７．２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]