不揮発性メモリ素子及びその製造方法
【課題】高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させて、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供すること。
【解決手段】基板（１００）内に形成された素子分離膜（１０２Ｃ）によって画定され、チャネル幅方向（Ｘ軸方向）に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜（１０２Ｃ）の上に突出した活性領域（１００Ｂ）と、凹部の段差面に沿って形成された下部絶縁膜（１０８Ａ）と、下部絶縁膜（１０８Ａ）上に形成された電荷保存層（１０９Ａ）と、電荷保存層（１０９Ａ）上に形成された上部絶縁膜（１１０Ａ）と、上部絶縁膜（１１０Ａ）上に形成されたゲート電極（１１１Ｂ）とを備える。
【解決手段】基板（１００）内に形成された素子分離膜（１０２Ｃ）によって画定され、チャネル幅方向（Ｘ軸方向）に段差を有する凹部を内部に有し、凹部の両側壁が素子分離膜（１０２Ｃ）の上に突出した活性領域（１００Ｂ）と、凹部の段差面に沿って形成された下部絶縁膜（１０８Ａ）と、下部絶縁膜（１０８Ａ）上に形成された電荷保存層（１０９Ａ）と、電荷保存層（１０９Ａ）上に形成された上部絶縁膜（１１０Ａ）と、上部絶縁膜（１１０Ａ）上に形成されたゲート電極（１１１Ｂ）とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、データを格納する多面チャネルを有する不揮発性メモリ素子の単位セル及びその製造方法に関する。
【背景技術】
【０００２】
近年は、電気的にプログラミング（書込）と消去が可能であり、且つ、揮発性メモリ素子のように一定周期でデータを再作成するリフレッシュ動作を行わないため、低電力化の実現が可能な不揮発性メモリ素子の需要が増加している。そして、多くのデータを格納することができる大容量メモリ素子を開発するために、不揮発性メモリ素子の高集積化技術に関する研究が活発に行われている。
【０００３】
不揮発性メモリ素子のうち、最近、その需要が急増しているフラッシュメモリ素子の各メモリセルは、水平チャネル（１つの平面上に、その平面に沿って水平方向に形成されたチャネル）を有するゲートを備える。ゲートが水平チャネル構造の場合、製造工程上の便宜性は確保することができるが、素子の線幅（ｄｅｓｉｇｎ ｒｕｌｅ）減少に能動的に対応することはできないという短所がある。
【０００４】
例えば、フラッシュメモリ素子において、ＮＡＮＤフラッシュメモリ素子は、複数のメモリセルが互いに直列接続されて単位列を構成するため、ある程度の高集積化には優れているが、４０ｎｍ級以下の技術では、メモリセル間の干渉及び攪乱（プログラム動作時、隣接するセルのしきい値電圧が変わる現象）によってそれ以下に高集積化するのは難しい。
【０００５】
高集積化を実現し、かつ、メモリセル間の干渉及び攪乱を最小化するためには、メモリセルゲートの最終線幅（Ｆｉｎａｌ Ｉｎｓｐｅｃｔｉｏｎ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ、ＦＩＣＤ）をできる限り小さく縮小しなければならない。しかし、ゲート線幅を縮小する場合、短チャネル効果及びドレイン誘導障壁低下（ＤＩＢＬ）効果などが発生する。また、チャネル幅の減少に伴って動作電流が減少して、プログラム及び消去動作時、動作速度が低下し、カップリング比（例えば、フラッシュメモリ素子において、単位メモリセル全体の静電容量に対する誘電体膜の静電容量の比）が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させることによって、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成された下部絶縁膜と、該下部絶縁膜上に形成された電荷保存層と、該電荷保存層上に形成された上部絶縁膜と、該上部絶縁膜上に形成されたゲート電極とを備える不揮発性メモリ素子を提供する。
【０００８】
また、本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が該素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に形成された誘電体膜と、該誘電体膜上に形成された制御ゲートとを備える不揮発性メモリ素子を提供する。
【０００９】
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、前記凹部の段差面に沿って下部絶縁膜を形成するステップと、該下部絶縁膜上に電荷保存層を形成するステップと、該電荷保存層上に上部絶縁膜を形成するステップと、該上部絶縁膜上にゲート電極を形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
【００１０】
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、当該凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、前記浮遊ゲート上に誘電体膜を形成するステップと、前記誘電体膜上に制御ゲートを形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。図に示す層及び領域の厚さと間隔は、説明の便宜と明確な定義のために誇張されたものである。ある層が他の層及び基板の「上」又は「上部」にあると言及される場合、それは、その層が、他の層及び基板の上に直接形成され得るか、又は、それらの間に第三の層が介在し得ることを意味する。また、本明細書全体にわたって、同じ符号で表された部分は同じ構成要素を示し、各符号に英字を含む場合、同じ層がエッチング又は研磨によって一部変形されたものであることを表す。
【００１３】
図１は、本発明の実施形態に係る不揮発性メモリ素子を説明するために、一例として、浮遊トラップ型メモリ素子（ゲート電極と基板との間に形成された絶縁性の電荷保存層内に電荷を捕獲して保存する素子）を示す斜視図であり、図２Ａは、図１に示したI−I’に沿って切断した場合の断面図であり、図２Ｂは、図１に示したII−II’に沿って切断した場合の断面図である。ここでは、説明の便宜上、チャネル幅を決定するメモリセルのゲート電極を中心に説明する。
【００１４】
図１と図２に示すように、本発明の実施形態に係る不揮発性メモリ素子は、チャネル幅方向（Ｘ軸方向）に凹部を有する活性領域１００Ｂを備える。このとき、本実施形態では凹部が「Ｕ」字状に１つだけ示されているが、これは説明の便宜のためであって、「Ｗ」字状に凹部を２つ形成することも可能である。このように、凹部の数は限定されず、活性領域１００Ｂの線幅によって、製造工程（露光処理を含むマスク処理）を考慮して適切に選択できる。
【００１５】
活性領域１００Ｂは、半導体基板１００内に形成された素子分離膜１０２Ｃによってチャネル長方向（Ｚ軸方向）に延びる線状（所定幅を有する。以下同じ）又は島状に画定される。ここで、活性領域１００Ｂが線状に画定される場合は、不揮発性メモリ素子のうち、メモリセルが互いに直列接続したＮＡＮＤ型フラッシュメモリ素子に相当し、島状に画定される場合は、ＮＯＲ型フラッシュメモリ素子に相当する。このとき、素子分離膜１０２Ｃの上面は、凹部の略底部までの高さ（凹部の底部以下又はそれ以上の位置になり得、目標とするチャネル面積によって変わり得る）になる。これにより、凹部の両側壁（チャネル幅方向に形成された２つの側壁）は、素子分離膜１０２Ｃの上面から上に突出した状態で露出する。その結果、凹部の内側壁、底部、外側壁は、全てチャネル領域として機能し、多面チャネルを形成する。
【００１６】
活性領域１００Ｂは、半導体基板１００との一体型、又は半導体基板１００上に形成された別途の半導体層（図示せず）との一体型として形成できる。このとき、半導体基板１００又は半導体層は、シリコン層（Ｓｉ）、又はシリコンとゲルマニウムとを混合した層（ＳｉＧｅ）であり得、また、バルク基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でもあり得る。
【００１７】
また、本発明の実施形態に係る不揮発性メモリ素子は、活性領域１００Ｂにチャネル幅方向と直交するように順に積層された下部絶縁膜１０８Ａと電荷保存層１０９Ａと上部絶縁膜１１０Ａとを備える。このとき、下部絶縁膜１０８Ａと電荷保存層１０９Ａと上部絶縁膜１１０Ａは、活性領域１００Ｂの凹部によって形成された段差面に沿って形成される。
【００１８】
下部絶縁膜１０８Ａ及び上部絶縁膜１１０Ａは酸化膜、例えば、シリコン酸化膜（ＳｉＯ２）からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜（比誘電率が３．９以上）、例えば、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、及びアルミニウム酸化膜（Ａｌ２Ｏ３）といった金属酸化膜の群の中から選ばれたいずれか１つの金属酸化膜からなり得る。
【００１９】
電荷保存層１０９Ａは窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷保存能力のある誘電膜は、例えば、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ３）、及びランタン酸化膜（Ｌａ２Ｏ３）といった金属酸化膜、並びにハフニウムシリコン酸化膜（ＨｆＳｉＯｘ）、ジルコニウムシリコン酸化膜（ＺｒＳｉｘ）、及びランタンシリコン酸化膜（ＬａＳｉＯｘ）といったシリケート膜からなる群の中から選ばれたいずれか１つの膜からなり得る。ここで、「ｘ」は正の整数である。
【００２０】
また、本発明の実施形態に係る不揮発性メモリ素子は、上部絶縁膜１１０Ａ上に形成されたゲート電極１１１Ｂを備える。このとき、ゲート電極１１１Ｂは、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属、及び希土類金属の中から選ばれたいずれか１つの金属、又はこれらの合金膜からなり得る。また、ゲート電極１１０Ｂ上には比抵抗を下げるために、金属窒化物、金属シリサイド層又はこれらが積層された積層膜が形成できる。例えば、金属窒化物としては、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、及びタングステン窒化膜（ＷＮ）を用い、金属シリサイド層としては、チタンシリサイド層（ＴｉＳｉ２）、及びタングステンシリサイド層（Ｗｓｉｘ）（ここで、ｘは正の整数）などを用いる。
【００２１】
以下、図１に示した本発明の実施形態に伴う不揮発性メモリ素子の製造方法について説明する。
【００２２】
図３Ａないし図３Ｎは、図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【００２３】
まず、図３Ａに示すように、半導体基板１００上にハードマスク１０１を蒸着する。このとき、ハードマスク１０１は、蒸着処理のときに半導体基板１００に加わる応力を最小化するために、低圧化学気相蒸着（以下、ＬＰＣＶＤとする）処理によって蒸着する。また、ハードマスク１０１は、半導体基板１００に対してエッチング選択比を有する窒化膜、例えばシリコン窒化膜で形成する。
【００２４】
一方、ハードマスク１０１を形成する前に、半導体基板１００を保護するために、緩衝膜（図示せず）を半導体基板１００上に形成することもできる。このとき、当該緩衝膜は、ハードマスク１０１に対して高いエッチング選択比を有する物質で形成するが、例えば、ハードマスク１０１がシリコン窒化膜で形成された場合、緩衝膜をシリコン酸化膜で形成する。また、緩衝膜は、乾式酸化、湿式酸化、又はラジカルイオンを用いた酸化処理によって形成する。
【００２５】
続いて、ハードマスク１０１と半導体基板１００とを一部エッチングしてトレンチ（図示せず）を形成する。これにより、半導体基板１００内に所定幅の線状に活性領域１００Ａが画定される。
【００２６】
続いて、トレンチを埋め込むように、半導体基板１００上に素子分離膜用絶縁膜１０２を蒸着する。このとき、素子分離膜用絶縁膜１０２は、単層として形成するか、又は、縦横比を考慮して積層構造として形成することができる。例えば、単層として形成する場合には、高い縦横比に対して埋め込み特性に優れたＨＤＰ膜で形成するのが好ましく、その他にも絶縁性を有する酸化物系の膜を用いることができる。また、積層構造として形成する場合には、ＨＤＰ膜−ＳＯＧ膜−ＨＤＰ膜の積層構造に形成することが好ましい。ここで、ＳＯＧ膜としては、ＰＳＺ膜を用いることができる。また、絶縁性を有する酸化物系の膜としては、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はこれらの積層膜で形成することもできる。
【００２７】
続いて、図３Ｂに示すように、素子分離膜用絶縁膜１０２を平坦化して、その上面がハードマスク１０１の上面に整合（面の高さ位置が同じ）される素子分離膜１０２Ａを形成する。このとき、平坦化処理は、化学機械研磨（以下、ＣＭＰとする）又は全面エッチング、例えば、エッチバックによって行うことができる。
【００２８】
続いて、図３Ｃに示すように、ハードマスク１０１（図３Ｂ参照）を除去して活性領域１００Ａを露出させる。このとき、ハードマスク１０１を除去するために、リン酸（Ｈ３ＰＯ４）溶液を用いることができる。
【００２９】
続いて、図３Ｄに示すように、半導体基板１００上の段差面に沿ってスペーサ用絶縁膜１０３を蒸着する。このとき、スペーサ用絶縁膜１０３は、素子分離膜１０２Ａに対して高いエッチング選択比を有する窒化膜、例えばシリコン窒化膜で蒸着することができる。この他にも、スペーサ用絶縁膜１０３は、酸化膜、例えば、シリコン酸化膜で形成することもできる。この場合、後続の全面エッチング、例えば、ドライエッチングのとき、エッチング時間を調整して、素子分離膜１０２Ａの内側壁にスペーサが形成されるようにすることもできる。
【００３０】
続いて、図３Ｅに示すように、全面エッチング、例えばプラズマエッチング装置を用いるエッチバックを行って、スペーサ用絶縁膜１０３（図３Ｄ参照）をエッチングする。これにより、素子分離膜１０２Ａの内側壁（活性領域１００Ａの上面から上に露出した側壁）にスペーサ１０３Ａが形成される。
【００３１】
続いて、図３Ｆに示すように、スペーサ１０３Ａをエッチングバリア層として用いるエッチング、例えばドライエッチングを行って、活性領域１００Ａを一定の深さにエッチングする。これにより、活性領域１００Ａは、内部に一定の深さを有する「Ｕ」字状又は「Ｗ」字状の凹部１０４が形成された活性領域１００Ｂとなる。
【００３２】
続いて、図３Ｇに示すように、スペーサ１０３Ａ（図３Ｆ参照）を除去する。このとき、スペーサ１０３Ａを除去する工程で、スペーサ１０３Ａが窒化膜からなる場合には、リン酸（Ｈ３ＰＯ４）溶液を用い、酸化膜からなる場合には、ＤＨＦ溶液、ＢＨＦ溶液、又はＢＯＥ溶液を用いることができる。リン酸溶液を用いる場合、シリコン層からなる活性領域１００Ｂに大きなダメージを与える可能性があるため、ＤＨＦ溶液、ＢＨＦ溶液、又はＢＯＥ溶液のように、活性領域１００Ｂへのダメージを最小化できる洗浄溶液を用いることが好ましく、このためにスペーサ１０３Ａを酸化膜で形成することが好ましい。
【００３３】
続いて、図３Ｈに示すように、凹部１０４（図３Ｇ参照）を完全に埋め込むように、半導体基板１００上に絶縁膜１０５を蒸着する。このとき、絶縁膜１０５は、ＨＤＰ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＢＳＧ、ＴＥＯＳの単層膜、又はこれらが積層された積層膜として形成することができる。
【００３４】
続いて、図３Ｉに示すように、絶縁膜１０５を平坦化する。このとき、平坦化処理は、ＣＭＰ、又は全面エッチング、例えばエッチバックによって行うことができる。また、平坦化処理は、絶縁膜１０５が活性領域１００Ｂの上に一定の厚さで残留するように行うか、又は、絶縁膜１０５の上面が活性領域１００Ｂの両側壁（突出部）の上面に整合されるように行う。
【００３５】
続いて、図３Ｊに示すように、マスク処理（感光膜の塗布、露光及び現像処理を含む）を行って、ゲート電極１１１Ｂ（図１参照）が形成される予定の領域を開いた感光膜パターン１０６を形成する。
【００３６】
続いて、感光膜パターン１０６をエッチングマスクとして用いたエッチングを行って、素子分離膜１０２Ｂと、凹部１０４（図３Ｇ参照）の内部に埋め込まれた絶縁膜１０５Ｂをエッチングする。これにより、ゲート電極１１１Ｂが形成される領域１０７において活性領域１００Ｂの凹部１０４が露出する。
【００３７】
続いて、図３Ｋに示すように、感光膜パターン１０６を除去する。このとき、感光膜パターン１０６の除去処理は、プラズマエッチング装置内においてＯ２プラズマを用いて除去することができる。
【００３８】
続いて、図３Ｌに示すように、半導体基板１００上の段差面に沿って下部絶縁膜１０８、電荷保存層１０９、及び上部絶縁膜１１０を順に蒸着する。
【００３９】
このとき、下部絶縁膜１０８及び上部絶縁膜１１０は酸化膜、例えばシリコン酸化膜（ＳｉＯ２）からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜（比誘電率が３．９以上）、例えばハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、及びアルミニウム酸化膜（Ａｌ２Ｏ３）といった金属酸化膜の中から選ばれたいずれか１つの金属酸化膜からなり得る。また、下部絶縁膜１０８及び上部絶縁膜１１０は、各々１０Å〜１００Å程度の厚さに蒸着することができる。
【００４０】
電荷保存層１０９は窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えばシリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷保存能力のある誘電膜は、例えばハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ３）、及びランタン酸化膜（Ｌａ２Ｏ３）といった金属酸化膜、又はハフニウムシリコン酸化膜（ＨｆＳｉＯｘ）、ジルコニウムシリコン酸化膜（ＺｒＳｉｘ）、及びランタンシリコン酸化膜（ＬａＳｉＯｘ）といったシリケート膜からなり得る。ここで、「ｘ」は正の整数である。また、電荷保存層１０９は、化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）処理を用いて２０Å〜５００Åの厚さに蒸着することができる。
【００４１】
続いて、上部絶縁膜１１０上にゲート電極用導電膜１１１を蒸着する。このとき、ゲート電極用導電膜１１１は、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属及び希土類金属のいずれか１つの金属若しくはこれらの金属の合金膜からなり得る。例えば、ドープト多結晶シリコン膜は、ＬＰＣＶＤ方式によって蒸着し、このとき、ソースガスとしては、シラン（ＳｉＨ４）ガスを用い、ドーピングガスとしては、ホスフィン（ＰＨ３）、三塩化ホウ素（ＢＣｌ３）、又はジボラン（Ｂ２Ｈ６）ガスを用いる。遷移金属としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、又はチタン（Ｔｉ）などを用い、希土類金属としては、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、又はルテチウム（Ｌｕ）などを用いる。
【００４２】
続いて、ゲート電極用導電膜１１１上に、比抵抗を下げるために、金属窒化膜、金属シリサイド層、又はこれらが積層された積層膜として形成することができる。例えば、金属窒化膜としてはチタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、及びタングステン窒化膜（ＷＮ）などを用い、金属シリサイド層としては、チタンシリサイド層（ＴｉＳｉ２）、及びタングステンシリサイド層（ＷＳｉｘ）（ここで、ｘは正の整数）などを用いる。
【００４３】
続いて、図３Ｍに示すように、ゲート電極用導電膜１１１Ａを平坦化する。このとき、平坦化処理はＣＭＰ又はエッチバックによって行うことができる。
【００４４】
続いて、図３Ｎに示すように、マスク処理（感光膜の塗布、露光及び現像処理を含む）を行って、ゲート電極１１１Ｂ（図１参照）が形成される領域が閉じられた感光膜パターン１１２を形成する。
【００４５】
続いて、感光膜パターン１１２をエッチングマスクとして用いたエッチングを行ってゲート電極１１１Ｂを形成する。このとき、下部絶縁膜１０８Ａ、電荷保存層１０９Ａ、及び上部絶縁膜１１０Ａもエッチングされる。
【００４６】
続いて、感光膜パターン１１２を除去する。
【００４７】
以上、本発明の実施形態では浮遊トラップ型メモリ素子のうち、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）素子を挙げて説明したが、これは一例であって、本発明は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、ＭＡＯＳ（Ｍｅｔａｌ−Ａｌｕｍｉｎａ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、及びＭＡＳ（Ｍｅｔａｌ−Ａｌｕｍｉｎａ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子にも適用することができる。この他にも、フラッシュメモリ素子を備える電荷トラップ素子、例えば、浮遊ゲートという孤立した導電体に電荷が保存される電界効果素子である浮遊ゲート型メモリ素子にも適用することができる。
【００４８】
例えば、浮遊ゲート型メモリ素子の場合、図３Ｌにおいて、下部絶縁膜１０８、電荷保存層１０９、及び上部絶縁膜１１０の代りに、半導体基板１００上の段差面に沿ってトンネル絶縁膜、浮遊ゲート、及び誘電体膜を順に形成して実現することができる。このとき、ゲート電極１１１Ｂは、制御ゲートとして機能する。
【００４９】
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができるという効果がある。
【００５０】
本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る不揮発性メモリ素子を示す斜視図である。
【図２Ａ】図１に示したI−I’に沿って切断した場合の不揮発性メモリ素子の断面図である。
【図２Ｂ】図１に示したII−II’に沿って切断した場合の不揮発性メモリ素子の断面図である
【図３Ａ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｂ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｃ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｄ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｅ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｆ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｇ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｈ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｉ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｊ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｋ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｌ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｍ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｎ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００５２】
１００ 半導体基板
１００Ａ、１００Ｂ 活性領域
１０１ ハードマスク
１０２ 素子分離膜用絶縁膜
１０２Ａ 素子分離膜
１０３ スペーサ用絶縁膜
１０３Ａ スペーサ
１０４ 凹部
１０５、１０５Ａ 絶縁膜
１０６、１１２ 感光膜パターン
１０８、１０８Ａ 下部絶縁膜
１０９、１０９Ａ 電荷保存層
１１０、１１０Ａ 上部絶縁膜
１１１、１１１Ａ ゲート電極用導電膜
１１１Ｂ ゲート電極
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、データを格納する多面チャネルを有する不揮発性メモリ素子の単位セル及びその製造方法に関する。
【背景技術】
【０００２】
近年は、電気的にプログラミング（書込）と消去が可能であり、且つ、揮発性メモリ素子のように一定周期でデータを再作成するリフレッシュ動作を行わないため、低電力化の実現が可能な不揮発性メモリ素子の需要が増加している。そして、多くのデータを格納することができる大容量メモリ素子を開発するために、不揮発性メモリ素子の高集積化技術に関する研究が活発に行われている。
【０００３】
不揮発性メモリ素子のうち、最近、その需要が急増しているフラッシュメモリ素子の各メモリセルは、水平チャネル（１つの平面上に、その平面に沿って水平方向に形成されたチャネル）を有するゲートを備える。ゲートが水平チャネル構造の場合、製造工程上の便宜性は確保することができるが、素子の線幅（ｄｅｓｉｇｎ ｒｕｌｅ）減少に能動的に対応することはできないという短所がある。
【０００４】
例えば、フラッシュメモリ素子において、ＮＡＮＤフラッシュメモリ素子は、複数のメモリセルが互いに直列接続されて単位列を構成するため、ある程度の高集積化には優れているが、４０ｎｍ級以下の技術では、メモリセル間の干渉及び攪乱（プログラム動作時、隣接するセルのしきい値電圧が変わる現象）によってそれ以下に高集積化するのは難しい。
【０００５】
高集積化を実現し、かつ、メモリセル間の干渉及び攪乱を最小化するためには、メモリセルゲートの最終線幅（Ｆｉｎａｌ Ｉｎｓｐｅｃｔｉｏｎ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ、ＦＩＣＤ）をできる限り小さく縮小しなければならない。しかし、ゲート線幅を縮小する場合、短チャネル効果及びドレイン誘導障壁低下（ＤＩＢＬ）効果などが発生する。また、チャネル幅の減少に伴って動作電流が減少して、プログラム及び消去動作時、動作速度が低下し、カップリング比（例えば、フラッシュメモリ素子において、単位メモリセル全体の静電容量に対する誘電体膜の静電容量の比）が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させることによって、動作電流を確保することができる不揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成された下部絶縁膜と、該下部絶縁膜上に形成された電荷保存層と、該電荷保存層上に形成された上部絶縁膜と、該上部絶縁膜上に形成されたゲート電極とを備える不揮発性メモリ素子を提供する。
【０００８】
また、本発明は、基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が該素子分離膜の上に突出した活性領域と、前記凹部の段差面に沿って形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成された浮遊ゲートと、該浮遊ゲート上に形成された誘電体膜と、該誘電体膜上に形成された制御ゲートとを備える不揮発性メモリ素子を提供する。
【０００９】
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、前記凹部の段差面に沿って下部絶縁膜を形成するステップと、該下部絶縁膜上に電荷保存層を形成するステップと、該電荷保存層上に上部絶縁膜を形成するステップと、該上部絶縁膜上にゲート電極を形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
【００１０】
また、本発明は、基板内に活性領域を画定する素子分離膜を形成するステップと、前記活性領域内に凹部を形成するステップと、前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、当該凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、前記浮遊ゲート上に誘電体膜を形成するステップと、前記誘電体膜上に制御ゲートを形成するステップとを含む不揮発性メモリ素子の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。図に示す層及び領域の厚さと間隔は、説明の便宜と明確な定義のために誇張されたものである。ある層が他の層及び基板の「上」又は「上部」にあると言及される場合、それは、その層が、他の層及び基板の上に直接形成され得るか、又は、それらの間に第三の層が介在し得ることを意味する。また、本明細書全体にわたって、同じ符号で表された部分は同じ構成要素を示し、各符号に英字を含む場合、同じ層がエッチング又は研磨によって一部変形されたものであることを表す。
【００１３】
図１は、本発明の実施形態に係る不揮発性メモリ素子を説明するために、一例として、浮遊トラップ型メモリ素子（ゲート電極と基板との間に形成された絶縁性の電荷保存層内に電荷を捕獲して保存する素子）を示す斜視図であり、図２Ａは、図１に示したI−I’に沿って切断した場合の断面図であり、図２Ｂは、図１に示したII−II’に沿って切断した場合の断面図である。ここでは、説明の便宜上、チャネル幅を決定するメモリセルのゲート電極を中心に説明する。
【００１４】
図１と図２に示すように、本発明の実施形態に係る不揮発性メモリ素子は、チャネル幅方向（Ｘ軸方向）に凹部を有する活性領域１００Ｂを備える。このとき、本実施形態では凹部が「Ｕ」字状に１つだけ示されているが、これは説明の便宜のためであって、「Ｗ」字状に凹部を２つ形成することも可能である。このように、凹部の数は限定されず、活性領域１００Ｂの線幅によって、製造工程（露光処理を含むマスク処理）を考慮して適切に選択できる。
【００１５】
活性領域１００Ｂは、半導体基板１００内に形成された素子分離膜１０２Ｃによってチャネル長方向（Ｚ軸方向）に延びる線状（所定幅を有する。以下同じ）又は島状に画定される。ここで、活性領域１００Ｂが線状に画定される場合は、不揮発性メモリ素子のうち、メモリセルが互いに直列接続したＮＡＮＤ型フラッシュメモリ素子に相当し、島状に画定される場合は、ＮＯＲ型フラッシュメモリ素子に相当する。このとき、素子分離膜１０２Ｃの上面は、凹部の略底部までの高さ（凹部の底部以下又はそれ以上の位置になり得、目標とするチャネル面積によって変わり得る）になる。これにより、凹部の両側壁（チャネル幅方向に形成された２つの側壁）は、素子分離膜１０２Ｃの上面から上に突出した状態で露出する。その結果、凹部の内側壁、底部、外側壁は、全てチャネル領域として機能し、多面チャネルを形成する。
【００１６】
活性領域１００Ｂは、半導体基板１００との一体型、又は半導体基板１００上に形成された別途の半導体層（図示せず）との一体型として形成できる。このとき、半導体基板１００又は半導体層は、シリコン層（Ｓｉ）、又はシリコンとゲルマニウムとを混合した層（ＳｉＧｅ）であり得、また、バルク基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でもあり得る。
【００１７】
また、本発明の実施形態に係る不揮発性メモリ素子は、活性領域１００Ｂにチャネル幅方向と直交するように順に積層された下部絶縁膜１０８Ａと電荷保存層１０９Ａと上部絶縁膜１１０Ａとを備える。このとき、下部絶縁膜１０８Ａと電荷保存層１０９Ａと上部絶縁膜１１０Ａは、活性領域１００Ｂの凹部によって形成された段差面に沿って形成される。
【００１８】
下部絶縁膜１０８Ａ及び上部絶縁膜１１０Ａは酸化膜、例えば、シリコン酸化膜（ＳｉＯ２）からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜（比誘電率が３．９以上）、例えば、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、及びアルミニウム酸化膜（Ａｌ２Ｏ３）といった金属酸化膜の群の中から選ばれたいずれか１つの金属酸化膜からなり得る。
【００１９】
電荷保存層１０９Ａは窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷保存能力のある誘電膜は、例えば、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ３）、及びランタン酸化膜（Ｌａ２Ｏ３）といった金属酸化膜、並びにハフニウムシリコン酸化膜（ＨｆＳｉＯｘ）、ジルコニウムシリコン酸化膜（ＺｒＳｉｘ）、及びランタンシリコン酸化膜（ＬａＳｉＯｘ）といったシリケート膜からなる群の中から選ばれたいずれか１つの膜からなり得る。ここで、「ｘ」は正の整数である。
【００２０】
また、本発明の実施形態に係る不揮発性メモリ素子は、上部絶縁膜１１０Ａ上に形成されたゲート電極１１１Ｂを備える。このとき、ゲート電極１１１Ｂは、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属、及び希土類金属の中から選ばれたいずれか１つの金属、又はこれらの合金膜からなり得る。また、ゲート電極１１０Ｂ上には比抵抗を下げるために、金属窒化物、金属シリサイド層又はこれらが積層された積層膜が形成できる。例えば、金属窒化物としては、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、及びタングステン窒化膜（ＷＮ）を用い、金属シリサイド層としては、チタンシリサイド層（ＴｉＳｉ２）、及びタングステンシリサイド層（Ｗｓｉｘ）（ここで、ｘは正の整数）などを用いる。
【００２１】
以下、図１に示した本発明の実施形態に伴う不揮発性メモリ素子の製造方法について説明する。
【００２２】
図３Ａないし図３Ｎは、図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【００２３】
まず、図３Ａに示すように、半導体基板１００上にハードマスク１０１を蒸着する。このとき、ハードマスク１０１は、蒸着処理のときに半導体基板１００に加わる応力を最小化するために、低圧化学気相蒸着（以下、ＬＰＣＶＤとする）処理によって蒸着する。また、ハードマスク１０１は、半導体基板１００に対してエッチング選択比を有する窒化膜、例えばシリコン窒化膜で形成する。
【００２４】
一方、ハードマスク１０１を形成する前に、半導体基板１００を保護するために、緩衝膜（図示せず）を半導体基板１００上に形成することもできる。このとき、当該緩衝膜は、ハードマスク１０１に対して高いエッチング選択比を有する物質で形成するが、例えば、ハードマスク１０１がシリコン窒化膜で形成された場合、緩衝膜をシリコン酸化膜で形成する。また、緩衝膜は、乾式酸化、湿式酸化、又はラジカルイオンを用いた酸化処理によって形成する。
【００２５】
続いて、ハードマスク１０１と半導体基板１００とを一部エッチングしてトレンチ（図示せず）を形成する。これにより、半導体基板１００内に所定幅の線状に活性領域１００Ａが画定される。
【００２６】
続いて、トレンチを埋め込むように、半導体基板１００上に素子分離膜用絶縁膜１０２を蒸着する。このとき、素子分離膜用絶縁膜１０２は、単層として形成するか、又は、縦横比を考慮して積層構造として形成することができる。例えば、単層として形成する場合には、高い縦横比に対して埋め込み特性に優れたＨＤＰ膜で形成するのが好ましく、その他にも絶縁性を有する酸化物系の膜を用いることができる。また、積層構造として形成する場合には、ＨＤＰ膜−ＳＯＧ膜−ＨＤＰ膜の積層構造に形成することが好ましい。ここで、ＳＯＧ膜としては、ＰＳＺ膜を用いることができる。また、絶縁性を有する酸化物系の膜としては、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はこれらの積層膜で形成することもできる。
【００２７】
続いて、図３Ｂに示すように、素子分離膜用絶縁膜１０２を平坦化して、その上面がハードマスク１０１の上面に整合（面の高さ位置が同じ）される素子分離膜１０２Ａを形成する。このとき、平坦化処理は、化学機械研磨（以下、ＣＭＰとする）又は全面エッチング、例えば、エッチバックによって行うことができる。
【００２８】
続いて、図３Ｃに示すように、ハードマスク１０１（図３Ｂ参照）を除去して活性領域１００Ａを露出させる。このとき、ハードマスク１０１を除去するために、リン酸（Ｈ３ＰＯ４）溶液を用いることができる。
【００２９】
続いて、図３Ｄに示すように、半導体基板１００上の段差面に沿ってスペーサ用絶縁膜１０３を蒸着する。このとき、スペーサ用絶縁膜１０３は、素子分離膜１０２Ａに対して高いエッチング選択比を有する窒化膜、例えばシリコン窒化膜で蒸着することができる。この他にも、スペーサ用絶縁膜１０３は、酸化膜、例えば、シリコン酸化膜で形成することもできる。この場合、後続の全面エッチング、例えば、ドライエッチングのとき、エッチング時間を調整して、素子分離膜１０２Ａの内側壁にスペーサが形成されるようにすることもできる。
【００３０】
続いて、図３Ｅに示すように、全面エッチング、例えばプラズマエッチング装置を用いるエッチバックを行って、スペーサ用絶縁膜１０３（図３Ｄ参照）をエッチングする。これにより、素子分離膜１０２Ａの内側壁（活性領域１００Ａの上面から上に露出した側壁）にスペーサ１０３Ａが形成される。
【００３１】
続いて、図３Ｆに示すように、スペーサ１０３Ａをエッチングバリア層として用いるエッチング、例えばドライエッチングを行って、活性領域１００Ａを一定の深さにエッチングする。これにより、活性領域１００Ａは、内部に一定の深さを有する「Ｕ」字状又は「Ｗ」字状の凹部１０４が形成された活性領域１００Ｂとなる。
【００３２】
続いて、図３Ｇに示すように、スペーサ１０３Ａ（図３Ｆ参照）を除去する。このとき、スペーサ１０３Ａを除去する工程で、スペーサ１０３Ａが窒化膜からなる場合には、リン酸（Ｈ３ＰＯ４）溶液を用い、酸化膜からなる場合には、ＤＨＦ溶液、ＢＨＦ溶液、又はＢＯＥ溶液を用いることができる。リン酸溶液を用いる場合、シリコン層からなる活性領域１００Ｂに大きなダメージを与える可能性があるため、ＤＨＦ溶液、ＢＨＦ溶液、又はＢＯＥ溶液のように、活性領域１００Ｂへのダメージを最小化できる洗浄溶液を用いることが好ましく、このためにスペーサ１０３Ａを酸化膜で形成することが好ましい。
【００３３】
続いて、図３Ｈに示すように、凹部１０４（図３Ｇ参照）を完全に埋め込むように、半導体基板１００上に絶縁膜１０５を蒸着する。このとき、絶縁膜１０５は、ＨＤＰ、ＳＯＧ、ＢＰＳＧ、ＰＳＧ、ＵＳＧ、ＢＳＧ、ＴＥＯＳの単層膜、又はこれらが積層された積層膜として形成することができる。
【００３４】
続いて、図３Ｉに示すように、絶縁膜１０５を平坦化する。このとき、平坦化処理は、ＣＭＰ、又は全面エッチング、例えばエッチバックによって行うことができる。また、平坦化処理は、絶縁膜１０５が活性領域１００Ｂの上に一定の厚さで残留するように行うか、又は、絶縁膜１０５の上面が活性領域１００Ｂの両側壁（突出部）の上面に整合されるように行う。
【００３５】
続いて、図３Ｊに示すように、マスク処理（感光膜の塗布、露光及び現像処理を含む）を行って、ゲート電極１１１Ｂ（図１参照）が形成される予定の領域を開いた感光膜パターン１０６を形成する。
【００３６】
続いて、感光膜パターン１０６をエッチングマスクとして用いたエッチングを行って、素子分離膜１０２Ｂと、凹部１０４（図３Ｇ参照）の内部に埋め込まれた絶縁膜１０５Ｂをエッチングする。これにより、ゲート電極１１１Ｂが形成される領域１０７において活性領域１００Ｂの凹部１０４が露出する。
【００３７】
続いて、図３Ｋに示すように、感光膜パターン１０６を除去する。このとき、感光膜パターン１０６の除去処理は、プラズマエッチング装置内においてＯ２プラズマを用いて除去することができる。
【００３８】
続いて、図３Ｌに示すように、半導体基板１００上の段差面に沿って下部絶縁膜１０８、電荷保存層１０９、及び上部絶縁膜１１０を順に蒸着する。
【００３９】
このとき、下部絶縁膜１０８及び上部絶縁膜１１０は酸化膜、例えばシリコン酸化膜（ＳｉＯ２）からなるか、又は、シリコン酸化膜よりも高い比誘電率を有する高誘電膜（比誘電率が３．９以上）、例えばハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、及びアルミニウム酸化膜（Ａｌ２Ｏ３）といった金属酸化膜の中から選ばれたいずれか１つの金属酸化膜からなり得る。また、下部絶縁膜１０８及び上部絶縁膜１１０は、各々１０Å〜１００Å程度の厚さに蒸着することができる。
【００４０】
電荷保存層１０９は窒化膜又は電荷保存能力のある誘電膜からなる。窒化膜は、例えばシリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷保存能力のある誘電膜は、例えばハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ３）、及びランタン酸化膜（Ｌａ２Ｏ３）といった金属酸化膜、又はハフニウムシリコン酸化膜（ＨｆＳｉＯｘ）、ジルコニウムシリコン酸化膜（ＺｒＳｉｘ）、及びランタンシリコン酸化膜（ＬａＳｉＯｘ）といったシリケート膜からなり得る。ここで、「ｘ」は正の整数である。また、電荷保存層１０９は、化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）処理を用いて２０Å〜５００Åの厚さに蒸着することができる。
【００４１】
続いて、上部絶縁膜１１０上にゲート電極用導電膜１１１を蒸着する。このとき、ゲート電極用導電膜１１１は、不純物がドーピングされたドープト多結晶シリコン膜からなるか、又は、遷移金属及び希土類金属のいずれか１つの金属若しくはこれらの金属の合金膜からなり得る。例えば、ドープト多結晶シリコン膜は、ＬＰＣＶＤ方式によって蒸着し、このとき、ソースガスとしては、シラン（ＳｉＨ４）ガスを用い、ドーピングガスとしては、ホスフィン（ＰＨ３）、三塩化ホウ素（ＢＣｌ３）、又はジボラン（Ｂ２Ｈ６）ガスを用いる。遷移金属としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、又はチタン（Ｔｉ）などを用い、希土類金属としては、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、又はルテチウム（Ｌｕ）などを用いる。
【００４２】
続いて、ゲート電極用導電膜１１１上に、比抵抗を下げるために、金属窒化膜、金属シリサイド層、又はこれらが積層された積層膜として形成することができる。例えば、金属窒化膜としてはチタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、及びタングステン窒化膜（ＷＮ）などを用い、金属シリサイド層としては、チタンシリサイド層（ＴｉＳｉ２）、及びタングステンシリサイド層（ＷＳｉｘ）（ここで、ｘは正の整数）などを用いる。
【００４３】
続いて、図３Ｍに示すように、ゲート電極用導電膜１１１Ａを平坦化する。このとき、平坦化処理はＣＭＰ又はエッチバックによって行うことができる。
【００４４】
続いて、図３Ｎに示すように、マスク処理（感光膜の塗布、露光及び現像処理を含む）を行って、ゲート電極１１１Ｂ（図１参照）が形成される領域が閉じられた感光膜パターン１１２を形成する。
【００４５】
続いて、感光膜パターン１１２をエッチングマスクとして用いたエッチングを行ってゲート電極１１１Ｂを形成する。このとき、下部絶縁膜１０８Ａ、電荷保存層１０９Ａ、及び上部絶縁膜１１０Ａもエッチングされる。
【００４６】
続いて、感光膜パターン１１２を除去する。
【００４７】
以上、本発明の実施形態では浮遊トラップ型メモリ素子のうち、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）素子を挙げて説明したが、これは一例であって、本発明は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、ＭＡＯＳ（Ｍｅｔａｌ−Ａｌｕｍｉｎａ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、及びＭＡＳ（Ｍｅｔａｌ−Ａｌｕｍｉｎａ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子にも適用することができる。この他にも、フラッシュメモリ素子を備える電荷トラップ素子、例えば、浮遊ゲートという孤立した導電体に電荷が保存される電界効果素子である浮遊ゲート型メモリ素子にも適用することができる。
【００４８】
例えば、浮遊ゲート型メモリ素子の場合、図３Ｌにおいて、下部絶縁膜１０８、電荷保存層１０９、及び上部絶縁膜１１０の代りに、半導体基板１００上の段差面に沿ってトンネル絶縁膜、浮遊ゲート、及び誘電体膜を順に形成して実現することができる。このとき、ゲート電極１１１Ｂは、制御ゲートとして機能する。
【００４９】
本発明によれば、活性領域内に凹部を形成し、凹部の両側壁を突出させてチャネルの長さと幅を増大させることによって、高集積化に伴うゲート面積の減少に対応して有効チャネル幅を増大させ、動作電流を確保することができるという効果がある。
【００５０】
本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係る不揮発性メモリ素子を示す斜視図である。
【図２Ａ】図１に示したI−I’に沿って切断した場合の不揮発性メモリ素子の断面図である。
【図２Ｂ】図１に示したII−II’に沿って切断した場合の不揮発性メモリ素子の断面図である
【図３Ａ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｂ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｃ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｄ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｅ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｆ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｇ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｈ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｉ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｊ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｋ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｌ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｍ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【図３Ｎ】図１に示した不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００５２】
１００ 半導体基板
１００Ａ、１００Ｂ 活性領域
１０１ ハードマスク
１０２ 素子分離膜用絶縁膜
１０２Ａ 素子分離膜
１０３ スペーサ用絶縁膜
１０３Ａ スペーサ
１０４ 凹部
１０５、１０５Ａ 絶縁膜
１０６、１１２ 感光膜パターン
１０８、１０８Ａ 下部絶縁膜
１０９、１０９Ａ 電荷保存層
１１０、１１０Ａ 上部絶縁膜
１１１、１１１Ａ ゲート電極用導電膜
１１１Ｂ ゲート電極
【特許請求の範囲】
【請求項１】
基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成された下部絶縁膜と、
該下部絶縁膜上に形成された電荷保存層と、
該電荷保存層上に形成された上部絶縁膜と、
該上部絶縁膜上に形成されたゲート電極と
を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成されたトンネル絶縁膜と、
該トンネル絶縁膜上に形成された浮遊ゲートと、
該浮遊ゲート上に形成された誘電体膜と、
該誘電体膜上に形成された制御ゲートと
を備えることを特徴とする不揮発性メモリ素子。
【請求項３】
前記凹部が、
前記チャネル方向の断面形状が「Ｕ」字状又は「Ｗ」字状に形成されていることを特徴とする請求項１又は請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記活性領域が、
前記チャネル長方向に線状又は島状に画定されていることを特徴とする請求項１又は請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記下部絶縁膜が、
前記凹部の内側壁、底部、及び外側壁と接するように形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらの積層膜からなる群の中から選ばれたいずれか１つで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記電荷保存層が、
窒化膜又は金属酸化膜で形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記電荷保存層が、
シリケート膜で形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿って下部絶縁膜を形成するステップと、
該下部絶縁膜上に電荷保存層を形成するステップと、
該電荷保存層上に上部絶縁膜を形成するステップと、
該上部絶縁膜上にゲート電極を形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１０】
基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、
前記浮遊ゲート上に誘電体膜を形成するステップと、
前記誘電体膜上に制御ゲートを形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１１】
前記素子分離膜を形成する前記ステップが、
前記基板上にハードマスクを形成するステップと、
該ハードマスク及び前記基板を一部エッチングしてトレンチを形成するステップと、
該トレンチを埋め込むように前記素子分離膜を形成するステップと
を含むことを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記凹部を形成する前記ステップが、
前記ハードマスクを除去するステップと、
前記活性領域上の前記素子分離膜の内側壁にスペーサを形成するステップと、
該スペーサをエッチングバリア層として用いて前記活性領域をエッチングするステップと、
前記スペーサを除去するステップと
を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記スペーサが、
窒化膜又は酸化膜で形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記凹部の両側壁を突出させる前記ステップの前に、
前記凹部を埋め込むように絶縁膜を蒸着するステップを更に含むことを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記凹部の両側壁を前記素子分離膜から突出させる前記ステップが、
前記素子分離膜をリセスして前記凹部の外側壁を露出させると同時に、前記絶縁膜をリセスして前記凹部の内側壁を露出させることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記絶縁膜が、
前記素子分離膜と同じ物質で形成されることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記活性領域が、
線状又は島状に画定されることを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記素子分離膜が、
ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）単層膜として形成されるか、又は、ＨＤＰ膜とＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜とが積層された積層構造として形成されることを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、及び、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらが積層された積層膜からなる群の中から選ばれたいずれか１つで形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記電荷保存層が、
窒化膜又は金属酸化膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記電荷保存層が、
シリケート膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項１】
基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成された下部絶縁膜と、
該下部絶縁膜上に形成された電荷保存層と、
該電荷保存層上に形成された上部絶縁膜と、
該上部絶縁膜上に形成されたゲート電極と
を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
基板内に形成された素子分離膜によって画定され、チャネル幅方向に段差を有する凹部を内部に有し、該凹部の両側壁が前記素子分離膜の上に突出した活性領域と、
前記凹部の段差面に沿って形成されたトンネル絶縁膜と、
該トンネル絶縁膜上に形成された浮遊ゲートと、
該浮遊ゲート上に形成された誘電体膜と、
該誘電体膜上に形成された制御ゲートと
を備えることを特徴とする不揮発性メモリ素子。
【請求項３】
前記凹部が、
前記チャネル方向の断面形状が「Ｕ」字状又は「Ｗ」字状に形成されていることを特徴とする請求項１又は請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記活性領域が、
前記チャネル長方向に線状又は島状に画定されていることを特徴とする請求項１又は請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記下部絶縁膜が、
前記凹部の内側壁、底部、及び外側壁と接するように形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらの積層膜からなる群の中から選ばれたいずれか１つで形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記電荷保存層が、
窒化膜又は金属酸化膜で形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記電荷保存層が、
シリケート膜で形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿って下部絶縁膜を形成するステップと、
該下部絶縁膜上に電荷保存層を形成するステップと、
該電荷保存層上に上部絶縁膜を形成するステップと、
該上部絶縁膜上にゲート電極を形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１０】
基板内に活性領域を画定する素子分離膜を形成するステップと、
前記活性領域内に凹部を形成するステップと、
前記素子分離膜をリセスして前記凹部の両側壁を前記素子分離膜から突出させるステップと、
前記凹部の段差面に沿ってトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に浮遊ゲートを形成するステップと、
前記浮遊ゲート上に誘電体膜を形成するステップと、
前記誘電体膜上に制御ゲートを形成するステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１１】
前記素子分離膜を形成する前記ステップが、
前記基板上にハードマスクを形成するステップと、
該ハードマスク及び前記基板を一部エッチングしてトレンチを形成するステップと、
該トレンチを埋め込むように前記素子分離膜を形成するステップと
を含むことを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記凹部を形成する前記ステップが、
前記ハードマスクを除去するステップと、
前記活性領域上の前記素子分離膜の内側壁にスペーサを形成するステップと、
該スペーサをエッチングバリア層として用いて前記活性領域をエッチングするステップと、
前記スペーサを除去するステップと
を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記スペーサが、
窒化膜又は酸化膜で形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記凹部の両側壁を突出させる前記ステップの前に、
前記凹部を埋め込むように絶縁膜を蒸着するステップを更に含むことを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記凹部の両側壁を前記素子分離膜から突出させる前記ステップが、
前記素子分離膜をリセスして前記凹部の外側壁を露出させると同時に、前記絶縁膜をリセスして前記凹部の内側壁を露出させることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記絶縁膜が、
前記素子分離膜と同じ物質で形成されることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記活性領域が、
線状又は島状に画定されることを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記素子分離膜が、
ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）単層膜として形成されるか、又は、ＨＤＰ膜とＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜とが積層された積層構造として形成されることを特徴とする請求項９又は請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記下部絶縁膜及び前記上部絶縁膜が、
シリコン酸化膜、及び、シリコン酸化膜よりも高い比誘電率を有する単一膜、及びこれらが積層された積層膜からなる群の中から選ばれたいずれか１つで形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記電荷保存層が、
窒化膜又は金属酸化膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記電荷保存層が、
シリケート膜で形成されることを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【公開番号】特開２００９−１６７８４（Ｐ２００９−１６７８４Ａ）
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願番号】特願２００７−３３８６８８（Ｐ２００７−３３８６８８）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年１月２２日（２００９．１．２２）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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