【課題】記憶素子の記憶特性が経時劣化した場合においても、正確なデータの維持が可能な記憶装置を提供する。
【解決手段】抵抗値が変化する記憶素子１０８を有し、記憶素子１０８の抵抗値の状態を利用してデータ保持を行うメモリセル１００と、メモリセル１００に保持されたデータを読み出す読み出し回路１０３と、電源線１０４と、第１の信号線１０５と、第２の信号線１０２と、記憶素子１０８の抵抗値の状態に従って電源線１０４の電位またはメモリセル１００に保持されたデータに対応する電位を出力する出力端子１０６と、を有し、読み出し回路１０３は、第１端子乃至第４端子を有するトランジスタ１０９を有し、トランジスタ１０９のしきい値電圧は、第４端子を介してチャネル領域に電位が与えられることにより制御が可能である。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】強誘電性ポリマーメモリ素子の、容易且つ安価な製造方法を提供する。
【解決手段】メモリ素子は、第１の電極１４と、第１の電極１４上に形成された第１の強誘電性ポリマー層１６と、第２の電極１８と、第２の電極１８上に形成された第２の強誘電性ポリマー層２２と、第３の電極２４と、第１の強誘電性ポリマー層１６と第２の強誘電性ポリマー層２２との間に形成された保護層２０とを有する。第１の電極１４、第２の電極１８、及び第３の電極２４、並びに、第１の強誘電性ポリマー層１６及び第２の強誘電性ポリマー層２２は、第１の強誘電性コンデンサ構造２８及び第２の強誘電性コンデンサ構造３０を規定する。第２の電極１８は、第１の強誘電性コンデンサ構造２８及び第２の強誘電性コンデンサ構造３０に共通である。 （もっと読む）

【課題】ビット線と容量コンタクトプラグとの短絡及びビット線の異常酸化を防止して、動作特性に優れた半導体装置を提供する。
【解決手段】第１窒化膜上に突出したビット線を覆うように設けられた第２窒化膜の膜厚が、第１窒化膜よりも厚いことを特徴とする半導体装置。 （もっと読む）

【課題】工程上十分な余裕を有するコンタクトプラグを備える半導体素子の製造方法及びＤＲＡＭの製造方法を提供する。
【解決手段】半導体基板５０上に下部絶縁膜６９を形成する段階と、下部絶縁膜上と互いに平行な複数の配線パターン７１，７２を形成する段階と、配線パターン間を埋め込むように上部絶縁膜７９’’を形成する段階と、上部絶縁膜を有する半導体基板上に配線パターン７１、７２を横切って互いに平行な複数の第１マスクパターン８１，８２を形成する段階と、第１マスクパターン間に第１マスクパターンと自己整合される第２マスクパターン８９’を形成する段階と、第１及び第２マスクパターン、及び配線パターンをエッチングマスクとして用いて上部絶縁膜７９’’及び下部絶縁膜６９をエッチングして半導体基板を露出させる複数のコンタクトホール９１を形成する段階と、コンタクトホール９１それぞれにコンタクトプラグを形成する段階とを有する。 （もっと読む）

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】相対的に高い誘電定数と相対的に大きいバンドギャップを同時に確保できる物質で形成された電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】メモリ素子は、基板１１上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜２１上に形成された電荷トラップ層２３と、電荷トラップ層２３上にガドリニウム、またはこれより小さなサイズのランタン族元素を含む物質からなるブロッキング絶縁膜２５と、を備える。ブロッキング絶縁膜２５は、ガドリニウム、またはこれより小さなサイズのランタン族元素とアルミニウムとを含む物質からなる。 （もっと読む）

【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。 （もっと読む）

【課題】高い誘電定数と大きいエネルギーバンドギャップとを有するブロッキング絶縁膜を有する電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷トラップ層と、電荷トラップ層上にランタン族元素を含む物質からなるブロッキング絶縁膜と、を備える電荷トラップ型メモリ素子である。ブロッキング絶縁膜は、アルミニウム及び酸素をさらに含み、この時のランタン族元素とアルミニウムとの比率は、１より大きい。すなわち、ランタン族元素とアルミニウムとの比率は、約１.５ないし約２.０でありうる。電荷トラップ型メモリ素子は、電荷トラップ層とブロッキング絶縁膜との間に提供されたバッファ層と、ブロッキング絶縁膜上に提供されたゲート電極とをさらに備えうる。 （もっと読む）

【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】Ｐ型とＮ型のゲート部に強誘電体薄膜を有する電界効果型トランジスタを電源端子に対して通常の極性の逆に接続し、他端の電極とゲート電極を互いにすべて接続して入出力端子とした。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】セル特性の分散を減少させることができるＮＡＮＤ型フラッシュメモリ不揮発性記憶素子の形成方法を提供する。
【解決手段】広い間隔で配列された第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓを形成した後に、間隔調節膜１３０をコンフォーマルに形成し、間隔調節膜１３０により第１マスクパターン１２０ｄ、１２０ｃ、１２０ｓの間に各々定義される溝１３２、１３４を充填する第２マスクパターン１４０ｃ、１４０ｇを形成する。これにより、接地選択ゲートライン１４０ｇ、セルゲートライン１４０ｃ及びストリング選択ゲートライン１２０ｓが全て等間隔で配列されるように形成することができる。 （もっと読む）

【課題】動作信頼性が高くて高集積化が可能である不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は半導体基板１１０ａを含み、電荷保存層１２０は、半導体基板上１１０ａに提供され、例えばポリシリコン、金属、シリコン窒化膜、量子ドット、またはナノクリスタルを含むことができ、制御ゲート電極１４０は、電荷保存層１４０上に提供され、第１補助ゲート電極１３０ａと第２補助ゲート電極１３０ｂは、電荷保存層１４０の一側に離隔配置され、半導体基板１１０ａから絶縁される。この不揮発性メモリ素子によれば、メモリトランジスタ内部にソース及びドレイン領域が省略され、代わりに第１補助ゲート電極１３０ａ及び第２補助ゲート電極１３０ｂが配され、不純物ドーピングによるソース及びドレイン領域より微細線幅に形成され、従って不揮発性メモリ素子の集積度向上に寄与できる。 （もっと読む）

【課題】電荷保存層を利用してデータを保存しうる、立体型構造を有する不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】不揮発性メモリ素子は、半導体層１０５と、半導体層１０５上に配列された複数の上部制御ゲート電極１３０ａと、半導体層１０５の下に配列され、複数の上部制御ゲート電極１３０ａと交互に配置された複数の下部制御ゲート電極１３０ｂと、半導体層１０５と上部制御ゲート電極１３０ａとの間にそれぞれ介在された複数の上部電荷保存層１２０ａと、半導体層１０５と下部制御ゲート電極１３０ｂとの間にそれぞれ介在された複数の下部電荷保存層１２０ｂと、を備える。 （もっと読む）

【課題】有機強誘電体膜の形成方法、記憶素子の製造方法、記憶装置、および電子機器を提供すること。
【解決手段】基板２の一方の面上に、有機強誘電体材料を含む液状材料を塗布・乾燥して、有機強誘電体膜４の結晶化度よりも低い結晶化度で有機強誘電体材料を主材料として構成された低結晶化度膜４Ｂを形成する第１の工程と、低結晶化度膜４Ｂを加熱・加圧することにより、低結晶化度膜４Ｂを整形しつつ低結晶化度膜４Ｂの結晶化度を高めて、有機強誘電体膜４を形成する第２の工程とを有する。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。複数の第１不純物ドーピング領域は、制御ゲート電極１４０の第１側面に沿って配置され、半導体基板１０５に画定される。複数の第２不純物ドーピング領域は、制御ゲート電極１４０の第１側面の反対側の第２側面に沿って複数の第１不純物ドーピング領域と交互に配置され、半導体基板１０５に画定される。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。また、そのような半導体素子を有する半導体装置を実現するための作製方法を提供する。
【解決手段】半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有し、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚が、半導体層の中央部を覆う絶縁層の膜厚より厚い半導体装置である。 （もっと読む）

【課題】従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】窒化シリコン膜よりも十分に誘電率の高いＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ上（ＶＩ価）以上の高価数物質を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。 （もっと読む）

【課題】絶縁膜電荷蓄積層を有するメモリセルの閾値電圧分布を、ＮＡＮＤ型フラッシュメモリの動作において要求される閾値電圧の範囲に合致させる。
【解決手段】電気的に情報の書き込みが可能なメモリセルを有する不揮発性半導体記憶装置であって、メモリセルは、半導体基板１０１の表面部のソース・ドレイン拡散層１０８間のチャネル上に形成された第１絶縁膜１０２と、第１絶縁膜１０２上に形成され、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む酸化物又は酸窒化物からなる電荷蓄積層１０３と、電荷蓄積層１０３上に形成されたｎ型ドーパント不純物を含む材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む酸化物又は酸窒化物からなるドナー層１０４と、ドナー層１０４上に形成された第２絶縁膜１０５と、第２絶縁膜１０５上に形成された制御ゲート電極１０６とを備えている。 （もっと読む）