不揮発性メモリ素子及びその製造方法
【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。複数の第１不純物ドーピング領域は、制御ゲート電極１４０の第１側面に沿って配置され、半導体基板１０５に画定される。複数の第２不純物ドーピング領域は、制御ゲート電極１４０の第１側面の反対側の第２側面に沿って複数の第１不純物ドーピング領域と交互に配置され、半導体基板１０５に画定される。
【解決手段】制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。複数の第１不純物ドーピング領域は、制御ゲート電極１４０の第１側面に沿って配置され、半導体基板１０５に画定される。複数の第２不純物ドーピング領域は、制御ゲート電極１４０の第１側面の反対側の第２側面に沿って複数の第１不純物ドーピング領域と交互に配置され、半導体基板１０５に画定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に電荷保存のためのストレージノード膜を備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化の趨勢により、かかる半導体製品に使われる不揮発性メモリ素子は、さらに高集積化かつ高速化されている。例えば、フラッシュメモリ素子においては、半導体基板と制御ゲート電極との間に電荷保存のためのストレージノード膜を介在させることによって、その体積を減少させる。
【０００３】
図１は、一般的な不揮発性メモリ素子を示す平面図である。
【０００４】
図１に示すように、不揮発性メモリ素子は、埋め込みビットライン領域５５及びそれを横切って伸長する制御ゲート電極７０を備える。埋め込みビットライン領域５５は、半導体基板５０の内部に不純物をドーピングして画定される。かかる不揮発性メモリ素子は、セル領域内の素子分離膜が省略できてその体積が小さいという長所を有する。
【０００５】
しかし、かかる埋め込みビットライン領域５５は、金属配線に比べて高い抵抗を有する。したがって、埋め込みビットライン領域５５が長いアレイ配置構造だと、埋め込みビットライン領域５５の抵抗が高くなるという問題がある。したがって、一定数の制御ゲート電極７０の両側の埋め込みビットライン領域５５は、コンタクト構造６０を利用して金属ラインで連結される。しかし、かかるコンタクト構造６０は、不揮発性メモリ素子の体積を大きくして、不揮発性メモリ素子の集積度を低下させる。
【０００６】
また、埋め込みビットライン領域５５の間隔を狭める場合、不揮発性メモリ素子の集積度は高くなるが、短チャンネル効果により不揮発性メモリ素子の信頼性が大きく低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、高集積化が可能であり、信頼性の高い不揮発性メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとする他の課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子において、制御ゲート電極は、半導体基板の内部にリセスされて形成される。ゲート絶縁膜は、前記半導体基板と前記制御ゲート電極との間に介在される。ストレージノード膜は、前記ゲート絶縁膜と前記制御ゲート電極との間に介在される。ブロッキング絶縁膜は、前記ストレージノード膜と前記制御ゲート電極との間に介在される。複数の第１不純物ドーピング領域は、前記制御ゲート電極の第１側面に沿って配置され、前記半導体基板に画定される。そして、複数の第２不純物ドーピング領域は、前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定される。
【００１０】
前記本発明の一側面によれば、前記不揮発性メモリ素子は、前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備える。
【００１１】
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記制御ゲート電極の底面と前記半導体基板との間に介在された埋め込み絶縁膜をさらに備え、前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚い。
【００１２】
前記本発明のさらに他の側面によれば、前記不揮発性メモリ素子は、前記制御ゲート電極上に、前記半導体基板の内部にリセスされた他の制御ゲート電極をさらに備え、前記制御ゲート電極及び前記他の制御ゲート電極は互いに絶縁される。
【００１３】
前記課題を解決するための本発明の他の形態による不揮発性メモリ素子によれば、複数の制御ゲート電極は、半導体基板の内部にリセスされて形成される。ゲート絶縁膜は、前記半導体基板と前記複数の制御ゲート電極との間に介在される。ストレージノード膜は、前記ゲート絶縁膜と前記複数の制御ゲート電極との間に介在される。ブロッキング絶縁膜は、前記ストレージノード膜と前記複数の制御ゲート電極との間に介在される。複数の第１不純物ドーピング領域は、前記複数の制御ゲート電極それぞれの第１側面に沿って配置され、前記半導体基板に画定される。そして、複数の第２不純物ドーピング領域は、前記複数の制御ゲート電極それぞれの前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定される。
【００１４】
前記他の課題を解決するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板に第１トレンチを形成する。前記第１トレンチの内部の前記半導体基板の表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜を覆うストレージノード膜を形成する。前記ストレージノード膜を覆うブロッキング絶縁膜を形成する。前記第１トレンチの一部分を満たすように、前記ブロッキング絶縁膜上に制御ゲート電極を形成する。前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第１不純物ドーピング領域を形成する。そして、前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１ドーピング領域と交互に配置されるように、前記半導体基板に複数の第２不純物ドーピング領域を形成する。
【発明の効果】
【００１５】
本発明による不揮発性メモリ素子によれば、第１及び第２不純物ドーピング領域を制御ゲート電極の反対側に互いに交互に配置することによって、その集積度が従来に比べて２倍に向上する。
【００１６】
さらに、本発明による不揮発性メモリ素子によれば、第１チャンネル領域及び第２チャンネル領域の幅が広く維持されるため、短チャンネル効果が改善される。したがって、不揮発性メモリ素子の信頼性が向上する。
【００１７】
また、本発明による不揮発性メモリ素子によれば、従来の不純物ドーピングによるビットライン電極に比べて低抵抗のビットライン電極を利用できる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多種多様な形態に具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らしめるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されうる。
【００１９】
本発明の実施形態において、不揮発性メモリ素子は、フラッシュメモリ素子に利用される。しかし、本発明の範囲は、かかる名称に限定されるものではない。
【００２０】
図２は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図３は、図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線の断面図であり、図４は、図３の不揮発性メモリ素子のＩＶ−ＩＶ線の平面図である。
【００２１】
図２ないし図４に示すように、制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に沿って配置され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に沿って配置される。
【００２２】
この実施形態の不揮発性メモリ素子において、制御ゲート電極１４０は、ワードラインの一部として利用される。したがって、制御ゲート電極１４０を制御することによって、ストレージノード膜１２５にデータを保存するか、またはストレージノード膜１２５のデータを消去できる。第１不純物ドーピング領域１５３の隣接した二つと制御ゲート電極１４０とが一つのメモリトランジスタまたは単位セルを形成し、第２不純物ドーピング領域１５７の隣接した二つと制御ゲート電極１４０とが他のメモリトランジスタまたは単位セルを形成できる。したがって、第１不純物ドーピング領域１５３は、順次にソース領域またはドレイン領域と呼ばれ、第２不純物ドーピング領域１５７も、順次にソース領域またはドレイン領域と呼ばれることもある。
【００２３】
制御ゲート電極１４０の第１側面に隣接し、第１不純物ドーピング領域１５３の隣接した両方間の半導体基板１０５に第１チャンネル領域１５４が画定される。同様に、制御ゲート電極１４０の第２側面に隣接し、第２不純物ドーピング領域１５７の隣接した両方間の半導体基板１０５に第２チャンネル領域１５８が画定される。すなわち、第１及び第２チャンネル領域１５４，１５８は、制御ゲート電極１４０の第１側面及び第２側面に沿ってそれぞれ画定される。第１及び第２チャンネル領域１５４，１５８は、メモリトランジスタがオンにされる時にチャンネルが形成される部分を表す。
【００２４】
例えば、図１ないし図３は、不揮発性メモリ素子のセル領域を示す。かかる不揮発性メモリ素子のセル領域で、単位セルの間には素子分離膜が介在されない。しかし、かかるセル領域外の周辺領域には素子分離膜が形成されることもある。このように、セル領域内で素子分離膜が省略できるため、不揮発性メモリ素子の集積度が向上する。
【００２５】
さらに具体的に説明すれば、半導体基板１０５は、バルク半導体ウェーハ、例えばシリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備える。制御ゲート電極１４０は、半導体基板の内部にリセスされるため、リセス型またはトレンチ型の制御ゲート電極とそれぞれ呼ばれることもある。しかし、かかる名称は、本発明の範囲を制限しない。
【００２６】
制御ゲート電極１４０は、半導体基板１０５の表面から半導体基板１０５の内部の所定深さにリセスされる。しかし、本発明の変形された例において、制御ゲート電極１４０は、半導体基板１０５の表面に突出した部分をさらに備えることもでき、さらに、半導体基板１０５の内部に埋め込まれることもある。第１及び第２側面は、制御ゲート電極１４０の伸長方向を基準として互いに逆になる両側面を称す。
【００２７】
制御ゲート電極１４０は、半導体基板１０５とは絶縁される。すなわち、制御ゲート電極１４０及び半導体基板１０５は、ゲート絶縁膜１２０により絶縁される。選択的に、制御ゲート電極１４０の底面と半導体基板１０５との間には、埋め込み絶縁膜１３５がさらに介在される。さらに具体的には、埋め込み絶縁膜１３５は、ブロッキング絶縁膜１３０上に形成される。埋め込み絶縁膜１３５は、ゲート絶縁膜１２０より厚く、したがって、制御ゲート電極１４０の底面の下部の半導体基板１０５の部分には、チャンネルが形成されないことがある。埋め込み絶縁膜１３５は、酸化膜を備える。
【００２８】
ゲート絶縁膜１２０は、電荷のトンネリングを許容でき、例えば酸化膜、窒化膜または高誘電率膜を備える。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間で電荷の移動を抑制でき、例えば酸化膜、窒化膜または高誘電率膜を備える。この実施形態において、高誘電率膜は、酸化膜及び窒化膜より誘電率の大きい絶縁膜と定義される。
【００２９】
ストレージノード膜１２５は、電荷を保存でき、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含む。特に、かかるストレージノード膜１２５は、電荷を局所的にトラップさせる。
【００３０】
ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、制御ゲート電極１４０の第１及び第２側面と半導体基板１０５との間に介在され、半導体基板１０５上にさらに伸長される。しかし、ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０の半導体基板１０５上に伸長された部分は省略されることもある。さらに、ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、制御ゲート電極１４０を中心に両側にそれぞれ分離されることもある。
ゲート絶縁膜１２０と半導体基板１０５の上面との間には、マスク用絶縁膜１１０が介在される。しかし、この実施形態の変形された例で、マスク用絶縁膜１１０は、他の適切な絶縁膜に代替されるか、または省略されることもある。
【００３１】
第１及び第２不純物ドーピング領域１５３，１５７は、半導体基板１０５に不純物をドーピングして形成される。例えば、半導体基板１０５がｐ型不純物でドーピングされた場合、第１及び第２不純物ドーピング領域１５３，１５７は、ｎ型不純物でドーピングされる。しかし、逆に半導体基板１０５がｎ型不純物でドーピングされた場合、第１及び第２不純物ドーピング領域１５３，１５７は、ｐ型不純物でドーピングされる。第１及び第２不純物ドーピング領域１５３，１５７は、半導体基板１０５の表面付近から所定深さに伸長される。第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に隣接して配置され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に隣接して配置される。
【００３２】
第１及び第２不純物ドーピング領域１５３，１５７は、互いに交互に配置されることが望ましい。すなわち、第１不純物ドーピング領域１５３の隣接した両方間に第２不純物ドーピング領域１５７の一つが配置される。第１及び第２不純物ドーピング領域１５３，１５７は、それぞれ同一間隔に配置され、第２不純物ドーピング領域１５７は、二つの第１不純物ドーピング領域１５３の間に配置される。
【００３３】
第１及び第２不純物ドーピング領域１５３，１５７が制御ゲート電極１４０の反対側に互いに交互に配置されることによって、不揮発性メモリ素子は、図１に比べて２倍の集積度を有し、さらに、短チャンネル効果を改善させる。すなわち、不揮発性メモリ素子において、図１の一つの単位セル面積に二つの単位セルが配置される。さらに、第１及び第２不純物ドーピング領域１５３，１５７が交互に配置されることによって、第１不純物ドーピング領域１５３の間の第１チャンネル領域１５４及び第２不純物ドーピング領域の間の第２チャンネル領域１５８の幅が広く維持される。かかる短チャンネル効果の改善は、不揮発性メモリ素子の信頼性の向上に大きく寄与する。
【００３４】
第１不純物ドーピング領域１５３は、複数の第１ビットライン電極１７２に連結され、第２不純物ドーピング領域１５７は、複数の第２ビットライン電極１７７に連結される。例えば、第１ビットライン電極１７２のそれぞれは、第１プラグ部１６０及び第１ライン部１７０を備え、第２ビットライン電極１７７それぞれは、第２プラグ部１６５及び第２ライン部１７５を備える。
【００３５】
第１プラグ部１６０及び第２プラグ部１６５は、第１及び第２不純物ドーピング領域１５３，１５７の内部にそれぞれリセスされる。第１ライン部１７０及び第２ライン部１７５は、第１プラグ部１６０及び第２プラグ部１６５にそれぞれ連結され、制御ゲート電極１４０を横切って伸長するように配置される。第１及び第２プラグ部１６０の深さは、第１及び第２不純物ドーピング領域１５３，１５７の内部に限定される範囲内で変化しうる。
【００３６】
例えば、第１及び第２プラグ部１６０，１６５は、ポリシリコン、金属または金属シリサイドを含み、第１及び第２ライン部１７０，１７５は、金属または金属シリサイドを含む。この場合、第１及び第２ビットライン電極１７２，１７７は、従来の埋め込みビットライン領域に比べて非常に低い電気抵抗を有する。半導体基板１０５と第１及び第２ビットライン電極１７２，１７７との間には、層間絶縁膜１４５が介在される。
【００３７】
不揮発性メモリ素子において、第１ビットライン電極１７２のうち隣接した二つ、または第２ビットライン電極１７７のうち隣接した二つを選択することによって、単位セルに接近できる。例えば、プログラム動作は、第１または第２チャンネル領域１５４，１５８の電荷をホット電子注入法を利用してストレージノード膜１２５に注入することによって行える。ストレージノード膜１２５は、局所的な電荷トラップ層として利用され、したがって、単位セルは、第１チャンネル領域１５４で電流の方向を変えることによって、それぞれ２ビットのデータを処理するか、または第２チャンネル領域１５７で電流の方向を変えることによって、それぞれ２ビットのデータを処理できる。
【００３８】
読み取り及び消去動作は、当業者に周知の方法によって容易に行えることは自明である。
【００３９】
図５は、本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子で制御ゲート電極を２層構造に拡張した場合に該当する。したがって、二つの実施形態で重なる説明は省略する。
【００４０】
図５に示すように、制御ゲート電極１４０ａ，１４０ｂは、半導体基板の内部にリセスされて形成され、互いに上下に積層される。下部制御ゲート電極１４０ａの底面と半導体基板１０５との間には、下部埋め込み絶縁膜１３５ａが介在され、二つの制御ゲート電極１４０ａ，１４０ｂの間には、上部埋め込み絶縁膜１３５ｂが介在される。
【００４１】
この実施形態の不揮発性メモリ素子によれば、制御ゲート電極１４０ａ，１４０ｂの第１及び第２側面に隣接したストレージノード膜１２５に局所的に電荷を保存できる。したがって、この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子に比べて２倍の集積度を有する。
【００４２】
図６は、本発明のさらに他の実施形態による不揮発性メモリ素子を示す平面図である。この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子をアレイ形態に配列したものであって、制御ゲート電極の数を増やしたことに該当する。図６は、図３の構成が反復して配列されたと理解できる。したがって、二つの実施形態で重なる説明は省略する。
【００４３】
図６に示すように、複数の制御ゲート電極１４０が離隔して配置される。制御ゲート電極１４０は、それぞれ半導体基板１０５の内部にリセスされて形成される。第１不純物ドーピング領域１５３及び第２不純物ドーピング領域１５７は、制御ゲート電極１４０それぞれの第１及び第２側面に沿って半導体基板１０５に画定される。
【００４４】
例えば、第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に沿って複数の行で配列され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に沿って複数の行で配列される。第１不純物ドーピング領域１５３及び第２不純物ドーピング領域１５７は、互いに交互に配置される。
【００４５】
第１ビットライン電極１７２は、同じ列に配列された第１不純物ドーピング領域１５３を連結できる。すなわち、第１ライン部１７０は、同じ列に配列された第１プラグ１６０を連結するように制御ゲート電極１４０を横切って伸長する。第２ビットライン電極１７７は、同じ列に配列された第２不純物ドーピング領域１５７を連結できる。すなわち、第２ライン部１７５は、同じ列に配列された第２プラグ１６５を連結するように制御ゲート電極１４０を横切って伸長する。
【００４６】
例えば、この実施形態の不揮発性メモリ素子は、ＮＯＲ構造またはＡＮＤ構造と呼ばれる。すなわち、第１ビットライン電極１７２のうちいずれか隣接した二つまたは第２ビットライン電極１７７のうちいずれか隣接した二つを選択し、制御ゲート電極１４０のうち一つを選択することによって、単位セルを動作させる。ＮＯＲ構造で、奇数または偶数列に配列された第１及び第２ビットライン電極１７２，１７７は接地される。
【００４７】
図７ないし図１３は、本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【００４８】
図７に示すように、半導体基板１０５上にマスク用絶縁膜１１０を形成する。例えば、マスク用絶縁膜１１０は、窒化膜を備える。次いで、マスク用絶縁膜１１０をエッチング保護膜として露出された半導体基板１０５をエッチングして、第１トレンチ１１５を形成する。
【００４９】
図８に示すように、第１トレンチ１１５の内部の半導体基板１０５の表面上にゲート絶縁膜１２０を形成する。例えば、ゲート絶縁膜１２０は、熱酸化法または化学気相蒸着法を利用して形成できる。ゲート絶縁膜１２０は、マスク用絶縁膜１１０上にさらに伸長される。
【００５０】
次いで、ゲート絶縁膜１２０上にストレージノード膜１２５を形成する。ストレージノード膜１２５の厚さは、第１トレンチ１１５の内部を満たさないように制御される。次いで、ストレージノード膜１２５上にブロッキング絶縁膜１３０を形成する。例えば、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、化学気相蒸着法を利用して形成できる。
【００５１】
次いで、ブロッキング絶縁膜１３０上に第１トレンチ１１５を埋め込むように、埋め込み絶縁膜１３５を形成する。例えば、埋め込み絶縁膜１３５は、化学気相蒸着法を利用して所定厚さに形成されて平坦化される。埋め込み絶縁膜１３５は、ブロッキング絶縁膜１３０に対してエッチング選択比を有することが望ましい。したがって、ブロッキング絶縁膜１３０が窒化膜または高誘電率膜を備える場合、埋め込み絶縁膜１３５は酸化膜を備える。
【００５２】
図９に示すように、埋め込み絶縁膜１３５を選択的にエッチングして、埋め込み絶縁膜１３５を第１トレンチ１１５の下部に限定する。埋め込み絶縁膜１３５のエッチングは、ドライエッチングまたはウェットエッチングを利用できる。エッチング後、埋め込み絶縁膜１３５の厚さは、第１トレンチ１１５の底部の半導体基板１０５の部分にチャンネルが形成されないようにゲート絶縁膜１２０より厚いことが望ましい。
【００５３】
図１０に示すように、埋め込み絶縁膜１３５上に第１トレンチ１１５を少なくとも部分的に埋め込むように制御ゲート電極１４０を形成する。例えば、制御ゲート電極１４０は、導電層を、第１トレンチ１１５を埋め込むように形成した後、適切な高さに平坦化またはエッチングして形成できる。
【００５４】
次いで、制御ゲート電極１４０上に層間絶縁膜１４５を形成する。層間絶縁膜１４５は、ブロッキング絶縁膜１３０を覆うように半導体基板１０５の上面上にさらに伸長される。例えば、層間絶縁膜１４５は、酸化膜または窒化膜を備え、化学気相蒸着法を利用して形成できる。
【００５５】
図１１に示すように、制御ゲート電極１４０の第１側面に沿って半導体基板１０５の内部に複数の第２トレンチ１５０を形成し、制御ゲート電極１４０の第２側面に沿って半導体基板１０５の内部に複数の第３トレンチ１５５を形成する。第３トレンチ１５５は、第２トレンチ１５０に交互に配置される。第２トレンチ１５０及び第３トレンチ１５５は、同時に形成されるか、または任意の順序で形成される。
【００５６】
例えば、第２及び第３トレンチ１５０，１５５は、層間絶縁膜１４５、ブロッキング絶縁膜１３０、ストレージノード膜１２５、ゲート絶縁膜１２０及び半導体基板１０５を順次にエッチングして形成できる。
【００５７】
次いで、第２トレンチ１５０により露出された半導体基板１０５の表面に第１不純物ドーピング領域（図４の１５３を参照）を形成し、第３トレンチ１５５により露出された半導体基板１０５の表面に第２不純物ドーピング領域（図４の１５７を参照）を形成する。例えば、露出された半導体基板１０５の表面の所定深さに不純物をドーピングして、半導体基板１０５の内部に第１及び第２不純物ドーピング領域１５３，１５７を画定できる。例えば、不純物のドーピングは、イオン注入法を利用できる。第１及び第２不純物ドーピング領域１５３，１５７は、同時に形成されるか、または任意の順序で形成される。
【００５８】
図１２に示すように、第２トレンチ１５０を埋め込む複数の第１プラグ部１６０を形成し、第３トレンチ１５５を埋め込む複数の第２プラグ部１６５を形成する。これにより、第１プラグ部１６０は、第１不純物ドーピング領域１５３の内部にリセスされた形態で形成され、第２プラグ部１６５は、第２不純物ドーピング領域１５７の内部にリセスされた形態で形成される。第１及び第２プラグ部１６０，１６５は、第２及び第３トレンチ１５０，１５５をそれぞれ埋め込む導電層を形成した後、それを平坦化して形成できる。
【００５９】
図１３に示すように、第１プラグ部１６０にそれぞれ連結され、制御ゲート電極１４０を横切って伸長する複数の第１ライン部１７０、及び第２プラグ部１６５にそれぞれ連結され、制御ゲート電極１４０を横切って伸長する複数の第２ライン部１７５を形成する。第１ビットライン電極１７２は、第１プラグ部１６０及び第１ライン部１７０を備え、第２ビットライン電極１７７は、第２プラグ部１６５及び第２ライン部１７５を備える。
【００６０】
この実施形態の変形された例において、第１及び第２不純物ドーピング領域１５３，１５７は、図１１の第２及び第３トレンチ１５０，１５５を形成する前に形成されることもある。この場合、第２及び第３トレンチ１５０，１５５は、第１及び第２不純物ドーピング領域１５３，１５７の内部に限定されるように形成される。
【００６１】
この実施形態の他の変形された例において、図７のマスク用絶縁膜１１０は、第１トレンチ１１５の形成後に除去されることもある。この場合、図８で、ゲート絶縁膜１２０は、第１トレンチ１１５の内部及び上面上に直接形成される。
【００６２】
本発明の他の実施形態において、制御ゲート電極１４０の形成ステップを反復することによって、互いに積層された２層構造の制御ゲート電極（図５の１４０ａ，１４０ｂを参照）を形成することもできる。この場合、上部制御ゲート電極１４０ｂを形成する前に、下部制御ゲート電極１４０ａ上に上部埋め込み絶縁層１３５ｂをさらに形成する。
【００６３】
本発明のさらに他の実施形態において、図７ないし図１３の製造方法は、図６の不揮発性メモリ素子の製造方法にそのまま適用されることは自明である。
【００６４】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により前記実施形態を組み合わせて実施するなど多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００６５】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】従来の不揮発性メモリ素子を示す平面図である。
【図２】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図３】図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線の断面図である。
【図４】図３の不揮発性メモリ素子のＩＶ−ＩＶ線の平面図である。
【図５】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図６】本発明のさらに他の実施形態による不揮発性メモリ素子を示す平面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００６７】
１０５ 半導体基板
１１０ マスク用絶縁膜
１２０ ゲート絶縁膜
１２５ ストレージノード膜
１３０ ブロッキング絶縁膜
１３５ 埋め込み絶縁膜
１４０ 制御ゲート電極
１４５ 層間絶縁膜
１６０ 第１プラグ部
１６５ 第２プラグ部
１７０ 第１ライン部
１７２ 第１ビットライン電極
１７５ 第２ライン部
１７７ 第２ビットライン電極
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に電荷保存のためのストレージノード膜を備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化の趨勢により、かかる半導体製品に使われる不揮発性メモリ素子は、さらに高集積化かつ高速化されている。例えば、フラッシュメモリ素子においては、半導体基板と制御ゲート電極との間に電荷保存のためのストレージノード膜を介在させることによって、その体積を減少させる。
【０００３】
図１は、一般的な不揮発性メモリ素子を示す平面図である。
【０００４】
図１に示すように、不揮発性メモリ素子は、埋め込みビットライン領域５５及びそれを横切って伸長する制御ゲート電極７０を備える。埋め込みビットライン領域５５は、半導体基板５０の内部に不純物をドーピングして画定される。かかる不揮発性メモリ素子は、セル領域内の素子分離膜が省略できてその体積が小さいという長所を有する。
【０００５】
しかし、かかる埋め込みビットライン領域５５は、金属配線に比べて高い抵抗を有する。したがって、埋め込みビットライン領域５５が長いアレイ配置構造だと、埋め込みビットライン領域５５の抵抗が高くなるという問題がある。したがって、一定数の制御ゲート電極７０の両側の埋め込みビットライン領域５５は、コンタクト構造６０を利用して金属ラインで連結される。しかし、かかるコンタクト構造６０は、不揮発性メモリ素子の体積を大きくして、不揮発性メモリ素子の集積度を低下させる。
【０００６】
また、埋め込みビットライン領域５５の間隔を狭める場合、不揮発性メモリ素子の集積度は高くなるが、短チャンネル効果により不揮発性メモリ素子の信頼性が大きく低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、前述した問題点を克服するためのものであって、高集積化が可能であり、信頼性の高い不揮発性メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとする他の課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子において、制御ゲート電極は、半導体基板の内部にリセスされて形成される。ゲート絶縁膜は、前記半導体基板と前記制御ゲート電極との間に介在される。ストレージノード膜は、前記ゲート絶縁膜と前記制御ゲート電極との間に介在される。ブロッキング絶縁膜は、前記ストレージノード膜と前記制御ゲート電極との間に介在される。複数の第１不純物ドーピング領域は、前記制御ゲート電極の第１側面に沿って配置され、前記半導体基板に画定される。そして、複数の第２不純物ドーピング領域は、前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定される。
【００１０】
前記本発明の一側面によれば、前記不揮発性メモリ素子は、前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備える。
【００１１】
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記制御ゲート電極の底面と前記半導体基板との間に介在された埋め込み絶縁膜をさらに備え、前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚い。
【００１２】
前記本発明のさらに他の側面によれば、前記不揮発性メモリ素子は、前記制御ゲート電極上に、前記半導体基板の内部にリセスされた他の制御ゲート電極をさらに備え、前記制御ゲート電極及び前記他の制御ゲート電極は互いに絶縁される。
【００１３】
前記課題を解決するための本発明の他の形態による不揮発性メモリ素子によれば、複数の制御ゲート電極は、半導体基板の内部にリセスされて形成される。ゲート絶縁膜は、前記半導体基板と前記複数の制御ゲート電極との間に介在される。ストレージノード膜は、前記ゲート絶縁膜と前記複数の制御ゲート電極との間に介在される。ブロッキング絶縁膜は、前記ストレージノード膜と前記複数の制御ゲート電極との間に介在される。複数の第１不純物ドーピング領域は、前記複数の制御ゲート電極それぞれの第１側面に沿って配置され、前記半導体基板に画定される。そして、複数の第２不純物ドーピング領域は、前記複数の制御ゲート電極それぞれの前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定される。
【００１４】
前記他の課題を解決するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板に第１トレンチを形成する。前記第１トレンチの内部の前記半導体基板の表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜を覆うストレージノード膜を形成する。前記ストレージノード膜を覆うブロッキング絶縁膜を形成する。前記第１トレンチの一部分を満たすように、前記ブロッキング絶縁膜上に制御ゲート電極を形成する。前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第１不純物ドーピング領域を形成する。そして、前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１ドーピング領域と交互に配置されるように、前記半導体基板に複数の第２不純物ドーピング領域を形成する。
【発明の効果】
【００１５】
本発明による不揮発性メモリ素子によれば、第１及び第２不純物ドーピング領域を制御ゲート電極の反対側に互いに交互に配置することによって、その集積度が従来に比べて２倍に向上する。
【００１６】
さらに、本発明による不揮発性メモリ素子によれば、第１チャンネル領域及び第２チャンネル領域の幅が広く維持されるため、短チャンネル効果が改善される。したがって、不揮発性メモリ素子の信頼性が向上する。
【００１７】
また、本発明による不揮発性メモリ素子によれば、従来の不純物ドーピングによるビットライン電極に比べて低抵抗のビットライン電極を利用できる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多種多様な形態に具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らしめるために提供されるものである。図面で、構成要素は、説明の便宜のためにそのサイズが誇張されうる。
【００１９】
本発明の実施形態において、不揮発性メモリ素子は、フラッシュメモリ素子に利用される。しかし、本発明の範囲は、かかる名称に限定されるものではない。
【００２０】
図２は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図３は、図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線の断面図であり、図４は、図３の不揮発性メモリ素子のＩＶ−ＩＶ線の平面図である。
【００２１】
図２ないし図４に示すように、制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に沿って配置され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に沿って配置される。
【００２２】
この実施形態の不揮発性メモリ素子において、制御ゲート電極１４０は、ワードラインの一部として利用される。したがって、制御ゲート電極１４０を制御することによって、ストレージノード膜１２５にデータを保存するか、またはストレージノード膜１２５のデータを消去できる。第１不純物ドーピング領域１５３の隣接した二つと制御ゲート電極１４０とが一つのメモリトランジスタまたは単位セルを形成し、第２不純物ドーピング領域１５７の隣接した二つと制御ゲート電極１４０とが他のメモリトランジスタまたは単位セルを形成できる。したがって、第１不純物ドーピング領域１５３は、順次にソース領域またはドレイン領域と呼ばれ、第２不純物ドーピング領域１５７も、順次にソース領域またはドレイン領域と呼ばれることもある。
【００２３】
制御ゲート電極１４０の第１側面に隣接し、第１不純物ドーピング領域１５３の隣接した両方間の半導体基板１０５に第１チャンネル領域１５４が画定される。同様に、制御ゲート電極１４０の第２側面に隣接し、第２不純物ドーピング領域１５７の隣接した両方間の半導体基板１０５に第２チャンネル領域１５８が画定される。すなわち、第１及び第２チャンネル領域１５４，１５８は、制御ゲート電極１４０の第１側面及び第２側面に沿ってそれぞれ画定される。第１及び第２チャンネル領域１５４，１５８は、メモリトランジスタがオンにされる時にチャンネルが形成される部分を表す。
【００２４】
例えば、図１ないし図３は、不揮発性メモリ素子のセル領域を示す。かかる不揮発性メモリ素子のセル領域で、単位セルの間には素子分離膜が介在されない。しかし、かかるセル領域外の周辺領域には素子分離膜が形成されることもある。このように、セル領域内で素子分離膜が省略できるため、不揮発性メモリ素子の集積度が向上する。
【００２５】
さらに具体的に説明すれば、半導体基板１０５は、バルク半導体ウェーハ、例えばシリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備える。制御ゲート電極１４０は、半導体基板の内部にリセスされるため、リセス型またはトレンチ型の制御ゲート電極とそれぞれ呼ばれることもある。しかし、かかる名称は、本発明の範囲を制限しない。
【００２６】
制御ゲート電極１４０は、半導体基板１０５の表面から半導体基板１０５の内部の所定深さにリセスされる。しかし、本発明の変形された例において、制御ゲート電極１４０は、半導体基板１０５の表面に突出した部分をさらに備えることもでき、さらに、半導体基板１０５の内部に埋め込まれることもある。第１及び第２側面は、制御ゲート電極１４０の伸長方向を基準として互いに逆になる両側面を称す。
【００２７】
制御ゲート電極１４０は、半導体基板１０５とは絶縁される。すなわち、制御ゲート電極１４０及び半導体基板１０５は、ゲート絶縁膜１２０により絶縁される。選択的に、制御ゲート電極１４０の底面と半導体基板１０５との間には、埋め込み絶縁膜１３５がさらに介在される。さらに具体的には、埋め込み絶縁膜１３５は、ブロッキング絶縁膜１３０上に形成される。埋め込み絶縁膜１３５は、ゲート絶縁膜１２０より厚く、したがって、制御ゲート電極１４０の底面の下部の半導体基板１０５の部分には、チャンネルが形成されないことがある。埋め込み絶縁膜１３５は、酸化膜を備える。
【００２８】
ゲート絶縁膜１２０は、電荷のトンネリングを許容でき、例えば酸化膜、窒化膜または高誘電率膜を備える。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間で電荷の移動を抑制でき、例えば酸化膜、窒化膜または高誘電率膜を備える。この実施形態において、高誘電率膜は、酸化膜及び窒化膜より誘電率の大きい絶縁膜と定義される。
【００２９】
ストレージノード膜１２５は、電荷を保存でき、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含む。特に、かかるストレージノード膜１２５は、電荷を局所的にトラップさせる。
【００３０】
ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、制御ゲート電極１４０の第１及び第２側面と半導体基板１０５との間に介在され、半導体基板１０５上にさらに伸長される。しかし、ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０の半導体基板１０５上に伸長された部分は省略されることもある。さらに、ゲート絶縁膜１２０、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、制御ゲート電極１４０を中心に両側にそれぞれ分離されることもある。
ゲート絶縁膜１２０と半導体基板１０５の上面との間には、マスク用絶縁膜１１０が介在される。しかし、この実施形態の変形された例で、マスク用絶縁膜１１０は、他の適切な絶縁膜に代替されるか、または省略されることもある。
【００３１】
第１及び第２不純物ドーピング領域１５３，１５７は、半導体基板１０５に不純物をドーピングして形成される。例えば、半導体基板１０５がｐ型不純物でドーピングされた場合、第１及び第２不純物ドーピング領域１５３，１５７は、ｎ型不純物でドーピングされる。しかし、逆に半導体基板１０５がｎ型不純物でドーピングされた場合、第１及び第２不純物ドーピング領域１５３，１５７は、ｐ型不純物でドーピングされる。第１及び第２不純物ドーピング領域１５３，１５７は、半導体基板１０５の表面付近から所定深さに伸長される。第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に隣接して配置され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に隣接して配置される。
【００３２】
第１及び第２不純物ドーピング領域１５３，１５７は、互いに交互に配置されることが望ましい。すなわち、第１不純物ドーピング領域１５３の隣接した両方間に第２不純物ドーピング領域１５７の一つが配置される。第１及び第２不純物ドーピング領域１５３，１５７は、それぞれ同一間隔に配置され、第２不純物ドーピング領域１５７は、二つの第１不純物ドーピング領域１５３の間に配置される。
【００３３】
第１及び第２不純物ドーピング領域１５３，１５７が制御ゲート電極１４０の反対側に互いに交互に配置されることによって、不揮発性メモリ素子は、図１に比べて２倍の集積度を有し、さらに、短チャンネル効果を改善させる。すなわち、不揮発性メモリ素子において、図１の一つの単位セル面積に二つの単位セルが配置される。さらに、第１及び第２不純物ドーピング領域１５３，１５７が交互に配置されることによって、第１不純物ドーピング領域１５３の間の第１チャンネル領域１５４及び第２不純物ドーピング領域の間の第２チャンネル領域１５８の幅が広く維持される。かかる短チャンネル効果の改善は、不揮発性メモリ素子の信頼性の向上に大きく寄与する。
【００３４】
第１不純物ドーピング領域１５３は、複数の第１ビットライン電極１７２に連結され、第２不純物ドーピング領域１５７は、複数の第２ビットライン電極１７７に連結される。例えば、第１ビットライン電極１７２のそれぞれは、第１プラグ部１６０及び第１ライン部１７０を備え、第２ビットライン電極１７７それぞれは、第２プラグ部１６５及び第２ライン部１７５を備える。
【００３５】
第１プラグ部１６０及び第２プラグ部１６５は、第１及び第２不純物ドーピング領域１５３，１５７の内部にそれぞれリセスされる。第１ライン部１７０及び第２ライン部１７５は、第１プラグ部１６０及び第２プラグ部１６５にそれぞれ連結され、制御ゲート電極１４０を横切って伸長するように配置される。第１及び第２プラグ部１６０の深さは、第１及び第２不純物ドーピング領域１５３，１５７の内部に限定される範囲内で変化しうる。
【００３６】
例えば、第１及び第２プラグ部１６０，１６５は、ポリシリコン、金属または金属シリサイドを含み、第１及び第２ライン部１７０，１７５は、金属または金属シリサイドを含む。この場合、第１及び第２ビットライン電極１７２，１７７は、従来の埋め込みビットライン領域に比べて非常に低い電気抵抗を有する。半導体基板１０５と第１及び第２ビットライン電極１７２，１７７との間には、層間絶縁膜１４５が介在される。
【００３７】
不揮発性メモリ素子において、第１ビットライン電極１７２のうち隣接した二つ、または第２ビットライン電極１７７のうち隣接した二つを選択することによって、単位セルに接近できる。例えば、プログラム動作は、第１または第２チャンネル領域１５４，１５８の電荷をホット電子注入法を利用してストレージノード膜１２５に注入することによって行える。ストレージノード膜１２５は、局所的な電荷トラップ層として利用され、したがって、単位セルは、第１チャンネル領域１５４で電流の方向を変えることによって、それぞれ２ビットのデータを処理するか、または第２チャンネル領域１５７で電流の方向を変えることによって、それぞれ２ビットのデータを処理できる。
【００３８】
読み取り及び消去動作は、当業者に周知の方法によって容易に行えることは自明である。
【００３９】
図５は、本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子で制御ゲート電極を２層構造に拡張した場合に該当する。したがって、二つの実施形態で重なる説明は省略する。
【００４０】
図５に示すように、制御ゲート電極１４０ａ，１４０ｂは、半導体基板の内部にリセスされて形成され、互いに上下に積層される。下部制御ゲート電極１４０ａの底面と半導体基板１０５との間には、下部埋め込み絶縁膜１３５ａが介在され、二つの制御ゲート電極１４０ａ，１４０ｂの間には、上部埋め込み絶縁膜１３５ｂが介在される。
【００４１】
この実施形態の不揮発性メモリ素子によれば、制御ゲート電極１４０ａ，１４０ｂの第１及び第２側面に隣接したストレージノード膜１２５に局所的に電荷を保存できる。したがって、この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子に比べて２倍の集積度を有する。
【００４２】
図６は、本発明のさらに他の実施形態による不揮発性メモリ素子を示す平面図である。この実施形態の不揮発性メモリ素子は、図１ないし図３の不揮発性メモリ素子をアレイ形態に配列したものであって、制御ゲート電極の数を増やしたことに該当する。図６は、図３の構成が反復して配列されたと理解できる。したがって、二つの実施形態で重なる説明は省略する。
【００４３】
図６に示すように、複数の制御ゲート電極１４０が離隔して配置される。制御ゲート電極１４０は、それぞれ半導体基板１０５の内部にリセスされて形成される。第１不純物ドーピング領域１５３及び第２不純物ドーピング領域１５７は、制御ゲート電極１４０それぞれの第１及び第２側面に沿って半導体基板１０５に画定される。
【００４４】
例えば、第１不純物ドーピング領域１５３は、制御ゲート電極１４０の第１側面に沿って複数の行で配列され、第２不純物ドーピング領域１５７は、制御ゲート電極１４０の第２側面に沿って複数の行で配列される。第１不純物ドーピング領域１５３及び第２不純物ドーピング領域１５７は、互いに交互に配置される。
【００４５】
第１ビットライン電極１７２は、同じ列に配列された第１不純物ドーピング領域１５３を連結できる。すなわち、第１ライン部１７０は、同じ列に配列された第１プラグ１６０を連結するように制御ゲート電極１４０を横切って伸長する。第２ビットライン電極１７７は、同じ列に配列された第２不純物ドーピング領域１５７を連結できる。すなわち、第２ライン部１７５は、同じ列に配列された第２プラグ１６５を連結するように制御ゲート電極１４０を横切って伸長する。
【００４６】
例えば、この実施形態の不揮発性メモリ素子は、ＮＯＲ構造またはＡＮＤ構造と呼ばれる。すなわち、第１ビットライン電極１７２のうちいずれか隣接した二つまたは第２ビットライン電極１７７のうちいずれか隣接した二つを選択し、制御ゲート電極１４０のうち一つを選択することによって、単位セルを動作させる。ＮＯＲ構造で、奇数または偶数列に配列された第１及び第２ビットライン電極１７２，１７７は接地される。
【００４７】
図７ないし図１３は、本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【００４８】
図７に示すように、半導体基板１０５上にマスク用絶縁膜１１０を形成する。例えば、マスク用絶縁膜１１０は、窒化膜を備える。次いで、マスク用絶縁膜１１０をエッチング保護膜として露出された半導体基板１０５をエッチングして、第１トレンチ１１５を形成する。
【００４９】
図８に示すように、第１トレンチ１１５の内部の半導体基板１０５の表面上にゲート絶縁膜１２０を形成する。例えば、ゲート絶縁膜１２０は、熱酸化法または化学気相蒸着法を利用して形成できる。ゲート絶縁膜１２０は、マスク用絶縁膜１１０上にさらに伸長される。
【００５０】
次いで、ゲート絶縁膜１２０上にストレージノード膜１２５を形成する。ストレージノード膜１２５の厚さは、第１トレンチ１１５の内部を満たさないように制御される。次いで、ストレージノード膜１２５上にブロッキング絶縁膜１３０を形成する。例えば、ストレージノード膜１２５及びブロッキング絶縁膜１３０は、化学気相蒸着法を利用して形成できる。
【００５１】
次いで、ブロッキング絶縁膜１３０上に第１トレンチ１１５を埋め込むように、埋め込み絶縁膜１３５を形成する。例えば、埋め込み絶縁膜１３５は、化学気相蒸着法を利用して所定厚さに形成されて平坦化される。埋め込み絶縁膜１３５は、ブロッキング絶縁膜１３０に対してエッチング選択比を有することが望ましい。したがって、ブロッキング絶縁膜１３０が窒化膜または高誘電率膜を備える場合、埋め込み絶縁膜１３５は酸化膜を備える。
【００５２】
図９に示すように、埋め込み絶縁膜１３５を選択的にエッチングして、埋め込み絶縁膜１３５を第１トレンチ１１５の下部に限定する。埋め込み絶縁膜１３５のエッチングは、ドライエッチングまたはウェットエッチングを利用できる。エッチング後、埋め込み絶縁膜１３５の厚さは、第１トレンチ１１５の底部の半導体基板１０５の部分にチャンネルが形成されないようにゲート絶縁膜１２０より厚いことが望ましい。
【００５３】
図１０に示すように、埋め込み絶縁膜１３５上に第１トレンチ１１５を少なくとも部分的に埋め込むように制御ゲート電極１４０を形成する。例えば、制御ゲート電極１４０は、導電層を、第１トレンチ１１５を埋め込むように形成した後、適切な高さに平坦化またはエッチングして形成できる。
【００５４】
次いで、制御ゲート電極１４０上に層間絶縁膜１４５を形成する。層間絶縁膜１４５は、ブロッキング絶縁膜１３０を覆うように半導体基板１０５の上面上にさらに伸長される。例えば、層間絶縁膜１４５は、酸化膜または窒化膜を備え、化学気相蒸着法を利用して形成できる。
【００５５】
図１１に示すように、制御ゲート電極１４０の第１側面に沿って半導体基板１０５の内部に複数の第２トレンチ１５０を形成し、制御ゲート電極１４０の第２側面に沿って半導体基板１０５の内部に複数の第３トレンチ１５５を形成する。第３トレンチ１５５は、第２トレンチ１５０に交互に配置される。第２トレンチ１５０及び第３トレンチ１５５は、同時に形成されるか、または任意の順序で形成される。
【００５６】
例えば、第２及び第３トレンチ１５０，１５５は、層間絶縁膜１４５、ブロッキング絶縁膜１３０、ストレージノード膜１２５、ゲート絶縁膜１２０及び半導体基板１０５を順次にエッチングして形成できる。
【００５７】
次いで、第２トレンチ１５０により露出された半導体基板１０５の表面に第１不純物ドーピング領域（図４の１５３を参照）を形成し、第３トレンチ１５５により露出された半導体基板１０５の表面に第２不純物ドーピング領域（図４の１５７を参照）を形成する。例えば、露出された半導体基板１０５の表面の所定深さに不純物をドーピングして、半導体基板１０５の内部に第１及び第２不純物ドーピング領域１５３，１５７を画定できる。例えば、不純物のドーピングは、イオン注入法を利用できる。第１及び第２不純物ドーピング領域１５３，１５７は、同時に形成されるか、または任意の順序で形成される。
【００５８】
図１２に示すように、第２トレンチ１５０を埋め込む複数の第１プラグ部１６０を形成し、第３トレンチ１５５を埋め込む複数の第２プラグ部１６５を形成する。これにより、第１プラグ部１６０は、第１不純物ドーピング領域１５３の内部にリセスされた形態で形成され、第２プラグ部１６５は、第２不純物ドーピング領域１５７の内部にリセスされた形態で形成される。第１及び第２プラグ部１６０，１６５は、第２及び第３トレンチ１５０，１５５をそれぞれ埋め込む導電層を形成した後、それを平坦化して形成できる。
【００５９】
図１３に示すように、第１プラグ部１６０にそれぞれ連結され、制御ゲート電極１４０を横切って伸長する複数の第１ライン部１７０、及び第２プラグ部１６５にそれぞれ連結され、制御ゲート電極１４０を横切って伸長する複数の第２ライン部１７５を形成する。第１ビットライン電極１７２は、第１プラグ部１６０及び第１ライン部１７０を備え、第２ビットライン電極１７７は、第２プラグ部１６５及び第２ライン部１７５を備える。
【００６０】
この実施形態の変形された例において、第１及び第２不純物ドーピング領域１５３，１５７は、図１１の第２及び第３トレンチ１５０，１５５を形成する前に形成されることもある。この場合、第２及び第３トレンチ１５０，１５５は、第１及び第２不純物ドーピング領域１５３，１５７の内部に限定されるように形成される。
【００６１】
この実施形態の他の変形された例において、図７のマスク用絶縁膜１１０は、第１トレンチ１１５の形成後に除去されることもある。この場合、図８で、ゲート絶縁膜１２０は、第１トレンチ１１５の内部及び上面上に直接形成される。
【００６２】
本発明の他の実施形態において、制御ゲート電極１４０の形成ステップを反復することによって、互いに積層された２層構造の制御ゲート電極（図５の１４０ａ，１４０ｂを参照）を形成することもできる。この場合、上部制御ゲート電極１４０ｂを形成する前に、下部制御ゲート電極１４０ａ上に上部埋め込み絶縁層１３５ｂをさらに形成する。
【００６３】
本発明のさらに他の実施形態において、図７ないし図１３の製造方法は、図６の不揮発性メモリ素子の製造方法にそのまま適用されることは自明である。
【００６４】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により前記実施形態を組み合わせて実施するなど多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００６５】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】従来の不揮発性メモリ素子を示す平面図である。
【図２】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図３】図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ線の断面図である。
【図４】図３の不揮発性メモリ素子のＩＶ−ＩＶ線の平面図である。
【図５】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図６】本発明のさらに他の実施形態による不揮発性メモリ素子を示す平面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１２】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図１３】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【００６７】
１０５ 半導体基板
１１０ マスク用絶縁膜
１２０ ゲート絶縁膜
１２５ ストレージノード膜
１３０ ブロッキング絶縁膜
１３５ 埋め込み絶縁膜
１４０ 制御ゲート電極
１４５ 層間絶縁膜
１６０ 第１プラグ部
１６５ 第２プラグ部
１７０ 第１ライン部
１７２ 第１ビットライン電極
１７５ 第２ライン部
１７７ 第２ビットライン電極
【特許請求の範囲】
【請求項１】
半導体基板の内部にリセスされて形成された制御ゲート電極と、
前記半導体基板と前記制御ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記制御ゲート電極との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記制御ゲート電極との間に介在されたブロッキング絶縁膜と、
前記制御ゲート電極の第１側面に沿って配置され、前記半導体基板に画定された複数の第１不純物ドーピング領域と、
前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定された複数の第２不純物ドーピング領域と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１プラグ部及び前記第２プラグ部は、ポリシリコン、金属または金属シリサイドを含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記複数の第１ビットライン電極は、前記複数の第１プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第１ライン部をそれぞれさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記複数の第２ビットライン電極は、前記複数の第２プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第２ライン部をそれぞれさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記制御ゲート電極の第１側面に隣接し、前記複数の第１不純物ドーピング領域の隣接した両方間の半導体基板にそれぞれ画定された複数の第１チャンネル領域と、
前記制御ゲート電極の第２側面に隣接し、前記複数の第２不純物ドーピング領域の隣接した両方間の半導体基板に画定された複数の第２チャンネル領域と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記制御ゲート電極の底面と前記半導体基板との間に介在された埋め込み絶縁膜をさらに備え、前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記制御ゲート電極上に、前記半導体基板の内部にリセスされた他の制御ゲート電極をさらに備え、前記制御ゲート電極及び前記他の制御ゲート電極は、互いに絶縁されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記ストレージノード膜は、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記ブロッキング絶縁膜は、酸化膜、窒化膜または高誘電率膜を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
半導体基板の内部にリセスされて形成された複数の制御ゲート電極と、
前記半導体基板と前記複数の制御ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記複数の制御ゲート電極との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記複数の制御ゲート電極との間に介在されたブロッキング絶縁膜と、
前記複数の制御ゲート電極それぞれの第１側面に沿って配置され、前記半導体基板に画定された複数の第１不純物ドーピング領域と、
前記複数の制御ゲート電極それぞれの前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定された複数の第２不純物ドーピング領域と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１２】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備えることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記複数の第１ビットライン電極は、前記複数の制御ゲート電極を横切って伸長し、前記複数の第１プラグのうち同じ列にあるものを連結する複数の第１ライン部をそれぞれさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記複数の第２ビットライン電極は、前記複数の制御ゲート電極を横切って伸長し、前記複数の第２プラグのうち同じ列にあるものを連結する複数の第２ライン部をそれぞれさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
半導体基板に第１トレンチを形成する工程と、
前記第１トレンチの内部の前記半導体基板の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うストレージノード膜を形成する工程と、
前記ストレージノード膜を覆うブロッキング絶縁膜を形成する工程と、
前記第１トレンチの一部分を満たすように、前記ブロッキング絶縁膜上に制御ゲート電極を形成する工程と、
前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第１不純物ドーピング領域を形成する工程と、
前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１ドーピング領域と交互に配置されるように、前記半導体基板に複数の第２不純物ドーピング領域を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１６】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極を形成する工程と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極を形成する工程と、を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第１ビットライン電極を形成する工程は、
前記複数の第１プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第１ライン部をそれぞれ形成する工程を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記複数の第２ビットライン電極を形成する工程は、
前記複数の第２プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第２ライン部をそれぞれ形成する工程を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記第１不純物ドーピング領域を形成する工程は、
前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第２トレンチを形成する工程と、
前記第２トレンチにより露出された前記半導体基板の表面に不純物を注入する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記第１プラグ部は、前記第２トレンチを埋め込んで形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第２不純物ドーピング領域を形成する工程は、
前記制御ゲート電極の第２側面に沿って配置されるように、前記半導体基板に複数の第３トレンチを形成する工程と、
前記第３トレンチにより露出された前記半導体基板の表面に不純物を注入する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記第２プラグ部は、前記第３トレンチを埋め込んで形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記制御ゲート電極を形成する前に、
前記第１トレンチの前記半導体基板と前記制御ゲート電極の底面との間に埋め込み絶縁膜を形成する工程をさらに含み、
前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１】
半導体基板の内部にリセスされて形成された制御ゲート電極と、
前記半導体基板と前記制御ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記制御ゲート電極との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記制御ゲート電極との間に介在されたブロッキング絶縁膜と、
前記制御ゲート電極の第１側面に沿って配置され、前記半導体基板に画定された複数の第１不純物ドーピング領域と、
前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定された複数の第２不純物ドーピング領域と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１プラグ部及び前記第２プラグ部は、ポリシリコン、金属または金属シリサイドを含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記複数の第１ビットライン電極は、前記複数の第１プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第１ライン部をそれぞれさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記複数の第２ビットライン電極は、前記複数の第２プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第２ライン部をそれぞれさらに備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記制御ゲート電極の第１側面に隣接し、前記複数の第１不純物ドーピング領域の隣接した両方間の半導体基板にそれぞれ画定された複数の第１チャンネル領域と、
前記制御ゲート電極の第２側面に隣接し、前記複数の第２不純物ドーピング領域の隣接した両方間の半導体基板に画定された複数の第２チャンネル領域と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記制御ゲート電極の底面と前記半導体基板との間に介在された埋め込み絶縁膜をさらに備え、前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記制御ゲート電極上に、前記半導体基板の内部にリセスされた他の制御ゲート電極をさらに備え、前記制御ゲート電極及び前記他の制御ゲート電極は、互いに絶縁されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記ストレージノード膜は、シリコン窒化層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記ブロッキング絶縁膜は、酸化膜、窒化膜または高誘電率膜を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
半導体基板の内部にリセスされて形成された複数の制御ゲート電極と、
前記半導体基板と前記複数の制御ゲート電極との間に介在されたゲート絶縁膜と、
前記ゲート絶縁膜と前記複数の制御ゲート電極との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記複数の制御ゲート電極との間に介在されたブロッキング絶縁膜と、
前記複数の制御ゲート電極それぞれの第１側面に沿って配置され、前記半導体基板に画定された複数の第１不純物ドーピング領域と、
前記複数の制御ゲート電極それぞれの前記第１側面の反対側の第２側面に沿って前記複数の第１不純物ドーピング領域と交互に配置され、前記半導体基板に画定された複数の第２不純物ドーピング領域と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１２】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極と、をさらに備えることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記複数の第１ビットライン電極は、前記複数の制御ゲート電極を横切って伸長し、前記複数の第１プラグのうち同じ列にあるものを連結する複数の第１ライン部をそれぞれさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記複数の第２ビットライン電極は、前記複数の制御ゲート電極を横切って伸長し、前記複数の第２プラグのうち同じ列にあるものを連結する複数の第２ライン部をそれぞれさらに備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
半導体基板に第１トレンチを形成する工程と、
前記第１トレンチの内部の前記半導体基板の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うストレージノード膜を形成する工程と、
前記ストレージノード膜を覆うブロッキング絶縁膜を形成する工程と、
前記第１トレンチの一部分を満たすように、前記ブロッキング絶縁膜上に制御ゲート電極を形成する工程と、
前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第１不純物ドーピング領域を形成する工程と、
前記制御ゲート電極の前記第１側面の反対側の第２側面に沿って前記複数の第１ドーピング領域と交互に配置されるように、前記半導体基板に複数の第２不純物ドーピング領域を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１６】
前記複数の第１不純物ドーピング領域それぞれの内部にリセスされた複数の第１プラグ部をそれぞれ備える複数の第１ビットライン電極を形成する工程と、
前記複数の第２不純物ドーピング領域の内部にそれぞれリセスされた複数の第２プラグ部をそれぞれ備える複数の第２ビットライン電極を形成する工程と、を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第１ビットライン電極を形成する工程は、
前記複数の第１プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第１ライン部をそれぞれ形成する工程を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記複数の第２ビットライン電極を形成する工程は、
前記複数の第２プラグ部のそれぞれに連結され、前記制御ゲート電極を横切って伸長する複数の第２ライン部をそれぞれ形成する工程を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記第１不純物ドーピング領域を形成する工程は、
前記制御ゲート電極の第１側面に沿って配置されるように、前記半導体基板に複数の第２トレンチを形成する工程と、
前記第２トレンチにより露出された前記半導体基板の表面に不純物を注入する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記第１プラグ部は、前記第２トレンチを埋め込んで形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記第２不純物ドーピング領域を形成する工程は、
前記制御ゲート電極の第２側面に沿って配置されるように、前記半導体基板に複数の第３トレンチを形成する工程と、
前記第３トレンチにより露出された前記半導体基板の表面に不純物を注入する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記第２プラグ部は、前記第３トレンチを埋め込んで形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記制御ゲート電極を形成する前に、
前記第１トレンチの前記半導体基板と前記制御ゲート電極の底面との間に埋め込み絶縁膜を形成する工程をさらに含み、
前記埋め込み絶縁膜の厚さは、前記ゲート絶縁膜の厚さより厚いことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１３５７１５（Ｐ２００８−１３５７１５Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００７−２６４８４６（Ｐ２００７−２６４８４６）
【出願日】平成１９年１０月１０日（２００７．１０．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１９年１０月１０日（２００７．１０．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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