【課題】ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。
【解決手段】半導体素子のゲートパターンは、基板１１０に形成されたトレンチ１１２の内面及び基板１１０の表面に形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、一部分が第１ゲート電極層１１６Ａと接触するように、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備えている。 （もっと読む）

【課題】 簡単な方法で製造することができ、しかも、有毒な重金属の含有を避けることができる高誘電率の強誘電体を提供する。
【解決手段】 強誘電体は、有機カチオンと、ポリチタン酸アニオン、ポリニオブ酸アニオン及びポリタンタル酸アニオンからなる群から選ばれる少なくとも１種のポリアニオンと、からなる有機カチオン含有ポリアニオンを含む。 （もっと読む）

良好な電荷保持のために、高い電荷ブロッキングバリアおよび深いキャリアトラッピングサイトを維持しながら、直接的なトンネルプログラミングと消去を可能にするＮＯＲ又はＮＡＮＤメモリアーキテクチャにおいて、バンドギャップ技術に基づくゲートスタックを、反転モードおよび通常モードのフローティングノードメモリセルにおける非対称トンネルバリアと一緒に、使用することを促進する不揮発性メモリデバイスおよびアレイが記載されています。低電圧で直接的なトンネリングプログラムと消去の能力は、高いエネルギーキャリアからゲートスタックおよび結晶格子に対する損害を減少させて、書込み疲労を減少させ、デバイス寿命を増進させます。低電圧で直接的なトンネルプログラムと消去の能力は、また、低電圧設計およびさらなるデバイス形状性のスケーリングを介して、サイズ縮小を可能にします。本発明のメモリセルは、また、多数ビット記憶を可能にします。これらの特性は、本発明のメモリデバイスの実施の形態が、システム内のＤＲＡＭおよびＲＯＭ双方に取って代わることができて、ユニバーサルメモリの定義内で動作することを可能にします。 （もっと読む）

フッ化ビニリデンオリゴマー又はフッ化ビニリデンコオリゴマーの強誘電性薄膜を形成するための方法において、オリゴマー材料が、真空室内で蒸着され且つ基板上に薄膜として堆積され、基板は、堆積されたＶＤＦオリゴマー又はコオリゴマー薄膜のプロセスパラメータ及び物理特性によって決定される範囲の温度に冷却される。強誘電性メモリセル又は強誘電性メモリデバイスを製造するための本発明の方法の適用において、強誘電性メモリ材料は、電極構造間に配置されるＶＤＦオリゴマー又はＶＤＦコオリゴマーの薄膜の形態で設けられる。この方法で製造される強誘電性メモリセル又は強誘電性メモリデバイスは、薄膜が、少なくとも１つの電極構造上に又は第１電極構造と第２電極構造との間に設けられるように、少なくとも１つの第１電極構造及び第２電極構造上に設けられたＶＤＦオリゴマー又はＶＤＦコオリゴマーの薄膜の形態のメモリ材料を有する。
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【課題】本発明は、容量構造が非常に小さくとも、好適な容量特性や記録特性が得られるＤＲＡＭ半導体メモリまたは電界効果トランジスタ等の電子素子の製造方法を提供する。
【解決手段】誘電体（１３０）と少なくとも一つの接続電極（１２０、１４０）を有する少なくとも一つの容量（１５０）が形成されている電子素子、特に、ＤＲＡＭ半導体メモリまたは電界効果トランジスタの製造方法において、容量構造が非常に小さくとも、最適な容量特性を得るように容量を作成するため、該誘電体（１３０）または接続電極（１２０、１４０）を、過渡的な分極発生を抑制または少なくとも軽減するように形成する。 （もっと読む）

【課題】従来のメモリ素子とは異なり絶縁破壊等の現象を積極的に利用したメモリ素子を提供し、メモリ容量が増大されたメモリ装置を提供することを課題とする。
【解決手段】一対の電極間に、複数のメモリ材料層を積層させ、電圧印加によって順にメモリ材料層を破壊することを特徴とするメモリ装置及びその動作方法である。例えば、２つのメモリ材料層を積層した場合、一対の電極へ第１電圧を印加することにより当該メモリ材料層の一を破壊し、次いで第２電圧を印加することにより当該メモリ材料層の他を破壊するモリ装置を特徴とする。 （もっと読む）

【課題】多結晶誘電体層の形成方法と前記誘電体層を用いた半導体デバイスの提供。
【解決手段】多結晶誘電体層２０は、酸化物または窒化物を含む第１の誘電体材料と前記誘電体層の重量の１重量％未満の第２の材料より形成される。第１の誘電体材料の粒子２１境界に沿った漏洩電流が低減するように、前記第１の誘電体材料のエンタルピーより低いエンタルピーを有する非導電性の酸化物または窒化物を形成する第２の材料を含み、第１の誘電体材料の粒子境界に配置される。 （もっと読む）

【課題】金属窒化物をトラップサイトとして利用したメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 （もっと読む）

【課題】
従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】
強誘電体薄膜を有する強誘電体コンデンサと、ＭＯＳＦＥＴからなるインバータ回路を２個たすき掛けにしたラッチ回路を組み合わせた構成とした。
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【課題】データの読み書きの際に格別な制御方式や手順を必要とせず、通常のＭＯＳＦＥＴ回路と同じような取り扱いができ、かつ占有面積も少ない不揮発性ラッチ回路の提供
【解決手段】この発明は、ラッチ回路を構成するインバータ回路１３５、１４６からなるラッチ回路と、強誘電体コンデンサ１１、１２と、コンデンサ１９１、１９２とを少なくとも備え、これらにより不揮発性のラッチ回路を構成した。この発明は、上記構成により、電源の切断時に１ビットのデータを保持でき、電源再投入後には、強誘電体コンデンサ１１、１２の残留分極による電荷の偏りによって、電源切断時におけるラッチ回路のデータの保持状態に速やかに復帰できるようにした。さらに、回路自体の構成がデータの書き込み回路とデータ出力回路を兼ねることができ、余分な制御回路や読み出し、書き込みの手順を不要にするようにした。 （もっと読む）

【課題】 強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。 （もっと読む）

【課題】 より簡易な工程で形成できる有機系材料からなる有機薄膜の形成方法を提供する。
【解決手段】 本発明の有機薄膜２０の形成方法は、
（ａ）基体１０の上に接着用溶液を塗布すること、
（ｂ）前記接着用溶液が塗布された前記基体１０の上に、配向が制御されたシート状の有機系材料膜２０ａを接着すること、
（ｃ）前記有機系材料膜２０ａの膜厚を制御すること、を含む。 （もっと読む）

メモリ装置（１００）およびその製造方法が提供される。メモリ装置（１００）は、半導体基板（１１０）と、半導体基板（１１０）に配置される電荷トラップ誘電体スタック（１１６、１１８、１２０）とを含む。ゲート電極（１２２）が電荷トラップ誘電体スタック（１１６、１１８、１２０）上に配置されており、ここでゲート電極（１２２）は半導体基板（１１０）の一部（１１４）内でチャネル（１２４）を電気的に画定する。メモリ装置（１００）は、１組のビット線（１１２）を含み、ビット線は下方部分と、実質的に台形の上方部分とを有する。
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【課題】 エッチングによってストレージノードプラグ側壁のスペーサが損傷されて発生した隙間による漏洩電流を防止できる半導体素子のキャパシタ製造方法を提供すること。
【解決手段】 半導体基板３１上にストレージノードプラグ３５を有する第１絶縁膜３３を形成するステップと、その状態の半導体基板３１上にエッチング停止膜３７及び第２絶縁膜３９を形成するステップと、エッチング停止膜３７を用いて第２絶縁膜３９をエッチングしてストレージノードプラグ３５を露出させるホール４０を形成するステップと、ストレージノードプラグ３５を一部リセスさせるステップと、ストレージノードプラグ３５の表面にバリア金属膜４３を形成するステップと、バリア金属膜４３を介してストレージノードプラグ３５と接続するストレージノード電極Ｓ２を形成するステップと、ストレージノード電極Ｓ２上に誘電膜４７及びプレート電極用金属膜４９を形成するステップとを含む。 （もっと読む）

【課題】室温付近で高い誘電率と、強誘電相における大きな分極、優れた絶縁性を有し、大気中でかつ熱的に安定な有機強誘電体材料について、室温よりずっと低い相転移温度の向上を図り、室温の特性の改善を行うことを目的とする。すなわち、前記の優れた特性を保持しつつ、相転移温度を室温付近あるいはそれ以上までに効率よく高めることにより、常温常圧下における誘電応答あるいは強誘電特性が著しく向上した有機強誘電体材料を提供することを課題とする。
【解決手段】二種類以上の有機分子が水素結合を形成し、かつ水素結合に関与している水素原子が重水素置換されている有機強誘電体材料を提供することによって解決される。 （もっと読む）

【課題】 成膜中に低誘電率界面層を生成させず、かつ熱処理後も低誘電率界面層の生成を抑制でき、ゲート絶縁膜としての High-ｋ膜を有効利用する。
【解決手段】 Ｓｉ基板１０上にゲート絶縁膜１２を形成した後にゲート電極１３を形成する工程を含む半導体装置の製造方法であって、ゲート絶縁膜１２として、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０^-4Ｐａ以下の雰囲気下で成膜する。 （もっと読む）

【課題】 ＡＤコンバータを必要としなくても、デジタル的な出力を発生させられるセンサ装置を提供する。
【解決手段】 ｎＭＯＳトランジスタ２とトレンチ１１を用いて形成した容量３とを組とする複数のメモリセル４を備えた構造で湿度センサを構成する。そして、トレンチ１１の幅を複数のメモリセル４ごとに変えることで、容量値Ｃが異なる値となるようにする。これにより、雰囲気の湿度に応じた水分が感湿膜３１に吸収された場合に、雰囲気中の湿度が同一であっても、各メモリセル４における容量３の容量値Ｃが異なることになる。換言すれば、各メモリセル４における容量３で検出できる容量値Ｃが変わる。したがって、メモリセル４が書き込み状態か書き込みがなされていない状態であるかを読み出すことで、湿度をデジタル値として検出することが可能となる。 （もっと読む）

【課題】 電気的書き換え回数の多い半導体不揮発メモリの提供。
【解決手段】 フローティングゲート９下部とＰ型基板１上の不純物領域の間に
中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜
１１を介してコントロールゲート１２を形成する。 （もっと読む）

【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリの提供。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するＭＦＳＦＥＴ１００、ワード線１０４、ビット線１０５、およびビット線１０６を備え、第１の書き込みタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以上の電圧を加え、第２の書き込みタイミングでビット線１０６とワード線１０４との間に上記の抗電界以上の電圧を加えるようにし、第１の読み出しタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出し、第２の読み出しタイミングでビット線１０６とワード線１０４との間に上記の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出するようにした。 （もっと読む）

【構成】この発明は，一例示的実施形態では，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域間を絶縁する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ₂Ｏ₃）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ（溝）絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。 （もっと読む）