強誘電体メモリ装置
【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリの提供。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するMFSFET100、ワード線104、ビット線105、およびビット線106を備え、第1の書き込みタイミングでビット線105とワード線104との間に強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングでビット線106とワード線104との間に上記の抗電界以上の電圧を加えるようにし、第1の読み出しタイミングでビット線105とワード線104との間に強誘電体薄膜の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出し、第2の読み出しタイミングでビット線106とワード線104との間に上記の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出するようにした。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するMFSFET100、ワード線104、ビット線105、およびビット線106を備え、第1の書き込みタイミングでビット線105とワード線104との間に強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングでビット線106とワード線104との間に上記の抗電界以上の電圧を加えるようにし、第1の読み出しタイミングでビット線105とワード線104との間に強誘電体薄膜の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出し、第2の読み出しタイミングでビット線106とワード線104との間に上記の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出するようにした。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリである強誘電体メモリにおいて、メモリセルの読み出し回数による寿命を長くし、かつアクセスタイムをより高速とするために、データを非破壊で読み出す方式の強誘電体メモリ装置に関するものである。
【背景技術】
【0002】
近年、メモリ分野において、電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により2状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる2種のかけ方で1か0かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、1か0かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図57、図58、および図59である。
【0003】
図57は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、図57に示すように、金属電極からなる第1端子5741と金属電極からなる第2端子5742とによって、無機の強誘電体からなる強誘電体薄膜5740を挟む構造になっている。
図58は、図57に示す強誘電体コンデンサの分極電荷−印加電圧特性の一例を示すものである。図58において、5801、5802、5803、5804の4点の特性点を通る曲線が、図57の強誘電体コンデンサの第1端子5741と第2端子5742との間に加えた印加電圧Vと内部分極電荷Qの特性を表している。
【0004】
特性点5801は第2端子5742に第1端子5741より正の高い電圧Vを加えた状態を示し、特性点5802は第1端子5741に第2端子5742より正の高い電圧Vを加えた状態を示している。特性点5801と特性点5802においては、内部の分極は正負、逆の分極をする。
特性点5801の状態にあった強誘電体コンデンサの第1端子5741と第2端子5742の電位差を0として開放すると、内部の分極は残留分極として保存され、特性点5804に示す状態となる。また、特性点5802の状態にあった強誘電体コンデンサの第1端子5741と第2端子5742の電位差を0として開放すると、内部の分極は残留分極として保存されて、特性点5803に示す状態となる。
【0005】
このように、強誘電体コンデンサは、図3に示すようなヒステリシス特性を持っているので、強誘電体コンデンサの両端の端子を開放し、電圧を0としても前の状態によって、異なった残留分極を有している。この残留分極は、特性点5803と特性点5804に相当して、データを記憶できる。
さて、強誘電体コンデンサの両端の端子が開放された状態から、第1端子5741を基準として第2端子5742に電圧V(ΔVB)をかけると、特性点5801に移動する。このとき、前の状態が特性点5803であれば、図58に示すΔQHBの電荷が取り出され、特性点5804の状態であれば、ΔQLBの電荷が取り出される。図58から明らかに、ΔQLB≪ΔQHBであるので、その取り出された電荷の量によって残留分極として記憶されていた前の状態を1,0として判別できる。
【0006】
以上の動作を行う具体的な回路の一例として、図59に示す回路が知られている。
この回路は、図59に示すように、強誘電体コンデンサ5911と、N型の絶縁ゲート電界効果型トランジスタ(以下、MOSFETと略す)5912とからなり、ワード線
(WL)5913、ビット線(BL)5914、およびプレート線(PL)5915を含んでいる。ここで、MOSFETとは、Meatal−Oxide−Semiconductor−Field−Effect−Transistorの略語である。
【0007】
さらに詳述すると、ワード線5913は、MOSFET5912のゲート電極に接続されている。また、ビット線5914は、MOSFET5912のソースまたはドレインとなる電極に接続されている。さらに、プレート線5915は、強誘電体コンデンサ5911の一端に接続されている。強誘電体コンデンサ5911の他端は、MOSFET5912のドレインまたはソースとなる電極に接続されている。
【0008】
このような構成からなる図59の回路では、ビット線5914とプレート線5915に、強誘電体コンデンサ5911にかける電位を供給し、ワード線5913によってMOSFET5912をオン(ON)、オフ(OFF)することにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献1に示すものがある。
【0009】
また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法がある。この一例としては、強誘電体薄膜の材質に工夫を凝らすことによって、図60に示すように、分極電荷−印加電圧のヒステリシス特性を非対称として、図60に示す特性点6003と特性点6004に相当する特性の傾きの差から、微弱な電圧を強誘電体コンデンサにかけたときの動作点の相違による出力電荷の差異を検出する方法がある。この例として、特許文献2および特許文献3に示すものがある。
【0010】
さらに、図61、図62に示すように、電界効果型トランジスタのゲート部に強誘電体薄膜6100を設け、ゲート電極6101と基板6109との間、もしくはソース電極6102、ドレイン電極6103に強誘電体薄膜6100の抗電圧以上の電圧を加え、強誘電体薄膜6100に分極を起こさせ、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶するようにしたものがある。これは、その残留分極によって、電界効果型トランジスタのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから、書き込まれた分極の方向を知る、つまり1か0かの差違を検出できる。
【0011】
なお、ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、以下MFSFETと略す場合もある。ここで、MFSFETとは、Meatal−Ferroelectrics−Semiconductor−Field−Effect−Transistorの略語である。
図61では、ワード線6104を通してゲート電極6101に0電位を与え、第1ビット線6105と第2ビット線6106を通して、ソース電極6102とドレイン電極6103に抗電圧以上の正のV電位を与え、強誘電体薄膜6100はゲート側に正極、基板側に負極の分極を起こしている。
【0012】
また、図62では、ワード線6104を通してゲート電極6101に抗電圧以上の正の電位Vを与え、第1ビット線6105と第2ビット線6106を通して、ソース電極6102とドレイン電極6103に0電位を与え、強誘電体薄膜6100はゲート側に負極、基板6109側に正極の分極を起こしている。
データの読み出しの際には、その残留分極の相違をMFSFETのスレッショルド電圧の変化としてMFSFETに流れる電流の差異を検出する方法である。この一例として特許文献4がある。
【特許文献1】特開平11−39882号公報
【特許文献2】特平2−198094号公報
【特許文献3】特開平5−82800号公報
【特許文献4】特表2002−543627公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記のような従来の強誘電体メモリでは、以下に述べる不具合がそれぞれある。
すなわち、図57〜図59で説明し、あるいは特許文献1に示されるデータを破壊読み出しする方式は、データの読み出し後、消えたデータを再書き込みする必要がある。このため、データを読み出した後に書き込み動作を行うのでサイクルタイムが非常に長くなり、高速の読み出しに支障が出る。
【0014】
また、それのみならず、読み出すたびに書き込みが行われるので、これにより、書き込みとデータの消滅が繰り返され、書き換え回数は1010〜1012回が限界であり、強誘電体材料としての寿命がつきてしまうという不具合がある。そのため、高速、かつ、頻繁に読み書きされるスタティックランダムアクセスメモリ(以下、SRAMと略す)やダイナミックランダムアクセスメモリ(以下、DRAMと略す)としては品質上、信頼性上、不充分であり用途が限られるという不具合がある。
【0015】
また、特許文献2、3に示されるように、強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性について非対称のものを作り、その非対称性を利用してデータを非破壊で読み出す方法がある。しかし、図60や特許文献3の代表図に見られる複雑な非線形のヒステリシス特性を持つ材料物質を得ることは実際には容易でなく、開発の遅れや製造上のトラブルを起こしやすいという課題がある。また、読み出しにおける1,0の出力信号の差異が小さく検出回路の構成が難しいという不具合がある。
【0016】
また、図61、図62あるいは特許文献4に示すようなシリコン基板のバルクを持ち、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、基板とゲート電極に強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持する方式では、以下の不具合がある。
すなわち、メモリセルを行列状に配置したときに、ワード線やビット線を各メモリセル間で共有して用いると、非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために、効率的な共用化が難しく、その為、集積度が低下し、コストの上昇を招きやすいという不具合がある。
【0017】
また、前述したように非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために従来の強誘電体材料の強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性では角型の特性が不充分で所望の制御ができないという不都合がある。
また、図61、図62のように、基板6109の上に強誘電体薄膜6100は位置している。したがって、これはシリコン(Si)の上に強誘電体を結晶化させることを意味するが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なMFS(Metal−Ferroelectrics−Semiconductor)構造が形成されない。
【0018】
したがって、図61、図62において、強誘電体薄膜6100と基板6109は上記の結晶欠陥のために強誘電体薄膜6100の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合があった。
そこで、本発明はこのような課題を解決するものであり、その目的は、非破壊読み出しとし、かつメモリとしての集積度の向上する記憶方式、および制御方式を用い、かつその方式、構成に適した強誘電体薄膜の材料を選択することで、高速化、高集積化、長寿命化を実現できる上に、SRAMやDRAMの代替えができて広範囲に使用できる強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【0019】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち、第1の発明は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、前記電界効果型トランジスタのゲート電極に接続されたワード線と、前記電界効果型トランジスタのソースまたはドレインとなる第1電極に接続された第1ビット線と、前記電界効果型トランジスタのドレインまたはソースとなる第2電極に接続された第2ビット線と、第1の書き込みタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線との間に流れる電流を検出する読み出し回路と、を少なくとも有するものである。
【0020】
第2の発明は、行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第1電極に共通接続される第1ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第2電極に共通接続される第2ビット線と、を含むメモリセル群と、選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第1ビット線と前記ワード線との間、および前記第2ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、選択アドレスの電界効果型トランジスタからデータを読み出す際に、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、前記第1の読み出しタイミングとは異なる第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線間に流れる電流を検出する読み出し回路と、前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、を少なくとも有するものである。
【0021】
第3の発明は、第1または第2の発明において、前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第1ビット線、および前記第2ビット線に所定の電圧をそれぞれ加えるようにした。
第4の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成とした。
【0022】
第5の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)V、の各電位を供給する構成とした。
【0023】
第6の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/4)V〜(3/4)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)V、の各電位を供給する構成とした。
【0024】
第7の発明は、第4の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0025】
第8の発明は、第5の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/3)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0026】
第9の発明は、第6の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/4)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/4)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0027】
第10の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成とした。
【0028】
第11の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給する構成とした。
【0029】
第12の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を(1/4)V〜(3/4)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給する構成とした。
【0030】
第13の発明は、第10の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線にはV、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0031】
第14の発明は、第11の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(2/3)V、ビット線にはV、該ビット線と対となるビット線には(2/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0032】
第15の発明は、第12の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(3/4)V、ビット線にはV、該ビット線と対となるビット線には(3/4)Vの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0033】
第16の発明は、第1から第15のうちのいずれかの発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われている。
第17の発明は、第1から第16のうちのいずれかの発明において、前記強誘電体薄膜は、無機強誘電体からなる。
第18の発明は、第17の発明において、前記無機強誘電体からなる強誘電体薄膜は、PZTNからなる。
【0034】
第19の発明は、第1から第16のうちのいずれかの発明において、前記強誘電体薄膜は、有機強誘電体からなる。
第20の発明は、第19の発明において、前記有機強誘電体からなる強誘電体薄膜は、PVDF、P(VDF/TrFE)、もしくはナイロン7、ナイロン11等の奇数ナイロンからなる。
【0035】
以上のように、上記の構成からなる本発明によれば、MFSFETのゲート部における強誘電体薄膜の残留分極によってMFSFETのスレッショルド電圧が変わり、電流の相違として検出できるので、データを読み取りにあたって非破壊読み出しであり、高速の読み出しが可能であると同時に、デバイス素子としての寿命が非常に永くなるという効果がある。
【0036】
また、本発明では、1個のMFSFETに2ビットのデータを格納できること、およびメモリセル群を行列状に配置し、ワード線やビット線を共有化できて、面積効率のよいレイアウトが可能となるので、高集積でコンパクト、かつ低コストの不揮発性メモリが提供できるという効果がある。
また、本発明によれば、前述した高速、長寿命かつ低コストであるとともに、強誘電体メモリの本来の不揮発性、低電圧、低消費電力等の特性、特長を併せ持つことによって、不揮発性メモリやSRAMやDRAM等のメモリ一般を単に代替えするのみならず、複数チップを用いていたものが1チップで済んでしまい、より一層の低コスト化、コンパクト化、低消費電力化が進むという効果がある。
【0037】
さらに、本発明によれば、MFSFETのゲート部の強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において角型特性の良い無機強誘電体のPZTNや、理想的なMFS構造を容易に形成する有機強誘電体であるPVDF、P(VDF/TrFE)、あるいはナイロン7、ナイロン11等の奇数ナイロンを用いることにより、諸特性が改善され、製造が容易かつ安定性を増す効果がある。その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
【発明を実施するための最良の形態】
【0038】
以下、本発明の実施形態について、図面を参照して説明する。
(本発明に係るメモリセルの第1の構成例とその動作原理)
図1は、本発明の強誘電体メモリ装置の基本単位となる1個のメモリセル(記憶素子)の第1の構成例の回路図である。まず、この1個のメモリセルについて、その構造、動作原理、および制御方法を説明する。
【0039】
このメモリセルは、図1に示すように、N型MFSFET100と、ワード線104と、第1ビット線105と、第2ビット線106とから構成される。
N型MFSFET100は、ゲート電極101と、N+拡散からなりソースもしくはドレインとなる第1電極102と、N+拡散からなりドレインもしくはソースとなる第2電極103を有している。また、N型MFSFET100は、ゲート電極101にワード線104が接続され、第1電極102に第1ビット線105が接続され、第2電極103に第2ビット線106が接続されている。図1におけるN型MFSFET100は、そのゲート電極101の直下に強誘電体薄膜が埋め込まれ、その様子を図2に示す。
【0040】
図2は、図1に示すN型MFSFETのチャネル部をソース・ドレイン方向に切断した断面図である。
図2において、201は金属からなるゲート電極、202はN+拡散からなるソースもしくはドレインとなる第1電極、203はN+拡散からなるドレインもしくはソースとなる第2電極、209はシリコン基板である。ここで、図2のゲート電極201、第1電極202、および第2電極203は、図1のゲート電極101、第1電極102、第2電極103にそれぞれ対応する。
【0041】
図2において、200はPZTNからなる強誘電体薄膜である。結晶性の優れたPZTNから形成される強誘電体薄膜200は、両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図3に示すような角型性の良いヒステリシス特性を持っている。
なお、図58は、強誘電体薄膜として従来から多く使用されているPZTやSBTの代表的な特性図である。図3と図58を比較すると、最近、注目されているPZTNは従来の代表的な強誘電体よりも角型性の良いヒステリシス特性を持っていることがわかる。
【0042】
なお、PZTとはPb(Zr,Ti)O3の総称であり、PZTNとはPZTのTiの一部をNbで置き換えたものの総称であり、SBTとはSrBi2Ta2O9もしくはそれに近い組成の総称である。また、強誘電体薄膜200を用いる場合、ゲート電極201は白金(Pt)が一般的に用いられる。
強誘電体薄膜は、図3に示すように、抗電界以上の正の電圧を加えると特性点311の状態となり、そこで印加電圧を除き、開放すると特性点312となり、かつ縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の負の電圧を加えると特性点313の状態に移る。そこで、印加電圧を除いて開放すると特性点314となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【0043】
図1において、ワード線104と第1ビット線105に、図2の強誘電体薄膜200の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極201と第1電極202との間に電界が形成さ、その両者に挟まれた強誘電体薄膜200はその内部に部分的に分極を起こす。
例えば、図2に示すゲート電極201が0電位で第1電極202が+V電位である場合には、図4に示すように、強誘電体薄膜400の第1電極402の近辺(近傍)においてゲート電極401側が正、第1電極402側が負の内部分極を起こす。一方、図2に示すゲート電極201が+V電位で第1電極202が0電位である場合には、図5に示すように、強誘電体薄膜400の第1電極402の近辺においてゲート電極401側が負、第1電極402側が正の内部分極を起こす。
【0044】
また、図1において、ワード線104と第2ビット線103に、図2の強誘電体薄膜200の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極201と第2電極203との間には電界が形成され、その両者に挟まれた強誘電体薄膜200はその内部に部分的に分極を起こす。
例えば、図2に示すゲート電極201が0電位で第2電極203が+V電位である場合には、図6に示すように、強誘電体薄膜400の第2電極403の近辺においてゲート電極401側が正、第2電極403側が負の内部分極を起こす。一方、図2に示すゲート電極201が+V電位で第2電極203が0電位である場合には、図7に示すように、強誘電体薄膜400の第2電極403の近辺においてゲート電極401側が負、第2電極403側が正の内部分極を起こす。
【0045】
なお、図4、図5、図6、図7は、ゲート部に強誘電体薄膜400を有するN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面と、配線やMFSFET内部の状態を示す断面図である。そして、図4、図5、図6、図7において、400は強誘電体薄膜、401はゲート電極、402はN+拡散からなりソースもしくはドレインとなる第1電極、403はN+拡散からなりドレインもしくはソースとなる第2電極、404はワード線、405は第1ビット線、406は第2ビット線である。図4、図5、図6、図7におけるワード線404、第1ビット線405、第2ビット線406は、図1におけるワード線104、第1ビット線105、第2ビット線106にそれぞれ対応している。
【0046】
また、図4、図5において、第1電極402側に起きる強誘電体薄膜400の分極は、電圧から開放しても残留分極として保存される。このデータの格納状態を、図1の破線107で示す第1データ格納箇所としている。さらに、図6、図7において、第2電極403側に起きる強誘電体薄膜400の分極も同様に電圧から開放しても残留分極として保存される。このデータの格納状態を、図1の破線108で示す第2データ格納箇所としている。
【0047】
以上の説明でわかるように、第1電極402側の残留分極と第2電極403側の残留分極は、強誘電体薄膜400が絶縁物であり、かつ第1電極402と第2電極403がある程度離れていれば互いに独立して書き込め、かつ残留分極として保存される。
図8、図9、図10、図11は、ゲート部に強誘電体薄膜400を有する1個のMFSFETにおいて、その強誘電体薄膜400内の2箇所に残留分極による記憶データを格納している様子を示す状態図である。
【0048】
図8では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極は共にゲート電極401側が正の分極状態で保存されている。また、図9では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極はゲート電極401側がそれぞれ正および負の分極状態で保存されている。
【0049】
図10では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極はゲート電極401側がそれぞれ負および正の分極状態で保存されている。図11では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極は共にゲート電極401側が負の分極状態で保存されている。
【0050】
以上の説明でわかるように、1個のMFSFETで4状態の残留分極の保存が可能であり、2ビットのデータの記憶ができる。
さて、ゲート部の強誘電体薄膜が分極を起こしていると、MFSFETのチャネル領域に電荷を誘起する影響を与える。図5、図7および図9、図10、図11に示すように、チャネル領域側に正の分極がある場合には、これによりチャネル領域に電子を誘起する。この様子をチャルネに点線の群として各図に示している。この誘起された電子はチャネルを形成するか、少なくともMFSFETのスレッショルド電圧を低下させる働きをする。また、チャネル側に負の分極がある場合には、MFSFETのスレッショルド電圧を高くする働きをする。
【0051】
以上述べたように、MFSFETの強誘電体薄膜では分極し、かつ残留分極の形態でデータ1、0を保存できる。
ここで、データ1とデータ0とは単なる定義上の取り決めにすぎないが、本明細書では以下のように定義する。
すなわち、データ1は、強誘電体の残留分極がMFSFETにスレッショルド電圧に影響を与え、チャネル領域を形成しやすいようにスレッショルド電圧を下げる場合である。また、データ0は、逆にチャネル領域が形成しにくくなるようにスレッショルド電圧を高くする場合である。
【0052】
この定義によれば、保存データは、図8の状態では(0,0)、図9の状態では(0,1)、図10の状態では(1,0)、図11の状態では(1,1)と表現できる。
(データの読み出し)
次に、MFSFETの強誘電体薄膜に残留電荷として蓄積されたデータを読み出す方法について述べる。
【0053】
図12は、ゲート部に強誘電体薄膜400を有するN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図12において、1200は強誘電体薄膜、1201はゲート電極、1202はN+拡散からなるソースもしくはドレインとなる第1電極、1203はN+拡散からなるドレインもしくはソースとなる第2電極である。第1ビット線1205を通して第1電極1202に0電位を与える。また、ワード線1204と第2ビット線1206を通してゲート電極1201と第2電極1203とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。このとき、第1電極1202はソースとなり、ゲート・ソース間の電位VGSは、次の(1)式のようになる。
【0054】
VGS=V1−0=V1・・・(1)
また、ドレイン・ソース間の電位VDSは、次の(2)式のようになる。
VDS=V1−0=V1・・・(2)
したがって、強誘電体薄膜1200が分極を起こしていない状態でのN型MFSFETのスレッショルド電圧をVthとすると、Vthが正であればMFSFETの不飽和か飽和かの動作領域を判定するには、絶縁ゲート電界効果型トランジスタであるMOSFETの場合と同様であって、VDSと(VGS−Vth)の大小判定となる。
【0055】
さて、VDS=V1であり、VGS−Vth=V1−Vthである。したがって、Vthが正である限り、VDS>VGS−Vthとなり、N型MFSFETは飽和領域動作となる。
ソース・ドレイン間には電位差があるので、チャネルの表面の電位はソース側からドレインへ移動するにつれて電位が異なるが、この電位をVCとすると、(VC−Vth)>0を満たす領域には誘起されたキャリアによるチャネルが形成される。このチャネルが、図12に示す領域1211である。
【0056】
なお、チャネルの電位VCは、前述したように場所により値を変え、(VC−Vth)はソース側ほど大きい。したがって、ソース側ほど誘起される電荷量が大きいので、図12のチャネル領域1211のように深さが異なり、チャネルに誘起される電荷量の違いを表現している。
さて、(VC−Vth)=0となる点1212に達すると、チャネルを形成する電荷は誘起されなくなる。さらに、ドレイン側に近づくと、キャリアが誘起されない空乏層領域1213となる。
【0057】
このMFSFETのドレイン・ソース間に流れる電流IDSは、MFSFETのコンダクタンス定数をβとして、前述したように飽和領域動作となるので、次の(3)式で表される。
IDS=(1/2)β(V1−Vth)2・・・(3)
この式によれば、飽和領域で流れる電流IDSは、ソース側の電荷を誘起しチャネルが形成される領域で事実上、決定され、ドレイン側の空乏層側の状態には殆ど影響されないことを示している。したがって、ソース側の強誘電体薄膜1200の分極状態がスレッショルド電圧に影響を与え、流れる電流量を大きく支配する。分極状態が正方向と負方向でスレッショルド電圧が±ΔEの変化があるとすればΔEを電流Iの関数としてIDS(ΔE)と表現すれば電流量の差ΔIDSは、次の(4)式で表される。
【0058】
ΔIDS=IDS(+ΔE)−IDS(−ΔE)
=2β・ΔE・(V1−Vth) ・・・(4)
さらに、V1は抗電圧以下であり、Vthも正であるので、−ΔEの絶対値も大きいとすれば、強誘電体薄膜1200の分極状態の差がMFSFETのオン(ON)、オフ(OFF)との違いに設定することも可能である。
【0059】
ただし、以上の分極電荷量やスレッショルド電圧に影響を与える要因は様々であるので、そのままでは検出上の最適点とならないことがある。
この場合には、前述のMFSFETにチャネルドープを行って強制的に分極状態の差異が、MOSFETの事実上のオン(ON)、オフ(OFF)の動作点になるように設定する。このようにすると、データ検出が確実になり、検出回路の構成も簡単になって、コンパクト、低消費電力、かつ高速動作が可能となる。
【0060】
すなわち、MFSFETにチャネルドープを行い、MFSFETのスレッショルド電圧を適切に調整すると、残留分極の方向の相違によってMFSFETがオン、オフの差となって区別がはっきりする動作領域に持ち込み、データの検出が容易な構成にすることができる。
図13は、第1データ格納箇所のデータを読み出すときのN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
【0061】
図13において、図12と同様に第1ビット線1205を通して第1電極1202に0電位を与える。また、ワード線1204と第2ビット線1206を通してゲート電極1201と第2電極1203とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。このとき、第1電極1202がソース電極となって、MFSFETは飽和領域で動作する。
【0062】
したがって、図13の第1データ格納箇所1207の近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第2データ格納箇所1208の残留分極状態は空乏層1213上にあるので流れる電流にはあまり影響を与えない。したがって、図13の状態でMFSFETの電流値を検出すれば、第1データ格納箇所1207の残留分極状態を検出できる。
【0063】
図14は、第2データ格納箇所のデータを読み出すときのN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図14において、第2ビット線1206を通して第2電極1203に0電位を与える。また、ワード線1204と第1ビット線1205を通してゲート電極1201と第1電極1202とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。
【0064】
このとき、第2電極1203がソース電極となって、MFSFETは飽和領域で動作する。したがって、図14の第2データ格納箇所1208近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第1データ格納箇所1207の残留分極状態は空乏層1213上にあるので流れる電流にはあまり影響を与えない。したがって、図14の状態でMFSFETの電流値を検出すれば第2データ格納箇所1208の残留分極状態を検出できる。
【0065】
以上の説明は、単体のメモリセルについての場合であるが、実際には複数個のメモリセルを行列状に配置し、集積効率を高めた構成をとる必要がある。以下に、全体の配置と各信号線の制御の仕方について説明する。
(メモリセル群とその周辺回路)
図15は、複数個のメモリセルからなるメモリセル群とその周辺回路の構成を示す図である。
【0066】
メモリセル群1520は、図15の破線内に示すように、ゲート部に強誘電体薄膜を有するN型MFSFET1521、1522、1523、1524、1525等からなり、この複数個のN型MFSFETが行列状に配置されている。
同じ行に配置されたMFSFET1521、1522、1523等は、各ゲート電極が共通のワード線1541に接続されている。また、同じ列状に配置されたMFSFET1521、1524、1525等は、各第1電極が共通の第1ビット線1531に接続され、各第2電極が共通の第2ビット線1532に接続されている。
【0067】
周辺回路は、図15に示すように、ビット線選択制御回路1551、1552、ワード線選択制御回路1553、書き込み回路1554、書き込み・読み出し回路1555、および読み出し回路1556などからなる。
ビット線選択制御回路1551、1552およびワード線選択制御回路1553は、メモリセル群1520と接続されるワード線とビット線をそれぞれ選択するものであり、この選択によりメモリセル群1520内の所望の1つのメモリセルが選択できるようになっている。
【0068】
書き込み回路1554は、メモリセル群1520のうち、上記のように選択されたメモリセルへのデータの書き込み動作を行うものである。読み出し回路1556は、メモリセル群1520のうち、上記のように選択されたメモリセルからのデータの読み出し動作を行うものである。書き込み・読み出し回路1555は、書き込み回路1554がメモリセルへのデータの書き込み動作を行うときには、その書き込み回路1554と連係してその書き込み動作を行い、読み出し回路1556がメモリセルからのデータの読み出し動作を行うときには、読み出し回路1556と連係してその読み出し動作を行うものである。
【0069】
ここで、書き込み回路1554などがデータの書き込み動作を行うときに、選択アドレスのメモリセルに係るワード線やビット線にデータ書き込みに必要な電位を単純に与えると、電位を与えたワード線やビット線の影響で非選択アドレスのメモリセルに抗電圧以上の電圧が加わることも起こり、非選択アドレスのメモリセルの残留分極を書き換えてしまうことが起こりうる。したがって、後述のように、選択アドレスのワード線やビット線を制御するのみならず、非選択アドレスに対応するワード線やビット線も適切、かつ総合的に制御する必要がある。
【0070】
このために、ワード線選択制御回路1553やビット線選択制御回路1551、1552は、メモリセル全体のワード線やビット線を適切、かつ総合的に制御するようになっている。また、データの読み出し時にも抗電圧以上の電圧をすべてのメモリセルにかけない配慮も必要となり、このためにワード線選択制御回路1553やビット線選択制御回路1551、1552が使用される。
【0071】
次に、以上に述べた選択アドレスのみならず非選択アドレスを配慮したワード線やビット線の制御方式の実施例を説明する。
(ワード線とビット線の制御方式の実施例1)
図16、図17、図18、図19、図20、図21は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図16参照)、その中間電位(1/2)Vを設け、3種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0072】
図3のように、ヒステリシス特性が充分に角型に近づくと抗電圧が絶対値として(1/2)VとVの間にあって、(1/2)V程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に、図16〜図21に示す方式が可能となる。
図16は、選択アドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図16において、選択ワード線WAはV電位、選択ビット線BAは0電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に電位Vがかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合では残留分極が保持される。
【0073】
図17は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図17において、1760はデータ1を書き込みたいアドレスのメモリセルであり、1761は選択したアドレスのワード線であり、1762は選択したアドレスのビット線である。
【0074】
いま、選択アドレスのワード線1761にはV電位、選択したビット線1762には0電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル1760の強誘電体薄膜のみに電圧Vがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0電圧がかかる。
【0075】
したがって、選択アドレスのメモリセル1760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図18は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図18において、選択ワード線WAは0電位、選択ビット線BAはV電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に−Vの電位がかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電位がかかる場合では残留分極が保持される。
【0076】
図19は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図19において、1760はデータ0を書き込みたいアドレスのメモリセルであり、1761は選択したアドレスのワード線であり、1762は選択したアドレスのビット線である。
【0077】
いま、選択アドレスのワード線1761には0電位、選択したビット線1762にはVの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル1760の強誘電体薄膜のみに−Vがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0電位がかかる。
【0078】
したがって、選択アドレスのメモリセル1760にのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図20は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0079】
図20において、2070は選択したアドレスのN型MFSFETであり、2071はMFSFET2070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2072はMFSFET2070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2074は、選択したアドレスのMFSFET2070のゲート電極に接続されたワード線である。また、2077はMFSFET2070の第1データ格納場所である。
【0080】
いま、選択されたMFSFET2070の第1データ格納場所2077の残留分極データを読み出すには、選択したワード線2074に(1/2)Vの電位を、選択した第1ビット線2071に0電位、選択した第2ビット線2072に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET2070は、N型MFSFETであって、ゲート電極にはワード線2074から(1/2)Vの電位、ソース電極には第1ビット線2071から0電位、ドレイン電極には第2ビット線2072から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0081】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所2077の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線2071と第2ビット線2072との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0082】
このとき、他の非選択ワード線2075や非選択ビット線2073には、すべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図21は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0083】
図21において、2070は選択したアドレスのN型MFSFETであり、2071はMFSFET2070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2072はMFSFET2070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2074は、選択したアドレスのMFSFET2070のゲート電極に接続されたワード線である。また、2078はMFSFET2070の第2データ格納場所である。
【0084】
いま、選択されたMFSFET2070の第2データ格納場所2078の残留分極データを読み出すには、選択したワード線2074に(1/2)Vの電位を、選択した第2ビット線2072に0電位、選択した第1ビット線2071に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET2070は、N型MFSFETであって、ゲート電極にはワード線2074から(1/2)Vの電位、ソース電極には第2ビット線2072から0電位、ドレイン電極には第1ビット線2071から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0085】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所2078の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線2072と第1ビット線2071との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0086】
このとき、他の非選択ワード線2075や非選択ビット線2073にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
以上の説明において、メモリセルからデータの読み出しの際に、強誘電体薄膜の残留分極は保存されていて、メモリセルのデータは破壊されていない。したがって、本発明では、従来の強誘電体メモリにおいて必要としていたデータの再書き込みと、それに要するサイクルが不要となる。
(ワード線とビット線の制御方式の実施例2)
図22、図23、図24、図25、図26、図27は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図22参照)、2つの中間電位(1/3)V、(2/3)Vを設け、4種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0087】
図3にように、ヒステリシス特性が充分に角型に近づくと抗電圧が1/2VとVの間にある場合には前述したワード線とビット線の制御方式の実施例1で述べた方式で良いが、ヒステリシスの角型特性が不充分である強誘電体材料や製造上のバラツキを考慮して抗電圧に対して残留分極を保持する余裕度と安全性を高める必要があり、1/3V程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に適した方式として図22〜図27に示す方式が可能となる。
【0088】
図22は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図22において、選択ワード線WAはV電位、選択ビット線BAは(1/3)V電位、非選択ワード線WIは(1/3)V、非選択ビット線BIは(2/3)Vと設定する。このとき、メモリセルの強誘電体薄膜に(2/3)Vがかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0では残留分極が保持される。
【0089】
図23は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図23において、2360はデータ1を書き込みたいアドレスのメモリセルであり、2361は選択したアドレスのワード線であり、2362は選択したアドレスのビット線である。
【0090】
いま、選択アドレスのワード線2361にはV電位、選択したビット線2362には(1/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(1/3)V、また他の非選択アドレスのビット線にはすべて(2/3)Vの電位を供給する。このとき、選択アドレスのメモリセル2360の強誘電体薄膜のみに(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0電圧がかかる。
【0091】
したがって、選択アドレスのメモリセル2360のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図24は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図24において、選択ワード線WAは0電位、選択ビット線BAは(2/3)V電位、非選択ワード線WIは(2/3)V、非選択ビット線BIは(1/3)Vの各電位に設定する。このとき、メモリセルの強誘電体薄膜に−(2/3)Vの電圧がかかるとデータ0が書き込まれ、強誘電体薄膜に±(1/3)V、もしくは0電圧では残留分極が保持される。
【0092】
図25は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図25において、2360は0データを書き込みたいアドレスのメモリセルであり、2361は選択したアドレスのワード線であり、2362は選択したアドレスのビット線である。
【0093】
いま、選択アドレスのワード線2361には0電位、選択したビット線2362には(2/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/3)V、また他の非選択アドレスのビット線にはすべて(1/3)Vの電位を供給する。このとき、選択アドレスのメモリセル2360の強誘電体薄膜のみに−(2/3)Vの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±(1/3)V、もしくは0電圧がかかる。
【0094】
したがって、選択アドレスのメモリセル2360にのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図26は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0095】
図26において、2670は選択したアドレスのN型MFSFETであり、2671はMFSFET2670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2672はMFSFET2670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2674は、選択したアドレスのMFSFET2670のゲート電極に接続されたワード線である。また、2677は、MFSFET2670の第1データ格納箇所である。
【0096】
いま、選択されたMFSFET2670の第1データ格納箇所2677の残留分極データを読み出すには、選択したワード線2674に(1/3)Vの電位を、選択した第1ビット線2671に0電位、選択対の第2ビット線2672に(1/3)Vの電位をそれぞれ与える。
すると、MFSFET2670は、N型MFSFETであって、ゲート電極にはワード線2674から(1/3)Vの電位、ソース電極には第1ビット線2671から0電位、ドレイン電極には第2ビット線2672から(1/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0097】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所2677の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線2671と第2ビット線2672との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0098】
このとき、他の非選択ワード線2675や非選択ビット線2673には、すべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には、0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図27は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0099】
図27において、2670は選択したアドレスのN型MFSFETであり、2671はMFSFET2670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2672はMFSFET2670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2674は、選択したアドレスのMFSFET2670のゲート電極に接続されたワード線である。また、2678は、MFSFET2670の第2データ格納箇所である。
【0100】
いま、選択されたMFSFET2670の第2データ格納箇所2678の残留分極データを読み出すには、選択したワード線2674に(1/3)Vの電位を、選択した第2ビット線2672に0電位、選択対の第1ビット線2671に(1/3)Vの電位をそれぞれ与える。
すると、MFSFET2670は、N型MFSFETであって、ゲート電極にはワード線2674から(1/3)Vの電位、ソース電極には第2ビット線2672から0電位、ドレイン電極には第1ビット線2671から(1/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0101】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所2678の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線2672と第1ビット線2671との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0102】
このとき、他の非選択ワード線2675や非選択ビット線2673にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例3)
図28、図29、図30、図31、図32、図33は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図28参照)、3つの中間電位(1/4)V、(2/4)V、(3/4)Vを設けて5種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0103】
前述したワード線とビット線の制御方式としての実施例2の方式は、書き込みの際に多く存在する非選択ワード線を選択アドレスのデータが1か0かによって、非選択でありながら(1/3)Vか(2/3)Vかを変更せねばならず、多大の充放電電流による無駄な消費電流と書き込み時間の遅れをもたらす可能性のある方式であった。
そこで、書き込み電圧と残留分極を保持する抗電圧の関係では同じ余裕度であるが、書き込みの際において、非選択のワード線では(2/4)Vの同一電位で済み、より低消費電力に適した方式について、図28〜図33を参照して説明する。
【0104】
図28は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図28において、選択ワード線WAはV電位、選択ビット線BAは(1/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(3/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に絶対値で(3/4)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電位では残留分極が保持される。
【0105】
図29は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図29において、2960はデータ1を書き込みたいアドレスのメモリセルであり、2961は選択したアドレスのワード線であり、2962は選択したアドレスのビット線である。
【0106】
いま、選択アドレスのワード線2961にはVの電位、選択したビット線2962には(1/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(3/4)Vを供給する。このとき、選択アドレスのメモリセル2960の強誘電体薄膜のみに(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0107】
したがって、選択アドレスのメモリセル1760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図30は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図30において、選択ワード線WAは0電位、選択ビット線BAは(3/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(1/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に−(3/4)Vがかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電位では残留分極が保持される。
【0108】
図31は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図31において、2960は0データを書き込みたいアドレスのメモリセルであり、2961は選択したアドレスのワード線であり、2962は選択したアドレスのビット線である。
【0109】
いま、選択アドレスのワード線2961には0電位、選択したビット線2962には(3/4)Vの電位を供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(1/4)Vの電位を供給する。このとき、選択アドレスのメモリセル2960の強誘電体薄膜のみに−(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0110】
したがって、選択アドレスのメモリセル2960のみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。
図32は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0111】
図32において、3270は選択したアドレスのN型MFSFETであり、3271はMFSFET3270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、3272はMFSFET3270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。3274は、選択したアドレスのMFSFET3270のゲート電極に接続されたワード線である。また、3277は、MFSFET3270の第1データ格納箇所である。
【0112】
いま、選択されたMFSFET3270の第1データ格納場所3277の残留分極データを読み出すには、選択したワード線3274に(1/4)Vの電位を、選択した第1ビット線3271に0電位、選択した第2ビット線3272に(1/4)Vの電位をそれぞれ与える。
すると、MFSFET3270は、N型MFSFETであって、ゲート電極にはワード線3274から(1/4)Vの電位、ソース電極には第1ビット線3271から0電位、ドレイン電極には第2ビット線3272から(1/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0113】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所3277の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線3271と第2ビット線3272との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0114】
このとき、他の非選択ワード線3275や非選択ビット線3273にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図33は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0115】
図33において、3270は選択したアドレスのN型MFSFETであり、3271はMFSFET3270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、3272はMFSFET3270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。3274は、選択したアドレスのMFSFET3270のゲート電極に接続されたワード線である。また、3278は、MFSFET3270の第2データ格納箇所である。
【0116】
いま、選択されたMFSFET3270の第2データ格納箇所3278の残留分極データを読み出すには、選択したワード線3274に(1/4)Vの電位を、選択した第2ビット線3272に0電位、選択した第1ビット線3271に(1/4)Vの電位をそれぞれ与える。
すると、MFSFET3270は、N型MFSFETであって、ゲート電極にはワード線3274から(1/4)Vの電位、ソース電極には第2ビット線3272から0電位、ドレイン電極には第1ビット線3271から(1/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0117】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所3278の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線3272と第1ビット線3271との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0118】
このとき、他の非選択ワード線3275や非選択ビット線3273にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(本発明に係るメモリセルの第2の構成例)
図34は、本発明の強誘電体メモリ装置の基本単位となるメモリセルの第2例の構成例を示す回路図である。
【0119】
このメモリセルは、図34に示すように、P型MFSFET3400と、ワード線3404と、第1ビット線3405と、第2ビット線3406とから構成される。すなわち、このメモリセルは、図1に示すメモリセルのN型MFSFET100を、P型MFSFET3400に置き換えものである。
P型MFSFET3400は、ゲート電極3401と、P+拡散からなりソースもしくはドレインとなる第1電極3402と、P+拡散からなりドレインもしくはソースとなる第2電極3403を有している。また、P型MFSFET3400は、ゲート電極3401にワード線3404が接続され、第1電極3402には第1ビット線3405が接続され、第2電極3403には第2ビット線3406が接続されている。図34におけるP型MFSFET3400は、そのゲート電極3401の直下に強誘電体薄膜が埋め込まれ、この点は図1に示すN型MFSFET100と同様である。
【0120】
このように、図34に示すメモリセルは、図1に示すメモリセルのN型MFSFET100をP型MFSFET3400に置き換えたものである。このため、図34に示すメモリセルは、電源や制御する電圧の正負が逆になること以外は図1に示すメモリセルと基本的には同一の構成と機能を持ち、2ビットの残留分極によるデータ保持ができる。
図35は、図34に示す単位メモリセルを行列状に配置してメモリセル群3520を形成した回路例を示す。図35に示すメモリ3520は、図15に示すメモリセル群1520において、N型MFSFETをP型MFSFETに置き換えたものである。P型MFSFETに置き換えてもMFSFET、ワード線、第1ビット線、第2ビット線の構成は同一である。従って、メモリセル群3520の周辺回路は図示しないが、図15に示す周辺回路と基本的に同じものが使用される。
(ワード線とビット線の制御方式の実施例4)
図36、図37、図38、図39、図40、図41は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図36参照)、その中間電位(1/2)Vを設け、3種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0121】
図36は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図36において、選択ワード線WAは0電位、選択ビット線BAはV電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に−Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合では残留分極が保持される。
【0122】
図37は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図37において、3760はデータ1を書き込みたいアドレスのメモリセルであり、3761は選択したアドレスのワード線であり、3762は選択したアドレスのビット線である。
【0123】
いま、選択アドレスのワード線3761には0電位、選択したビット線3762にはVの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル3760の強誘電体薄膜のみに−Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0の電圧がかかる。
【0124】
したがって、選択アドレスのメモリセル3760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルのデータは変化しない。
図38は、選択アドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図38において、選択ワード線WAはV電位、選択ビット線BAは0電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に電圧Vがかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合には残留分極が保持される。
【0125】
図39は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図39において、3760はデータ0を書き込みたいアドレスのメモリセルであり、3761は選択したアドレスのワード線であり、3762は選択したアドレスのビット線である。
【0126】
いま、選択アドレスのワード線3761にはV電位、選択したビット線3762には0の電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル3760の強誘電体薄膜のみにVの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0の電圧がかかる。
【0127】
したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図40は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0128】
図40において、4070は選択したアドレスのP型MFSFETであり、4071はMFSFET4070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4072はMFSFET4070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4074は、選択したアドレスのMFSFET4070のゲート電極に接続されたワード線である。また、4077は、MFSFET2070の第1データ格納箇所である。
【0129】
いま、選択されたMFSFET4070の第1データ格納箇所4077の残留分極データを読み出すには、選択したワード線4074に(1/2)Vの電位を、選択した第1ビット線2071にVの電位、選択した第2ビット線2072に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET4070は、P型MFSFETであって、ゲート電極にはワード線4074から(1/2)Vの電位、ソース電極には第1ビット線4071からVの電位、ドレイン電極には第2ビット線2072から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0130】
したがって、P型MFSFETのソース側に位置する第1データ格納箇所4077の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線4071と第2ビット線4072との間に流れる。そこで、その電流を図15に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0131】
このとき、他の非選択ワード線4075や非選択ビット線4073にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図41は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0132】
図41において、4070は選択したアドレスのP型MFSFETであり、4071はMFSFET4070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4072はMFSFET4070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4074は選択したアドレスのMFSFET4070のゲート電極に接続されたワード線である。また、4078はMFSFET4070の第2データ格納箇所である。
【0133】
いま、選択されたMFSFET4070の第2データ格納箇所4078の残留分極データを読み出すには、選択したワード線4074に(1/2)Vの電位を、選択した第2ビット線4072にVの電位、選択した第1ビット線4071に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET4070は、P型MFSFETであって、ゲート電極にはワード線4074から(1/2)Vの電位、ソース電極には第2ビット線4072からVの電位、ドレイン電極には第1ビット線4071から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0134】
したがって、P型MFSFETのソース側に位置する第2データ格納箇所4078の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線4072と第1ビット線4071との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0135】
このとき、他の非選択ワード線4075や非選択ビット線4073にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例5)
図42、図43、図44、図45、図46、図47は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図42参照)、2つの中間電位(1/3)V、(2/3)Vを設けて4種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0136】
図42は、選択したメモリセルのアドレスにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図42において、選択ワード線WAは0電位、選択ビット線BAは(2/3)V電位、非選択ワード線WIは(2/3)V、非選択ビット線BIは(1/3)Vと設定する。このとき、メモリセルの強誘電体薄膜に−(2/3)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0電圧がかかる場合には残留分極が保持される。
【0137】
図43は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図43において、4360はデータ1を書き込みたいアドレスのメモリセルであり、4361は選択したアドレスのワード線であり、4362は選択したアドレスのビット線である。
【0138】
いま、選択アドレスのワード線4361には0電位、選択したビット線4362には(2/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/3)V、また他の非選択アドレスのビット線にはすべて(1/3)Vを供給する。このとき、選択アドレスのメモリセル4360の強誘電体薄膜のみに−(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0の電圧がかかる。
【0139】
したがって、選択アドレスのメモリセルのみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図44は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図44において、選択ワード線WAはV電位、選択ビット線BAは(1/3)V電位、非選択ワード線WIは(1/3)V、非選択ビット線BIは(2/3)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に(2/3)Vの電圧がかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0の電圧がかかる場合には残留分極が保持される。
【0140】
図45は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図45において、4360はデータ1を書き込みたいアドレスのメモリセルであり、4361は選択したアドレスのワード線であり、4362は選択したアドレスのビット線である。
【0141】
いま、選択アドレスのワード線4361にはV電位、選択したビット線4362には(1/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(1/3)V、また他の非選択アドレスのビット線にはすべて(2/3)Vの電位を供給する。このとき、選択アドレスのメモリセル4360の強誘電体薄膜のみに(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0の電圧がかかる。
【0142】
したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図46は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0143】
図46において、4670は選択したアドレスのP型MFSFETであり、4671はMFSFET4670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4672はMFSFET4670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4674は選択したアドレスのMFSFET4670のゲート電極に接続されたワード線である。また、4677はMFSFET4670の第1データ格納箇所である。
【0144】
いま、選択されたMFSFET4670の第1データ格納箇所4677の残留分極データを読み出すには、選択したワード線4674に(2/3)Vの電位を、選択した第1ビット線4671にVの電位、選択した第2ビット線4672に(2/3)Vの電位をそれぞれ与える。
すると、MFSFET4670は、P型MFSFETであって、ゲート電極にはワード線4674から(2/3)Vの電位、ソース電極には第1ビット線4671からVの電位、ドレイン電極には第2ビット線4672から(2/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0145】
したがって、P型MFSFETのソース側に位置した第1データ格納箇所4677の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線4671と第2ビット線4672との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0146】
このとき、他の非選択ワード線4675や非選択ビット線4673にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図47は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0147】
図47において、4670は選択したアドレスのP型MFSFETであり、4671はMFSFET4670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4672はMFSFET4670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4674は選択したアドレスのMFSFET4670のゲート電極に接続されたワード線である。また、4678はMFSFET4670の第2データ格納箇所である。
【0148】
いま、選択されたMFSFET4670の第2データ格納箇所4678の残留分極データを読み出すには、選択したワード線4674に(2/3)Vの電位を、選択した第2ビット線4672にV電位、選択した第1ビット線4671に(2/3)Vの電位をそれぞれ与える。
すると、MFSFET4670は、P型MFSFETであって、ゲート電極にはワード線4674から(2/3)Vの電位、ソース電極には第2ビット線4672からVの電位、ドレイン電極には第1ビット線4671から(2/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0149】
したがって、P型MFSFETのソース側に位置した第2データ格納箇所4678の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線4672と第1ビット線4671との間に流れる。そこで、その電流を図15に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0150】
このとき、他の非選択ワード線4675や非選択ビット線4673にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例6)
図48、図49、図50、図51、図52、図53は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図48参照)、3つの中間電位(1/4)V、(2/4)V、(3/4)Vを設け、5種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0151】
図48は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図48において、選択ワード線WAは0電位、選択ビット線BAは(3/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(1/4)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に−(3/4)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電圧がかかる場合には残留分極が保持される。
【0152】
図49は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図49において、4960はデータ1を書き込みたいアドレスのメモリセルであり、4961は選択したアドレスのワード線であり、4962は選択したアドレスのビット線である。
【0153】
いま、選択アドレスのワード線4961には0電位、選択したビット線4962には(3/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(1/4)Vの電位をそれぞれ供給する。このとき、選択アドレス4960のメモリセルの強誘電体薄膜のみに−(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0154】
したがって、選択アドレスのメモリセル4960のみが抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図50は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図50において、選択ワード線WAはV電位、選択ビット線BAは(1/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(3/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に(3/4)Vがかかるとデータ0が書き込まれ、強誘電体薄膜に±(1/4)Vの電位、もしくは0電位がかかる場合は残留分極が保持される。
【0155】
図51は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図51において、4960はデータ0を書き込みたいアドレスのメモリセルであり、4961は選択したアドレスのワード線であり、4962は選択したアドレスのビット線である。
【0156】
いま、選択アドレスのワード線4961にはVの電位、選択したビット線4962には(1/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)Vの電位、また他の非選択アドレスのビット線にはすべて(3/4)Vの電位を供給する。このとき、選択アドレスのメモリセル4960の強誘電体薄膜のみに(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0157】
したがって、選択アドレスのメモリセル4960のみに抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図52は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択対第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0158】
図52において、5270は選択したアドレスのP型MFSFETであり、5271はMFSFET5270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、5272はMFSFET5270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。5274は選択したアドレスのMFSFET5270のゲート電極に接続されたワード線である。また、5277はMFSFET5270の第1データ格納箇所である。
【0159】
いま、選択されたMFSFET5270の第1データ格納箇所5277の残留分極データを読み出すには、選択したワード線5274に(3/4)Vの電位を、選択した第1ビット線5271にVの電位、選択した第2ビット線5272に(3/4)Vの電位をそれぞれ与える。
すると、MFSFET5270は、P型MFSFETであって、ゲート電極にはワード線5274から(3/4)Vの電位、ソース電極には第1ビット線5271からVの電位、ドレイン電極には第2ビット線5272から(3/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0160】
したがって、P型MFSFETのソース側に位置した第1データ格納箇所5277の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線5271と第2ビット線5272との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0161】
このとき、他の非選択ワード線5275や非選択ビット線5273にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図53は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択対第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0162】
図53において、5270は選択したアドレスのP型MFSFETであり、5271はMFSFET5270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、5272はMFSFET5270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。5274は選択したアドレスのMFSFET5270のゲート電極に接続されたワード線である。また、5278はMFSFET5270の第2データ格納箇所である。
【0163】
いま、選択されたMFSFET5270の第2データ格納箇所5278の残留分極データを読み出すには、選択したワード線5274に(3/4)Vの電位を、選択した第2ビット線5272にVの電位、選択対の第1ビット線5271に(3/4)Vの電位をそれぞれ与える。
すると、MFSFET5270は、P型MFSFETであって、ゲート電極にはワード線5274から(3/4)Vの電位、ソース電極には第2ビット線5272からVの電位、ドレイン電極には第1ビット線5271から(3/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0164】
したがって、P型MFSFETのソース側に位置した第2データ格納箇所5278の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線5272と第1ビット線5271との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0165】
このとき、他の非選択ワード線5275や非選択ビット線5273にはすべてVの電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(強誘電体メモリ装置の構成)
次に、図1〜図53により説明したメモリセルおよび制御回路を使用した、本発明の強誘電体メモリ装置の実施形態の全体構成の概略について、図54を参照して説明する。
【0166】
ここで、図15はメモリセル群とその周辺のみの制御回路のブロック図であるが、実際のメモリ装置では他の機能を含む回路要素が必要であり、図54はその部分を含む強誘電体メモリ装置の全体構成の概要を示すブロック図である。
本発明の強誘電体メモリ装置の実施形態は、図54に示すように、メモリセル群5420と、ビット線選択制御回路5451と、ワード線選択制御回路5453と、書き込み制御回路5454と、読み出し制御回路5456と、入出力回路5457と、電源回路5458と、全体制御回路5459と、を備えている。
【0167】
メモリセル群5420は、図1または図34に示したメモリセルが、図15のメモリセル群1520のメモリセルのようにアレイ状に配置されている。
ワード線選択制御回路5453とビット線選択制御回路5451は、メモリセル群1520に含まれる図1または図34に示すようなワード線、第1ビット線、および第2ビット線を選択することにより、所望の1つのメモリセルを選択するものである。
【0168】
書き込み制御回路5454は、入出力回路5457を経たデータが、ワード線選択制御回路5453とビット線選択制御回路5451により選択されたメモリセルに対し、全体制御回路5459の指令にしたがって書き込むためのものである。
読み出し制御回路5456は、ワード線選択制御回路5453とビット線選択制御回路5451に選択されたメモリセルに記憶されるデータを、全体制御回路5420の指令にしたがって読み出し、入出力回路5457に出力するためのものである。
【0169】
電源回路5458は、書き込み制御回路5454が所望のメモリセルにデータの書き込みを行う際に必要な複数の異なる電位の信号を生成するとともに、読み出し制御回路5456が所望のメモリセルからデータを読み出す際に必要な複数の異なる電位の信号を生成するためのものである。
全体制御回路5459は、データの書き込みや読み出しの際に、その動作に応じて各部の制御を行うものである。
【0170】
なお、ワード線選択制御回路5453、ビット線制御回路5451、書き込み制御回路5454、読み出し制御回路5456等は、データの書き込みまたは読み出しの際に、選択されたアドレスのメモリセルのワード線、第1ビット線、および第2ビット線の制御を行うとともに、非選択アドレスのメモリセルのワード線、第1ビット線、および第2ビット線の制御を行うようになっている。
【0171】
ここで、図15に示す書き込み回路1554と書き込み・読み出し回路1555の一部は、図54では書き込み制御回路5454に含まれている。また、図15に示す読み出し回路1556と書き込み・読み出し回路1555の一部は、図54では読み出し制御回路5456に含まれている。
また、図15、図54において、メモリセル群の電界効果型トランジスタはゲート部に強誘電体を有するMFSFETが用いられているが、周辺の各制御回路は絶縁ゲート電界効果型トランジスタ(MOSFET)で原則的に構成される。
(強誘電体薄膜の他の材料例)
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたMFSFETとし、その断面構造は図2に示すようになっており、強誘電体薄膜の材料はPZTNやPZTやSBTの無機の強誘電体である。
【0172】
しかし、図2に示すように、強誘電体薄膜200は、シリコン基板209上に形成されている。したがって、これはシリコン(Si)の上に強誘電体を結晶化させることになるが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なMFS構造が形成されない。この結果、強誘電体薄膜200とシリコン基板209は、その結晶欠陥のために強誘電体薄膜200の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合が考えられる。
【0173】
したがって、強誘電体薄膜200の材料として、無機の強誘電体材料ではなく有機強誘電体を用いるのが好ましい。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なMFS構造が形成されるからである。
したがって、図2において、強誘電体薄膜200が有機強誘電体であれば、良好な特性の強誘電体薄膜をゲート部に持つMFSFETのメモリセルを実現できる。ここで、有機強誘電体の材料としては、PVDF(poly(vinylidene fluoride) )、P(VDF/TrFE)(poly(vinylidene fluoride−trifluoroethylene)、もしくはナイロン7、ナイロン11等の奇数ナイロンが適している。
(強誘電体薄膜をゲート部に持つMFSFETの他の構造例)
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたMFSFETとし、その断面構造は図2に示すものとしたが、以下のような構造にするようにしても良い。
【0174】
図55は、強誘電体薄膜をゲート部に持つMFSFETの第2の構造例である。
図55において、5501は金属からなるゲート電極、5502はN+拡散からなるソースもしくはドレインとなる第1電極、5503はN+拡散からなるドレインもしくはソースとなる第2電極である。5500は強誘電体薄膜であり、5504は常誘電体薄膜からなる緩衝層である。
【0175】
図2と図55の相違は、図55では常誘電体絶縁物からなる緩衝層5504を設けた点である。このように緩衝層5504を設けたのは、強誘電体薄膜5500の結晶性等が不完全であると、図2の構造ではMFSFETのシリコン基板209と強誘電体薄膜200の間で電荷の漏洩が起こり、強誘電体薄膜200の残留分極の保持特性が悪化することが起こりうる。
【0176】
そこで、図55に示すように、絶縁物であり、かつ強誘電体薄膜が結晶成長しやすい緩衝層5504を、シリコン基板5509と強誘電体薄膜5500との間に設け、これにより前記特性の劣化を防ぐようにした。
図56は、強誘電体薄膜をゲート部に持つMFSFETの第3の構造例である。
図56において、5601は金属からなるゲート電極、5602はN+拡散からなるソースもしくはドレインとなる第1電極、5603はN+拡散からなるドレインもしくはソースとなる第2電極である。5600は強誘電体薄膜であり、5604は絶縁性を重視した常誘電体薄膜からなる第1の緩衝層であり、5605は強誘電体が結晶化しやすい材質の第2の緩衝層である。
【0177】
図55と図56の相違は、図56では第2の緩衝層5605を設けた点である。緩衝層の役目は、シリコン基板と強誘電体薄膜との間における絶縁性と強誘電体薄膜の結晶化とを容易にすることであるが、1つの材料でその2つの役目を実現するのが難しい場合がある。
そこで、図56のように、第1緩衝層5604と第2緩衝層5605とを、シリコン基板5509と強誘電体薄膜5500との間に設け、これによりその役目を分担して両立できるようにした。
(その他)
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
【0178】
ワード線とビット線の制御方式の実施例1,2,3において、メモリセルからのデータを読み出す場合に、ゲート電極とソース電極の電位差をそれぞれ(1/2)V、(1/3)V、(1/4V)としたが、この電位に拘らずデータを読み出すことが可能であれば、更に低い電位を与えるようにしても良い。この場合には、長期的な信頼性やデバイスとしての寿命は高まる。
【0179】
また、図2において、無機の強誘電体薄膜の材料としてPZTNを好ましい例に挙げたが、制御方式を強誘電体薄膜の特性にあった方式とすれば、その材料としてPZTN以外のものを用いても良い。例えば、すでに強誘電体としてあげたPZTやSBTの他に、BLT(Bi4XLaXTi3O12)、(Ba,Sr)TiO3、Bi4Ti3O12、BaBiNb2O9などでも良い。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いるようにしても良い
また、金属膜、または金属膜の電極の材料として、前述した白金(Pt)以外に、Ta、Ti、あるいはPt/Tiの合金を用いても良い。さらに、その材料として、RuO2、IrO2、SrRuO3、RhO2等の酸化物導電性膜を用いることも場合により可能である。その材料としてどのような材料を選択するのかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等が総合的に検討される。
【0180】
また、図2、図55、図56等において、MFSFETはバルク基板を持つ型で説明をしたが、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板(SOI:Silicon On Insulator)を用いた集積回路においても同様に適用することができる。
また、強誘電体薄膜をゲート部に有し、1トランジスタに2ビットのデータを格納する本発明の基本的な回路構成は、シリコンを用いたMFSFETやMOSFETを含む集積回路に適用することができるのみならず、応答速度が低くともよい仕様の製品においては、有機強誘電体をゲート部に採用したTFTや有機トランジスタの集積回路においても適用することができる。
【図面の簡単な説明】
【0181】
【図1】本発明の強誘電体メモリ装置に用いるメモリセルの第1の構成例を示す回路図である。
【図2】そのメモリセルを構成するN型MFSFETの断面の構成例を示す断面図である。
【図3】N型MFSFETの強誘電体薄膜の分極電荷と印加電圧のヒステリシス特性の一例を示す特性図である。
【図4】N型MFSFETの強誘電体薄膜内の一方の分極状態の一例を示す図である。
【図5】N型MFSFETの強誘電体薄膜内の一方の分極状態の他の一例を示す図である。
【図6】N型MFSFETの強誘電体薄膜内の他方の分極状態の一例を示す図である。
【図7】N型MFSFETの強誘電体薄膜内の他方の分極状態の他の一例を示す図である。
【図8】N型MFSFETの強誘電体薄膜内にデータ(0、0)が格納された場合の分極状態を示す図である。
【図9】N型MFSFETの強誘電体薄膜内にデータ(0、1)が格納された場合の分極状態を示す図である。
【図10】N型MFSFETの強誘電体薄膜内にデータ(1、0)が格納された場合の分極状態を示す図である。
【図11】N型MFSFETの強誘電体薄膜内にデータ(1、1)が格納された場合の分極状態を示す図である。
【図12】N型MFSFETを飽和領域で動作させた際のN型MFSFET内部の状態を示す断面図である。
【図13】N型MFSFETからデータを読み出すときの説明のための断面図である。
【図14】N型MFSFETからデータを読み出すときの他の説明のための断面図である。
【図15】本発明の強誘電体メモリ装置に用いるメモリセル群とその周辺回路の一例を示すブロック図である。
【図16】選択したアドレスのN型MFSFETに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図17】アレイ状に配列されたN型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図18】選択したアドレスのN型MFSFETに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図19】アレイ状に配列されたN型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図20】アレイ状に配列されたN型MFSFETのうちの選択された1つから、3種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図21】アレイ状に配列されたN型MFSFETのうちの選択された1つから、3種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図22】選択したアドレスのN型MFSFETに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図23】アレイ状に配列されたN型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図24】選択したアドレスのN型MFSFETに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図25】アレイ状に配列されたN型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図26】アレイ状に配列されたN型MFSFETのうちの選択された1つから、4種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図27】アレイ状に配列されたN型MFSFETのうちの選択された1つから、4種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図28】選択したアドレスのN型MFSFETに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図29】アレイ状に配列されたN型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図30】選択したアドレスのN型MFSFETに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図31】アレイ状に配列されたN型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図32】アレイ状に配列されたN型MFSFETのうちの選択された1つから、5種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図33】アレイ状に配列されたN型MFSFETのうちの選択された1つから、5種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図34】本発明の強誘電体メモリ装置に用いるメモリセルの第2の構成例を示す回路図である。
【図35】P型MFSFETからなるメモリセル群の構成例を示す回路図である。
【図36】選択したアドレスのP型MFSFETに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図37】アレイ状に配列されたP型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図38】選択したアドレスのP型MFSFETに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図39】アレイ状に配列されたP型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図40】アレイ状に配列されたP型MFSFETのうちの選択された1つから、3種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図41】アレイ状に配列されたP型MFSFETのうちの選択された1つから、3種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図42】選択したアドレスのP型MFSFETに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図43】アレイ状に配列されたP型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図44】選択したアドレスのP型MFSFETに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図45】アレイ状に配列されたP型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図46】アレイ状に配列されたP型MFSFETのうちの選択された1つから、4種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図47】アレイ状に配列されたP型MFSFETのうちの選択された1つから、4種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図48】選択したアドレスのP型MFSFETに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図49】アレイ状に配列されたP型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図50】選択したアドレスのP型MFSFETに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図51】アレイ状に配列されたP型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図52】アレイ状に配列されたP型MFSFETのうちの選択された1つから、5種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図53】アレイ状に配列されたP型MFSFETのうちの選択された1つから、5種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図54】本発明の強誘電体メモリ装置の全体の構成概要の一例を示すブロック図である。
【図55】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するMFSFETの構造の第2の構成例を示す断面図である。
【図56】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するMFSFETの構造の第3の構成例を示す断面図である。
【図57】従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造の一例を示す断面図である。
【図58】従来および本発明の強誘電体メモリ装置に用いる一般的に使用される材料の強誘電体薄膜の分極電荷と印加電圧の代表的なヒステリシス特性を示す特性図である。
【図59】従来の強誘電体メモリ装置に用いるメモリセルの構成を示す回路図である。
【図60】従来の非破壊読み出しの強誘電体メモリ装置に用いる強誘電体コンデンサの分極電荷と印加電圧の特性例を示す特性図である。
【図61】従来のMFSFETの強誘電体薄膜内の分極状態を示す図である。
【図62】従来のMFSFETの強誘電体薄膜内の他の分極状態を示す図である。
【符号の説明】
【0182】
100、3400・・・MFSFET(電界効果型トランジスタ)、101、201、401、1201、3401、5501、5601、6101・・・ゲート電極、102、202、402、1202、5502、5602、6102・・・ソースもしくはドレインとなる第1電極、103、203、403、1203、5503、5603、6103・・・ドレイン、もしくはソースとなる第2電極、104、404、1204、1541、3404、5913、6104・・・ワード線、105、405、1205、1531、3405、6105・・・第1ビット線、106、406、1206、1532、3406、6106・・・第2ビット線、107、1207、2077、2677、3277、3407、4077、4677、5277・・・第1データ格納箇所、108、1208、2078、2678、3278、3408、4078、4678、5278・・・第2データ格納箇所、200、400、1200、5500、5600、5740、6100・・・強誘電体薄膜、1520、5420・・・メモリセル群、1521、1522、1523、1524、1525・・・MFSFET、1551、1552、5451・・・ビット線選択制御回路、1553、5453・・・ワード線選択制御回路、1554・・・書き込み回路、1555・・・書き込み・読み出し回路、1556・・・読み出し回路、5454・・・書き込み制御回路、5456・・・読み出し制御回路、5457・・・入出力回路、5458・・・電源回路、5459・・・全体制御回路、5504、5604、5605・・・緩衝層
【技術分野】
【0001】
本発明は、不揮発性メモリである強誘電体メモリにおいて、メモリセルの読み出し回数による寿命を長くし、かつアクセスタイムをより高速とするために、データを非破壊で読み出す方式の強誘電体メモリ装置に関するものである。
【背景技術】
【0002】
近年、メモリ分野において、電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により2状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる2種のかけ方で1か0かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、1か0かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図57、図58、および図59である。
【0003】
図57は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、図57に示すように、金属電極からなる第1端子5741と金属電極からなる第2端子5742とによって、無機の強誘電体からなる強誘電体薄膜5740を挟む構造になっている。
図58は、図57に示す強誘電体コンデンサの分極電荷−印加電圧特性の一例を示すものである。図58において、5801、5802、5803、5804の4点の特性点を通る曲線が、図57の強誘電体コンデンサの第1端子5741と第2端子5742との間に加えた印加電圧Vと内部分極電荷Qの特性を表している。
【0004】
特性点5801は第2端子5742に第1端子5741より正の高い電圧Vを加えた状態を示し、特性点5802は第1端子5741に第2端子5742より正の高い電圧Vを加えた状態を示している。特性点5801と特性点5802においては、内部の分極は正負、逆の分極をする。
特性点5801の状態にあった強誘電体コンデンサの第1端子5741と第2端子5742の電位差を0として開放すると、内部の分極は残留分極として保存され、特性点5804に示す状態となる。また、特性点5802の状態にあった強誘電体コンデンサの第1端子5741と第2端子5742の電位差を0として開放すると、内部の分極は残留分極として保存されて、特性点5803に示す状態となる。
【0005】
このように、強誘電体コンデンサは、図3に示すようなヒステリシス特性を持っているので、強誘電体コンデンサの両端の端子を開放し、電圧を0としても前の状態によって、異なった残留分極を有している。この残留分極は、特性点5803と特性点5804に相当して、データを記憶できる。
さて、強誘電体コンデンサの両端の端子が開放された状態から、第1端子5741を基準として第2端子5742に電圧V(ΔVB)をかけると、特性点5801に移動する。このとき、前の状態が特性点5803であれば、図58に示すΔQHBの電荷が取り出され、特性点5804の状態であれば、ΔQLBの電荷が取り出される。図58から明らかに、ΔQLB≪ΔQHBであるので、その取り出された電荷の量によって残留分極として記憶されていた前の状態を1,0として判別できる。
【0006】
以上の動作を行う具体的な回路の一例として、図59に示す回路が知られている。
この回路は、図59に示すように、強誘電体コンデンサ5911と、N型の絶縁ゲート電界効果型トランジスタ(以下、MOSFETと略す)5912とからなり、ワード線
(WL)5913、ビット線(BL)5914、およびプレート線(PL)5915を含んでいる。ここで、MOSFETとは、Meatal−Oxide−Semiconductor−Field−Effect−Transistorの略語である。
【0007】
さらに詳述すると、ワード線5913は、MOSFET5912のゲート電極に接続されている。また、ビット線5914は、MOSFET5912のソースまたはドレインとなる電極に接続されている。さらに、プレート線5915は、強誘電体コンデンサ5911の一端に接続されている。強誘電体コンデンサ5911の他端は、MOSFET5912のドレインまたはソースとなる電極に接続されている。
【0008】
このような構成からなる図59の回路では、ビット線5914とプレート線5915に、強誘電体コンデンサ5911にかける電位を供給し、ワード線5913によってMOSFET5912をオン(ON)、オフ(OFF)することにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献1に示すものがある。
【0009】
また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法がある。この一例としては、強誘電体薄膜の材質に工夫を凝らすことによって、図60に示すように、分極電荷−印加電圧のヒステリシス特性を非対称として、図60に示す特性点6003と特性点6004に相当する特性の傾きの差から、微弱な電圧を強誘電体コンデンサにかけたときの動作点の相違による出力電荷の差異を検出する方法がある。この例として、特許文献2および特許文献3に示すものがある。
【0010】
さらに、図61、図62に示すように、電界効果型トランジスタのゲート部に強誘電体薄膜6100を設け、ゲート電極6101と基板6109との間、もしくはソース電極6102、ドレイン電極6103に強誘電体薄膜6100の抗電圧以上の電圧を加え、強誘電体薄膜6100に分極を起こさせ、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶するようにしたものがある。これは、その残留分極によって、電界効果型トランジスタのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから、書き込まれた分極の方向を知る、つまり1か0かの差違を検出できる。
【0011】
なお、ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、以下MFSFETと略す場合もある。ここで、MFSFETとは、Meatal−Ferroelectrics−Semiconductor−Field−Effect−Transistorの略語である。
図61では、ワード線6104を通してゲート電極6101に0電位を与え、第1ビット線6105と第2ビット線6106を通して、ソース電極6102とドレイン電極6103に抗電圧以上の正のV電位を与え、強誘電体薄膜6100はゲート側に正極、基板側に負極の分極を起こしている。
【0012】
また、図62では、ワード線6104を通してゲート電極6101に抗電圧以上の正の電位Vを与え、第1ビット線6105と第2ビット線6106を通して、ソース電極6102とドレイン電極6103に0電位を与え、強誘電体薄膜6100はゲート側に負極、基板6109側に正極の分極を起こしている。
データの読み出しの際には、その残留分極の相違をMFSFETのスレッショルド電圧の変化としてMFSFETに流れる電流の差異を検出する方法である。この一例として特許文献4がある。
【特許文献1】特開平11−39882号公報
【特許文献2】特平2−198094号公報
【特許文献3】特開平5−82800号公報
【特許文献4】特表2002−543627公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、上記のような従来の強誘電体メモリでは、以下に述べる不具合がそれぞれある。
すなわち、図57〜図59で説明し、あるいは特許文献1に示されるデータを破壊読み出しする方式は、データの読み出し後、消えたデータを再書き込みする必要がある。このため、データを読み出した後に書き込み動作を行うのでサイクルタイムが非常に長くなり、高速の読み出しに支障が出る。
【0014】
また、それのみならず、読み出すたびに書き込みが行われるので、これにより、書き込みとデータの消滅が繰り返され、書き換え回数は1010〜1012回が限界であり、強誘電体材料としての寿命がつきてしまうという不具合がある。そのため、高速、かつ、頻繁に読み書きされるスタティックランダムアクセスメモリ(以下、SRAMと略す)やダイナミックランダムアクセスメモリ(以下、DRAMと略す)としては品質上、信頼性上、不充分であり用途が限られるという不具合がある。
【0015】
また、特許文献2、3に示されるように、強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性について非対称のものを作り、その非対称性を利用してデータを非破壊で読み出す方法がある。しかし、図60や特許文献3の代表図に見られる複雑な非線形のヒステリシス特性を持つ材料物質を得ることは実際には容易でなく、開発の遅れや製造上のトラブルを起こしやすいという課題がある。また、読み出しにおける1,0の出力信号の差異が小さく検出回路の構成が難しいという不具合がある。
【0016】
また、図61、図62あるいは特許文献4に示すようなシリコン基板のバルクを持ち、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、基板とゲート電極に強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持する方式では、以下の不具合がある。
すなわち、メモリセルを行列状に配置したときに、ワード線やビット線を各メモリセル間で共有して用いると、非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために、効率的な共用化が難しく、その為、集積度が低下し、コストの上昇を招きやすいという不具合がある。
【0017】
また、前述したように非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために従来の強誘電体材料の強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性では角型の特性が不充分で所望の制御ができないという不都合がある。
また、図61、図62のように、基板6109の上に強誘電体薄膜6100は位置している。したがって、これはシリコン(Si)の上に強誘電体を結晶化させることを意味するが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なMFS(Metal−Ferroelectrics−Semiconductor)構造が形成されない。
【0018】
したがって、図61、図62において、強誘電体薄膜6100と基板6109は上記の結晶欠陥のために強誘電体薄膜6100の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合があった。
そこで、本発明はこのような課題を解決するものであり、その目的は、非破壊読み出しとし、かつメモリとしての集積度の向上する記憶方式、および制御方式を用い、かつその方式、構成に適した強誘電体薄膜の材料を選択することで、高速化、高集積化、長寿命化を実現できる上に、SRAMやDRAMの代替えができて広範囲に使用できる強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【0019】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち、第1の発明は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、前記電界効果型トランジスタのゲート電極に接続されたワード線と、前記電界効果型トランジスタのソースまたはドレインとなる第1電極に接続された第1ビット線と、前記電界効果型トランジスタのドレインまたはソースとなる第2電極に接続された第2ビット線と、第1の書き込みタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線との間に流れる電流を検出する読み出し回路と、を少なくとも有するものである。
【0020】
第2の発明は、行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第1電極に共通接続される第1ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第2電極に共通接続される第2ビット線と、を含むメモリセル群と、選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第1ビット線と前記ワード線との間、および前記第2ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、選択アドレスの電界効果型トランジスタからデータを読み出す際に、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、前記第1の読み出しタイミングとは異なる第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線間に流れる電流を検出する読み出し回路と、前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、を少なくとも有するものである。
【0021】
第3の発明は、第1または第2の発明において、前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第1ビット線、および前記第2ビット線に所定の電圧をそれぞれ加えるようにした。
第4の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成とした。
【0022】
第5の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)V、の各電位を供給する構成とした。
【0023】
第6の発明は、第2の発明において、前記電界効果型トランジスタはN型電界効果型トランジスタからなり、前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/4)V〜(3/4)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)V、の各電位を供給する構成とした。
【0024】
第7の発明は、第4の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0025】
第8の発明は、第5の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/3)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0026】
第9の発明は、第6の発明において、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/4)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/4)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成とした。
【0027】
第10の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成とした。
【0028】
第11の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給する構成とした。
【0029】
第12の発明は、第2の発明において、前記電界効果型トランジスタはP型電界効果型トランジスタからなり、前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を(1/4)V〜(3/4)Vの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給する構成とした。
【0030】
第13の発明は、第10の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線にはV、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0031】
第14の発明は、第11の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(2/3)V、ビット線にはV、該ビット線と対となるビット線には(2/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0032】
第15の発明は、第12の発明において、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(3/4)V、ビット線にはV、該ビット線と対となるビット線には(3/4)Vの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成とした。
【0033】
第16の発明は、第1から第15のうちのいずれかの発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われている。
第17の発明は、第1から第16のうちのいずれかの発明において、前記強誘電体薄膜は、無機強誘電体からなる。
第18の発明は、第17の発明において、前記無機強誘電体からなる強誘電体薄膜は、PZTNからなる。
【0034】
第19の発明は、第1から第16のうちのいずれかの発明において、前記強誘電体薄膜は、有機強誘電体からなる。
第20の発明は、第19の発明において、前記有機強誘電体からなる強誘電体薄膜は、PVDF、P(VDF/TrFE)、もしくはナイロン7、ナイロン11等の奇数ナイロンからなる。
【0035】
以上のように、上記の構成からなる本発明によれば、MFSFETのゲート部における強誘電体薄膜の残留分極によってMFSFETのスレッショルド電圧が変わり、電流の相違として検出できるので、データを読み取りにあたって非破壊読み出しであり、高速の読み出しが可能であると同時に、デバイス素子としての寿命が非常に永くなるという効果がある。
【0036】
また、本発明では、1個のMFSFETに2ビットのデータを格納できること、およびメモリセル群を行列状に配置し、ワード線やビット線を共有化できて、面積効率のよいレイアウトが可能となるので、高集積でコンパクト、かつ低コストの不揮発性メモリが提供できるという効果がある。
また、本発明によれば、前述した高速、長寿命かつ低コストであるとともに、強誘電体メモリの本来の不揮発性、低電圧、低消費電力等の特性、特長を併せ持つことによって、不揮発性メモリやSRAMやDRAM等のメモリ一般を単に代替えするのみならず、複数チップを用いていたものが1チップで済んでしまい、より一層の低コスト化、コンパクト化、低消費電力化が進むという効果がある。
【0037】
さらに、本発明によれば、MFSFETのゲート部の強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において角型特性の良い無機強誘電体のPZTNや、理想的なMFS構造を容易に形成する有機強誘電体であるPVDF、P(VDF/TrFE)、あるいはナイロン7、ナイロン11等の奇数ナイロンを用いることにより、諸特性が改善され、製造が容易かつ安定性を増す効果がある。その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。
【発明を実施するための最良の形態】
【0038】
以下、本発明の実施形態について、図面を参照して説明する。
(本発明に係るメモリセルの第1の構成例とその動作原理)
図1は、本発明の強誘電体メモリ装置の基本単位となる1個のメモリセル(記憶素子)の第1の構成例の回路図である。まず、この1個のメモリセルについて、その構造、動作原理、および制御方法を説明する。
【0039】
このメモリセルは、図1に示すように、N型MFSFET100と、ワード線104と、第1ビット線105と、第2ビット線106とから構成される。
N型MFSFET100は、ゲート電極101と、N+拡散からなりソースもしくはドレインとなる第1電極102と、N+拡散からなりドレインもしくはソースとなる第2電極103を有している。また、N型MFSFET100は、ゲート電極101にワード線104が接続され、第1電極102に第1ビット線105が接続され、第2電極103に第2ビット線106が接続されている。図1におけるN型MFSFET100は、そのゲート電極101の直下に強誘電体薄膜が埋め込まれ、その様子を図2に示す。
【0040】
図2は、図1に示すN型MFSFETのチャネル部をソース・ドレイン方向に切断した断面図である。
図2において、201は金属からなるゲート電極、202はN+拡散からなるソースもしくはドレインとなる第1電極、203はN+拡散からなるドレインもしくはソースとなる第2電極、209はシリコン基板である。ここで、図2のゲート電極201、第1電極202、および第2電極203は、図1のゲート電極101、第1電極102、第2電極103にそれぞれ対応する。
【0041】
図2において、200はPZTNからなる強誘電体薄膜である。結晶性の優れたPZTNから形成される強誘電体薄膜200は、両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図3に示すような角型性の良いヒステリシス特性を持っている。
なお、図58は、強誘電体薄膜として従来から多く使用されているPZTやSBTの代表的な特性図である。図3と図58を比較すると、最近、注目されているPZTNは従来の代表的な強誘電体よりも角型性の良いヒステリシス特性を持っていることがわかる。
【0042】
なお、PZTとはPb(Zr,Ti)O3の総称であり、PZTNとはPZTのTiの一部をNbで置き換えたものの総称であり、SBTとはSrBi2Ta2O9もしくはそれに近い組成の総称である。また、強誘電体薄膜200を用いる場合、ゲート電極201は白金(Pt)が一般的に用いられる。
強誘電体薄膜は、図3に示すように、抗電界以上の正の電圧を加えると特性点311の状態となり、そこで印加電圧を除き、開放すると特性点312となり、かつ縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の負の電圧を加えると特性点313の状態に移る。そこで、印加電圧を除いて開放すると特性点314となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【0043】
図1において、ワード線104と第1ビット線105に、図2の強誘電体薄膜200の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極201と第1電極202との間に電界が形成さ、その両者に挟まれた強誘電体薄膜200はその内部に部分的に分極を起こす。
例えば、図2に示すゲート電極201が0電位で第1電極202が+V電位である場合には、図4に示すように、強誘電体薄膜400の第1電極402の近辺(近傍)においてゲート電極401側が正、第1電極402側が負の内部分極を起こす。一方、図2に示すゲート電極201が+V電位で第1電極202が0電位である場合には、図5に示すように、強誘電体薄膜400の第1電極402の近辺においてゲート電極401側が負、第1電極402側が正の内部分極を起こす。
【0044】
また、図1において、ワード線104と第2ビット線103に、図2の強誘電体薄膜200の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極201と第2電極203との間には電界が形成され、その両者に挟まれた強誘電体薄膜200はその内部に部分的に分極を起こす。
例えば、図2に示すゲート電極201が0電位で第2電極203が+V電位である場合には、図6に示すように、強誘電体薄膜400の第2電極403の近辺においてゲート電極401側が正、第2電極403側が負の内部分極を起こす。一方、図2に示すゲート電極201が+V電位で第2電極203が0電位である場合には、図7に示すように、強誘電体薄膜400の第2電極403の近辺においてゲート電極401側が負、第2電極403側が正の内部分極を起こす。
【0045】
なお、図4、図5、図6、図7は、ゲート部に強誘電体薄膜400を有するN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面と、配線やMFSFET内部の状態を示す断面図である。そして、図4、図5、図6、図7において、400は強誘電体薄膜、401はゲート電極、402はN+拡散からなりソースもしくはドレインとなる第1電極、403はN+拡散からなりドレインもしくはソースとなる第2電極、404はワード線、405は第1ビット線、406は第2ビット線である。図4、図5、図6、図7におけるワード線404、第1ビット線405、第2ビット線406は、図1におけるワード線104、第1ビット線105、第2ビット線106にそれぞれ対応している。
【0046】
また、図4、図5において、第1電極402側に起きる強誘電体薄膜400の分極は、電圧から開放しても残留分極として保存される。このデータの格納状態を、図1の破線107で示す第1データ格納箇所としている。さらに、図6、図7において、第2電極403側に起きる強誘電体薄膜400の分極も同様に電圧から開放しても残留分極として保存される。このデータの格納状態を、図1の破線108で示す第2データ格納箇所としている。
【0047】
以上の説明でわかるように、第1電極402側の残留分極と第2電極403側の残留分極は、強誘電体薄膜400が絶縁物であり、かつ第1電極402と第2電極403がある程度離れていれば互いに独立して書き込め、かつ残留分極として保存される。
図8、図9、図10、図11は、ゲート部に強誘電体薄膜400を有する1個のMFSFETにおいて、その強誘電体薄膜400内の2箇所に残留分極による記憶データを格納している様子を示す状態図である。
【0048】
図8では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極は共にゲート電極401側が正の分極状態で保存されている。また、図9では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極はゲート電極401側がそれぞれ正および負の分極状態で保存されている。
【0049】
図10では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極はゲート電極401側がそれぞれ負および正の分極状態で保存されている。図11では、強誘電体薄膜400の第1電極402側と第2電極403側とに残留分極が保存され、その各残留分極は共にゲート電極401側が負の分極状態で保存されている。
【0050】
以上の説明でわかるように、1個のMFSFETで4状態の残留分極の保存が可能であり、2ビットのデータの記憶ができる。
さて、ゲート部の強誘電体薄膜が分極を起こしていると、MFSFETのチャネル領域に電荷を誘起する影響を与える。図5、図7および図9、図10、図11に示すように、チャネル領域側に正の分極がある場合には、これによりチャネル領域に電子を誘起する。この様子をチャルネに点線の群として各図に示している。この誘起された電子はチャネルを形成するか、少なくともMFSFETのスレッショルド電圧を低下させる働きをする。また、チャネル側に負の分極がある場合には、MFSFETのスレッショルド電圧を高くする働きをする。
【0051】
以上述べたように、MFSFETの強誘電体薄膜では分極し、かつ残留分極の形態でデータ1、0を保存できる。
ここで、データ1とデータ0とは単なる定義上の取り決めにすぎないが、本明細書では以下のように定義する。
すなわち、データ1は、強誘電体の残留分極がMFSFETにスレッショルド電圧に影響を与え、チャネル領域を形成しやすいようにスレッショルド電圧を下げる場合である。また、データ0は、逆にチャネル領域が形成しにくくなるようにスレッショルド電圧を高くする場合である。
【0052】
この定義によれば、保存データは、図8の状態では(0,0)、図9の状態では(0,1)、図10の状態では(1,0)、図11の状態では(1,1)と表現できる。
(データの読み出し)
次に、MFSFETの強誘電体薄膜に残留電荷として蓄積されたデータを読み出す方法について述べる。
【0053】
図12は、ゲート部に強誘電体薄膜400を有するN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図12において、1200は強誘電体薄膜、1201はゲート電極、1202はN+拡散からなるソースもしくはドレインとなる第1電極、1203はN+拡散からなるドレインもしくはソースとなる第2電極である。第1ビット線1205を通して第1電極1202に0電位を与える。また、ワード線1204と第2ビット線1206を通してゲート電極1201と第2電極1203とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。このとき、第1電極1202はソースとなり、ゲート・ソース間の電位VGSは、次の(1)式のようになる。
【0054】
VGS=V1−0=V1・・・(1)
また、ドレイン・ソース間の電位VDSは、次の(2)式のようになる。
VDS=V1−0=V1・・・(2)
したがって、強誘電体薄膜1200が分極を起こしていない状態でのN型MFSFETのスレッショルド電圧をVthとすると、Vthが正であればMFSFETの不飽和か飽和かの動作領域を判定するには、絶縁ゲート電界効果型トランジスタであるMOSFETの場合と同様であって、VDSと(VGS−Vth)の大小判定となる。
【0055】
さて、VDS=V1であり、VGS−Vth=V1−Vthである。したがって、Vthが正である限り、VDS>VGS−Vthとなり、N型MFSFETは飽和領域動作となる。
ソース・ドレイン間には電位差があるので、チャネルの表面の電位はソース側からドレインへ移動するにつれて電位が異なるが、この電位をVCとすると、(VC−Vth)>0を満たす領域には誘起されたキャリアによるチャネルが形成される。このチャネルが、図12に示す領域1211である。
【0056】
なお、チャネルの電位VCは、前述したように場所により値を変え、(VC−Vth)はソース側ほど大きい。したがって、ソース側ほど誘起される電荷量が大きいので、図12のチャネル領域1211のように深さが異なり、チャネルに誘起される電荷量の違いを表現している。
さて、(VC−Vth)=0となる点1212に達すると、チャネルを形成する電荷は誘起されなくなる。さらに、ドレイン側に近づくと、キャリアが誘起されない空乏層領域1213となる。
【0057】
このMFSFETのドレイン・ソース間に流れる電流IDSは、MFSFETのコンダクタンス定数をβとして、前述したように飽和領域動作となるので、次の(3)式で表される。
IDS=(1/2)β(V1−Vth)2・・・(3)
この式によれば、飽和領域で流れる電流IDSは、ソース側の電荷を誘起しチャネルが形成される領域で事実上、決定され、ドレイン側の空乏層側の状態には殆ど影響されないことを示している。したがって、ソース側の強誘電体薄膜1200の分極状態がスレッショルド電圧に影響を与え、流れる電流量を大きく支配する。分極状態が正方向と負方向でスレッショルド電圧が±ΔEの変化があるとすればΔEを電流Iの関数としてIDS(ΔE)と表現すれば電流量の差ΔIDSは、次の(4)式で表される。
【0058】
ΔIDS=IDS(+ΔE)−IDS(−ΔE)
=2β・ΔE・(V1−Vth) ・・・(4)
さらに、V1は抗電圧以下であり、Vthも正であるので、−ΔEの絶対値も大きいとすれば、強誘電体薄膜1200の分極状態の差がMFSFETのオン(ON)、オフ(OFF)との違いに設定することも可能である。
【0059】
ただし、以上の分極電荷量やスレッショルド電圧に影響を与える要因は様々であるので、そのままでは検出上の最適点とならないことがある。
この場合には、前述のMFSFETにチャネルドープを行って強制的に分極状態の差異が、MOSFETの事実上のオン(ON)、オフ(OFF)の動作点になるように設定する。このようにすると、データ検出が確実になり、検出回路の構成も簡単になって、コンパクト、低消費電力、かつ高速動作が可能となる。
【0060】
すなわち、MFSFETにチャネルドープを行い、MFSFETのスレッショルド電圧を適切に調整すると、残留分極の方向の相違によってMFSFETがオン、オフの差となって区別がはっきりする動作領域に持ち込み、データの検出が容易な構成にすることができる。
図13は、第1データ格納箇所のデータを読み出すときのN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
【0061】
図13において、図12と同様に第1ビット線1205を通して第1電極1202に0電位を与える。また、ワード線1204と第2ビット線1206を通してゲート電極1201と第2電極1203とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。このとき、第1電極1202がソース電極となって、MFSFETは飽和領域で動作する。
【0062】
したがって、図13の第1データ格納箇所1207の近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第2データ格納箇所1208の残留分極状態は空乏層1213上にあるので流れる電流にはあまり影響を与えない。したがって、図13の状態でMFSFETの電流値を検出すれば、第1データ格納箇所1207の残留分極状態を検出できる。
【0063】
図14は、第2データ格納箇所のデータを読み出すときのN型MFSFETのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図14において、第2ビット線1206を通して第2電極1203に0電位を与える。また、ワード線1204と第1ビット線1205を通してゲート電極1201と第1電極1202とに、強誘電体薄膜1200の抗電界に相当する抗電圧以下の正であるV1の電位をそれぞれ与える。
【0064】
このとき、第2電極1203がソース電極となって、MFSFETは飽和領域で動作する。したがって、図14の第2データ格納箇所1208近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第1データ格納箇所1207の残留分極状態は空乏層1213上にあるので流れる電流にはあまり影響を与えない。したがって、図14の状態でMFSFETの電流値を検出すれば第2データ格納箇所1208の残留分極状態を検出できる。
【0065】
以上の説明は、単体のメモリセルについての場合であるが、実際には複数個のメモリセルを行列状に配置し、集積効率を高めた構成をとる必要がある。以下に、全体の配置と各信号線の制御の仕方について説明する。
(メモリセル群とその周辺回路)
図15は、複数個のメモリセルからなるメモリセル群とその周辺回路の構成を示す図である。
【0066】
メモリセル群1520は、図15の破線内に示すように、ゲート部に強誘電体薄膜を有するN型MFSFET1521、1522、1523、1524、1525等からなり、この複数個のN型MFSFETが行列状に配置されている。
同じ行に配置されたMFSFET1521、1522、1523等は、各ゲート電極が共通のワード線1541に接続されている。また、同じ列状に配置されたMFSFET1521、1524、1525等は、各第1電極が共通の第1ビット線1531に接続され、各第2電極が共通の第2ビット線1532に接続されている。
【0067】
周辺回路は、図15に示すように、ビット線選択制御回路1551、1552、ワード線選択制御回路1553、書き込み回路1554、書き込み・読み出し回路1555、および読み出し回路1556などからなる。
ビット線選択制御回路1551、1552およびワード線選択制御回路1553は、メモリセル群1520と接続されるワード線とビット線をそれぞれ選択するものであり、この選択によりメモリセル群1520内の所望の1つのメモリセルが選択できるようになっている。
【0068】
書き込み回路1554は、メモリセル群1520のうち、上記のように選択されたメモリセルへのデータの書き込み動作を行うものである。読み出し回路1556は、メモリセル群1520のうち、上記のように選択されたメモリセルからのデータの読み出し動作を行うものである。書き込み・読み出し回路1555は、書き込み回路1554がメモリセルへのデータの書き込み動作を行うときには、その書き込み回路1554と連係してその書き込み動作を行い、読み出し回路1556がメモリセルからのデータの読み出し動作を行うときには、読み出し回路1556と連係してその読み出し動作を行うものである。
【0069】
ここで、書き込み回路1554などがデータの書き込み動作を行うときに、選択アドレスのメモリセルに係るワード線やビット線にデータ書き込みに必要な電位を単純に与えると、電位を与えたワード線やビット線の影響で非選択アドレスのメモリセルに抗電圧以上の電圧が加わることも起こり、非選択アドレスのメモリセルの残留分極を書き換えてしまうことが起こりうる。したがって、後述のように、選択アドレスのワード線やビット線を制御するのみならず、非選択アドレスに対応するワード線やビット線も適切、かつ総合的に制御する必要がある。
【0070】
このために、ワード線選択制御回路1553やビット線選択制御回路1551、1552は、メモリセル全体のワード線やビット線を適切、かつ総合的に制御するようになっている。また、データの読み出し時にも抗電圧以上の電圧をすべてのメモリセルにかけない配慮も必要となり、このためにワード線選択制御回路1553やビット線選択制御回路1551、1552が使用される。
【0071】
次に、以上に述べた選択アドレスのみならず非選択アドレスを配慮したワード線やビット線の制御方式の実施例を説明する。
(ワード線とビット線の制御方式の実施例1)
図16、図17、図18、図19、図20、図21は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図16参照)、その中間電位(1/2)Vを設け、3種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0072】
図3のように、ヒステリシス特性が充分に角型に近づくと抗電圧が絶対値として(1/2)VとVの間にあって、(1/2)V程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に、図16〜図21に示す方式が可能となる。
図16は、選択アドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図16において、選択ワード線WAはV電位、選択ビット線BAは0電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に電位Vがかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合では残留分極が保持される。
【0073】
図17は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図17において、1760はデータ1を書き込みたいアドレスのメモリセルであり、1761は選択したアドレスのワード線であり、1762は選択したアドレスのビット線である。
【0074】
いま、選択アドレスのワード線1761にはV電位、選択したビット線1762には0電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル1760の強誘電体薄膜のみに電圧Vがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0電圧がかかる。
【0075】
したがって、選択アドレスのメモリセル1760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図18は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図18において、選択ワード線WAは0電位、選択ビット線BAはV電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に−Vの電位がかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電位がかかる場合では残留分極が保持される。
【0076】
図19は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図19において、1760はデータ0を書き込みたいアドレスのメモリセルであり、1761は選択したアドレスのワード線であり、1762は選択したアドレスのビット線である。
【0077】
いま、選択アドレスのワード線1761には0電位、選択したビット線1762にはVの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル1760の強誘電体薄膜のみに−Vがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0電位がかかる。
【0078】
したがって、選択アドレスのメモリセル1760にのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図20は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0079】
図20において、2070は選択したアドレスのN型MFSFETであり、2071はMFSFET2070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2072はMFSFET2070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2074は、選択したアドレスのMFSFET2070のゲート電極に接続されたワード線である。また、2077はMFSFET2070の第1データ格納場所である。
【0080】
いま、選択されたMFSFET2070の第1データ格納場所2077の残留分極データを読み出すには、選択したワード線2074に(1/2)Vの電位を、選択した第1ビット線2071に0電位、選択した第2ビット線2072に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET2070は、N型MFSFETであって、ゲート電極にはワード線2074から(1/2)Vの電位、ソース電極には第1ビット線2071から0電位、ドレイン電極には第2ビット線2072から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0081】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所2077の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線2071と第2ビット線2072との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0082】
このとき、他の非選択ワード線2075や非選択ビット線2073には、すべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図21は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0083】
図21において、2070は選択したアドレスのN型MFSFETであり、2071はMFSFET2070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2072はMFSFET2070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2074は、選択したアドレスのMFSFET2070のゲート電極に接続されたワード線である。また、2078はMFSFET2070の第2データ格納場所である。
【0084】
いま、選択されたMFSFET2070の第2データ格納場所2078の残留分極データを読み出すには、選択したワード線2074に(1/2)Vの電位を、選択した第2ビット線2072に0電位、選択した第1ビット線2071に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET2070は、N型MFSFETであって、ゲート電極にはワード線2074から(1/2)Vの電位、ソース電極には第2ビット線2072から0電位、ドレイン電極には第1ビット線2071から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0085】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所2078の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線2072と第1ビット線2071との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0086】
このとき、他の非選択ワード線2075や非選択ビット線2073にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
以上の説明において、メモリセルからデータの読み出しの際に、強誘電体薄膜の残留分極は保存されていて、メモリセルのデータは破壊されていない。したがって、本発明では、従来の強誘電体メモリにおいて必要としていたデータの再書き込みと、それに要するサイクルが不要となる。
(ワード線とビット線の制御方式の実施例2)
図22、図23、図24、図25、図26、図27は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図22参照)、2つの中間電位(1/3)V、(2/3)Vを設け、4種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0087】
図3にように、ヒステリシス特性が充分に角型に近づくと抗電圧が1/2VとVの間にある場合には前述したワード線とビット線の制御方式の実施例1で述べた方式で良いが、ヒステリシスの角型特性が不充分である強誘電体材料や製造上のバラツキを考慮して抗電圧に対して残留分極を保持する余裕度と安全性を高める必要があり、1/3V程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に適した方式として図22〜図27に示す方式が可能となる。
【0088】
図22は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図22において、選択ワード線WAはV電位、選択ビット線BAは(1/3)V電位、非選択ワード線WIは(1/3)V、非選択ビット線BIは(2/3)Vと設定する。このとき、メモリセルの強誘電体薄膜に(2/3)Vがかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0では残留分極が保持される。
【0089】
図23は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図23において、2360はデータ1を書き込みたいアドレスのメモリセルであり、2361は選択したアドレスのワード線であり、2362は選択したアドレスのビット線である。
【0090】
いま、選択アドレスのワード線2361にはV電位、選択したビット線2362には(1/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(1/3)V、また他の非選択アドレスのビット線にはすべて(2/3)Vの電位を供給する。このとき、選択アドレスのメモリセル2360の強誘電体薄膜のみに(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0電圧がかかる。
【0091】
したがって、選択アドレスのメモリセル2360のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図24は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図24において、選択ワード線WAは0電位、選択ビット線BAは(2/3)V電位、非選択ワード線WIは(2/3)V、非選択ビット線BIは(1/3)Vの各電位に設定する。このとき、メモリセルの強誘電体薄膜に−(2/3)Vの電圧がかかるとデータ0が書き込まれ、強誘電体薄膜に±(1/3)V、もしくは0電圧では残留分極が保持される。
【0092】
図25は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図25において、2360は0データを書き込みたいアドレスのメモリセルであり、2361は選択したアドレスのワード線であり、2362は選択したアドレスのビット線である。
【0093】
いま、選択アドレスのワード線2361には0電位、選択したビット線2362には(2/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/3)V、また他の非選択アドレスのビット線にはすべて(1/3)Vの電位を供給する。このとき、選択アドレスのメモリセル2360の強誘電体薄膜のみに−(2/3)Vの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±(1/3)V、もしくは0電圧がかかる。
【0094】
したがって、選択アドレスのメモリセル2360にのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図26は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0095】
図26において、2670は選択したアドレスのN型MFSFETであり、2671はMFSFET2670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2672はMFSFET2670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2674は、選択したアドレスのMFSFET2670のゲート電極に接続されたワード線である。また、2677は、MFSFET2670の第1データ格納箇所である。
【0096】
いま、選択されたMFSFET2670の第1データ格納箇所2677の残留分極データを読み出すには、選択したワード線2674に(1/3)Vの電位を、選択した第1ビット線2671に0電位、選択対の第2ビット線2672に(1/3)Vの電位をそれぞれ与える。
すると、MFSFET2670は、N型MFSFETであって、ゲート電極にはワード線2674から(1/3)Vの電位、ソース電極には第1ビット線2671から0電位、ドレイン電極には第2ビット線2672から(1/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0097】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所2677の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線2671と第2ビット線2672との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0098】
このとき、他の非選択ワード線2675や非選択ビット線2673には、すべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には、0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図27は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0099】
図27において、2670は選択したアドレスのN型MFSFETであり、2671はMFSFET2670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、2672はMFSFET2670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。2674は、選択したアドレスのMFSFET2670のゲート電極に接続されたワード線である。また、2678は、MFSFET2670の第2データ格納箇所である。
【0100】
いま、選択されたMFSFET2670の第2データ格納箇所2678の残留分極データを読み出すには、選択したワード線2674に(1/3)Vの電位を、選択した第2ビット線2672に0電位、選択対の第1ビット線2671に(1/3)Vの電位をそれぞれ与える。
すると、MFSFET2670は、N型MFSFETであって、ゲート電極にはワード線2674から(1/3)Vの電位、ソース電極には第2ビット線2672から0電位、ドレイン電極には第1ビット線2671から(1/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0101】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所2678の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線2672と第1ビット線2671との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0102】
このとき、他の非選択ワード線2675や非選択ビット線2673にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例3)
図28、図29、図30、図31、図32、図33は、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図28参照)、3つの中間電位(1/4)V、(2/4)V、(3/4)Vを設けて5種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0103】
前述したワード線とビット線の制御方式としての実施例2の方式は、書き込みの際に多く存在する非選択ワード線を選択アドレスのデータが1か0かによって、非選択でありながら(1/3)Vか(2/3)Vかを変更せねばならず、多大の充放電電流による無駄な消費電流と書き込み時間の遅れをもたらす可能性のある方式であった。
そこで、書き込み電圧と残留分極を保持する抗電圧の関係では同じ余裕度であるが、書き込みの際において、非選択のワード線では(2/4)Vの同一電位で済み、より低消費電力に適した方式について、図28〜図33を参照して説明する。
【0104】
図28は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図28において、選択ワード線WAはV電位、選択ビット線BAは(1/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(3/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に絶対値で(3/4)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電位では残留分極が保持される。
【0105】
図29は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図29において、2960はデータ1を書き込みたいアドレスのメモリセルであり、2961は選択したアドレスのワード線であり、2962は選択したアドレスのビット線である。
【0106】
いま、選択アドレスのワード線2961にはVの電位、選択したビット線2962には(1/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(3/4)Vを供給する。このとき、選択アドレスのメモリセル2960の強誘電体薄膜のみに(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0107】
したがって、選択アドレスのメモリセル1760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図30は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図30において、選択ワード線WAは0電位、選択ビット線BAは(3/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(1/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に−(3/4)Vがかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電位では残留分極が保持される。
【0108】
図31は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図31において、2960は0データを書き込みたいアドレスのメモリセルであり、2961は選択したアドレスのワード線であり、2962は選択したアドレスのビット線である。
【0109】
いま、選択アドレスのワード線2961には0電位、選択したビット線2962には(3/4)Vの電位を供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(1/4)Vの電位を供給する。このとき、選択アドレスのメモリセル2960の強誘電体薄膜のみに−(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0110】
したがって、選択アドレスのメモリセル2960のみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。
図32は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0111】
図32において、3270は選択したアドレスのN型MFSFETであり、3271はMFSFET3270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、3272はMFSFET3270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。3274は、選択したアドレスのMFSFET3270のゲート電極に接続されたワード線である。また、3277は、MFSFET3270の第1データ格納箇所である。
【0112】
いま、選択されたMFSFET3270の第1データ格納場所3277の残留分極データを読み出すには、選択したワード線3274に(1/4)Vの電位を、選択した第1ビット線3271に0電位、選択した第2ビット線3272に(1/4)Vの電位をそれぞれ与える。
すると、MFSFET3270は、N型MFSFETであって、ゲート電極にはワード線3274から(1/4)Vの電位、ソース電極には第1ビット線3271から0電位、ドレイン電極には第2ビット線3272から(1/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0113】
したがって、N型MFSFETのソース側に位置する第1データ格納箇所3277の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線3271と第2ビット線3272との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0114】
このとき、他の非選択ワード線3275や非選択ビット線3273にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図33は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0115】
図33において、3270は選択したアドレスのN型MFSFETであり、3271はMFSFET3270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、3272はMFSFET3270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。3274は、選択したアドレスのMFSFET3270のゲート電極に接続されたワード線である。また、3278は、MFSFET3270の第2データ格納箇所である。
【0116】
いま、選択されたMFSFET3270の第2データ格納箇所3278の残留分極データを読み出すには、選択したワード線3274に(1/4)Vの電位を、選択した第2ビット線3272に0電位、選択した第1ビット線3271に(1/4)Vの電位をそれぞれ与える。
すると、MFSFET3270は、N型MFSFETであって、ゲート電極にはワード線3274から(1/4)Vの電位、ソース電極には第2ビット線3272から0電位、ドレイン電極には第1ビット線3271から(1/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0117】
したがって、N型MFSFETのソース側に位置する第2データ格納箇所3278の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線3272と第1ビット線3271との間に流れる。そこで、その電流を図15の読み出し回路1556で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0118】
このとき、他の非選択ワード線3275や非選択ビット線3273にはすべて0電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(本発明に係るメモリセルの第2の構成例)
図34は、本発明の強誘電体メモリ装置の基本単位となるメモリセルの第2例の構成例を示す回路図である。
【0119】
このメモリセルは、図34に示すように、P型MFSFET3400と、ワード線3404と、第1ビット線3405と、第2ビット線3406とから構成される。すなわち、このメモリセルは、図1に示すメモリセルのN型MFSFET100を、P型MFSFET3400に置き換えものである。
P型MFSFET3400は、ゲート電極3401と、P+拡散からなりソースもしくはドレインとなる第1電極3402と、P+拡散からなりドレインもしくはソースとなる第2電極3403を有している。また、P型MFSFET3400は、ゲート電極3401にワード線3404が接続され、第1電極3402には第1ビット線3405が接続され、第2電極3403には第2ビット線3406が接続されている。図34におけるP型MFSFET3400は、そのゲート電極3401の直下に強誘電体薄膜が埋め込まれ、この点は図1に示すN型MFSFET100と同様である。
【0120】
このように、図34に示すメモリセルは、図1に示すメモリセルのN型MFSFET100をP型MFSFET3400に置き換えたものである。このため、図34に示すメモリセルは、電源や制御する電圧の正負が逆になること以外は図1に示すメモリセルと基本的には同一の構成と機能を持ち、2ビットの残留分極によるデータ保持ができる。
図35は、図34に示す単位メモリセルを行列状に配置してメモリセル群3520を形成した回路例を示す。図35に示すメモリ3520は、図15に示すメモリセル群1520において、N型MFSFETをP型MFSFETに置き換えたものである。P型MFSFETに置き換えてもMFSFET、ワード線、第1ビット線、第2ビット線の構成は同一である。従って、メモリセル群3520の周辺回路は図示しないが、図15に示す周辺回路と基本的に同じものが使用される。
(ワード線とビット線の制御方式の実施例4)
図36、図37、図38、図39、図40、図41は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図36参照)、その中間電位(1/2)Vを設け、3種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0121】
図36は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図36において、選択ワード線WAは0電位、選択ビット線BAはV電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に−Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合では残留分極が保持される。
【0122】
図37は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図37において、3760はデータ1を書き込みたいアドレスのメモリセルであり、3761は選択したアドレスのワード線であり、3762は選択したアドレスのビット線である。
【0123】
いま、選択アドレスのワード線3761には0電位、選択したビット線3762にはVの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル3760の強誘電体薄膜のみに−Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0の電圧がかかる。
【0124】
したがって、選択アドレスのメモリセル3760のみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルのデータは変化しない。
図38は、選択アドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図38において、選択ワード線WAはV電位、選択ビット線BAは0電位、非選択ワード線WIは(1/2)V、非選択ビット線BIは(1/2)Vと設定する。このとき、メモリセルの強誘電体薄膜に電圧Vがかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/2)V、もしくは0電圧がかかる場合には残留分極が保持される。
【0125】
図39は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図39において、3760はデータ0を書き込みたいアドレスのメモリセルであり、3761は選択したアドレスのワード線であり、3762は選択したアドレスのビット線である。
【0126】
いま、選択アドレスのワード線3761にはV電位、選択したビット線3762には0の電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて(1/2)Vを供給する。このとき、選択アドレスのメモリセル3760の強誘電体薄膜のみにVの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/2)V、もしくは0の電圧がかかる。
【0127】
したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図40は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0128】
図40において、4070は選択したアドレスのP型MFSFETであり、4071はMFSFET4070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4072はMFSFET4070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4074は、選択したアドレスのMFSFET4070のゲート電極に接続されたワード線である。また、4077は、MFSFET2070の第1データ格納箇所である。
【0129】
いま、選択されたMFSFET4070の第1データ格納箇所4077の残留分極データを読み出すには、選択したワード線4074に(1/2)Vの電位を、選択した第1ビット線2071にVの電位、選択した第2ビット線2072に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET4070は、P型MFSFETであって、ゲート電極にはワード線4074から(1/2)Vの電位、ソース電極には第1ビット線4071からVの電位、ドレイン電極には第2ビット線2072から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0130】
したがって、P型MFSFETのソース側に位置する第1データ格納箇所4077の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線4071と第2ビット線4072との間に流れる。そこで、その電流を図15に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0131】
このとき、他の非選択ワード線4075や非選択ビット線4073にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図41は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0132】
図41において、4070は選択したアドレスのP型MFSFETであり、4071はMFSFET4070のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4072はMFSFET4070のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4074は選択したアドレスのMFSFET4070のゲート電極に接続されたワード線である。また、4078はMFSFET4070の第2データ格納箇所である。
【0133】
いま、選択されたMFSFET4070の第2データ格納箇所4078の残留分極データを読み出すには、選択したワード線4074に(1/2)Vの電位を、選択した第2ビット線4072にVの電位、選択した第1ビット線4071に(1/2)Vの電位をそれぞれ与える。
すると、MFSFET4070は、P型MFSFETであって、ゲート電極にはワード線4074から(1/2)Vの電位、ソース電極には第2ビット線4072からVの電位、ドレイン電極には第1ビット線4071から(1/2)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0134】
したがって、P型MFSFETのソース側に位置する第2データ格納箇所4078の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線4072と第1ビット線4071との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0135】
このとき、他の非選択ワード線4075や非選択ビット線4073にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/2)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例5)
図42、図43、図44、図45、図46、図47は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図42参照)、2つの中間電位(1/3)V、(2/3)Vを設けて4種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0136】
図42は、選択したメモリセルのアドレスにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図42において、選択ワード線WAは0電位、選択ビット線BAは(2/3)V電位、非選択ワード線WIは(2/3)V、非選択ビット線BIは(1/3)Vと設定する。このとき、メモリセルの強誘電体薄膜に−(2/3)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0電圧がかかる場合には残留分極が保持される。
【0137】
図43は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図43において、4360はデータ1を書き込みたいアドレスのメモリセルであり、4361は選択したアドレスのワード線であり、4362は選択したアドレスのビット線である。
【0138】
いま、選択アドレスのワード線4361には0電位、選択したビット線4362には(2/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/3)V、また他の非選択アドレスのビット線にはすべて(1/3)Vを供給する。このとき、選択アドレスのメモリセル4360の強誘電体薄膜のみに−(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0の電圧がかかる。
【0139】
したがって、選択アドレスのメモリセルのみに抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図44は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図44において、選択ワード線WAはV電位、選択ビット線BAは(1/3)V電位、非選択ワード線WIは(1/3)V、非選択ビット線BIは(2/3)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に(2/3)Vの電圧がかかるとデータ0が書き込まれ、その強誘電体薄膜に±(1/3)V、もしくは0の電圧がかかる場合には残留分極が保持される。
【0140】
図45は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図45において、4360はデータ1を書き込みたいアドレスのメモリセルであり、4361は選択したアドレスのワード線であり、4362は選択したアドレスのビット線である。
【0141】
いま、選択アドレスのワード線4361にはV電位、選択したビット線4362には(1/3)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(1/3)V、また他の非選択アドレスのビット線にはすべて(2/3)Vの電位を供給する。このとき、選択アドレスのメモリセル4360の強誘電体薄膜のみに(2/3)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/3)V、もしくは0の電圧がかかる。
【0142】
したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図46は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0143】
図46において、4670は選択したアドレスのP型MFSFETであり、4671はMFSFET4670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4672はMFSFET4670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4674は選択したアドレスのMFSFET4670のゲート電極に接続されたワード線である。また、4677はMFSFET4670の第1データ格納箇所である。
【0144】
いま、選択されたMFSFET4670の第1データ格納箇所4677の残留分極データを読み出すには、選択したワード線4674に(2/3)Vの電位を、選択した第1ビット線4671にVの電位、選択した第2ビット線4672に(2/3)Vの電位をそれぞれ与える。
すると、MFSFET4670は、P型MFSFETであって、ゲート電極にはワード線4674から(2/3)Vの電位、ソース電極には第1ビット線4671からVの電位、ドレイン電極には第2ビット線4672から(2/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0145】
したがって、P型MFSFETのソース側に位置した第1データ格納箇所4677の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線4671と第2ビット線4672との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0146】
このとき、他の非選択ワード線4675や非選択ビット線4673にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図47は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0147】
図47において、4670は選択したアドレスのP型MFSFETであり、4671はMFSFET4670のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、4672はMFSFET4670のドレインもしくはソースとなる第2電極に接続された第2ビット線である。4674は選択したアドレスのMFSFET4670のゲート電極に接続されたワード線である。また、4678はMFSFET4670の第2データ格納箇所である。
【0148】
いま、選択されたMFSFET4670の第2データ格納箇所4678の残留分極データを読み出すには、選択したワード線4674に(2/3)Vの電位を、選択した第2ビット線4672にV電位、選択した第1ビット線4671に(2/3)Vの電位をそれぞれ与える。
すると、MFSFET4670は、P型MFSFETであって、ゲート電極にはワード線4674から(2/3)Vの電位、ソース電極には第2ビット線4672からVの電位、ドレイン電極には第1ビット線4671から(2/3)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0149】
したがって、P型MFSFETのソース側に位置した第2データ格納箇所4678の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線4672と第1ビット線4671との間に流れる。そこで、その電流を図15に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0150】
このとき、他の非選択ワード線4675や非選択ビット線4673にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/3)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(ワード線とビット線の制御方式の実施例6)
図48、図49、図50、図51、図52、図53は、前述したP型MFSFETにメモリセルのMFSFETを置き換えた場合であって、電源の電位が0〔V〕〜V〔V〕の範囲にある場合に(図48参照)、3つの中間電位(1/4)V、(2/4)V、(3/4)Vを設け、5種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。
【0151】
図48は、選択したアドレスのメモリセルにデータ1を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図48において、選択ワード線WAは0電位、選択ビット線BAは(3/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(1/4)Vの電位に設定する。このとき、メモリセルの強誘電体薄膜に−(3/4)Vの電圧がかかるとデータ1が書き込まれ、その強誘電体薄膜に±(1/4)Vの電位、もしくは0電圧がかかる場合には残留分極が保持される。
【0152】
図49は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ1を書き込む場合の各ワード線と各ビット線の各電位を示している。図49において、4960はデータ1を書き込みたいアドレスのメモリセルであり、4961は選択したアドレスのワード線であり、4962は選択したアドレスのビット線である。
【0153】
いま、選択アドレスのワード線4961には0電位、選択したビット線4962には(3/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)V、また他の非選択アドレスのビット線にはすべて(1/4)Vの電位をそれぞれ供給する。このとき、選択アドレス4960のメモリセルの強誘電体薄膜のみに−(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0154】
したがって、選択アドレスのメモリセル4960のみが抗電圧以上の電圧が加わり、データ1の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図50は、選択したアドレスのメモリセルにデータ0を書き込む場合の選択ワード線WA、非選択ワード線WI、選択ビット線BA、非選択ビット線BIの関係を示すものである。図50において、選択ワード線WAはV電位、選択ビット線BAは(1/4)V電位、非選択ワード線WIは(2/4)V、非選択ビット線BIは(3/4)Vと設定する。このとき、メモリセルの強誘電体薄膜に(3/4)Vがかかるとデータ0が書き込まれ、強誘電体薄膜に±(1/4)Vの電位、もしくは0電位がかかる場合は残留分極が保持される。
【0155】
図51は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ0を書き込む場合の各ワード線と各ビット線の各電位を示している。図51において、4960はデータ0を書き込みたいアドレスのメモリセルであり、4961は選択したアドレスのワード線であり、4962は選択したアドレスのビット線である。
【0156】
いま、選択アドレスのワード線4961にはVの電位、選択したビット線4962には(1/4)Vの電位をそれぞれ供給し、また他の非選択アドレスのワード線には(2/4)Vの電位、また他の非選択アドレスのビット線にはすべて(3/4)Vの電位を供給する。このとき、選択アドレスのメモリセル4960の強誘電体薄膜のみに(3/4)Vの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±(1/4)Vの電圧がかかる。
【0157】
したがって、選択アドレスのメモリセル4960のみに抗電圧以上の電圧が加わり、データ0の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図52は、選択したMFSFETの第1データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択対第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0158】
図52において、5270は選択したアドレスのP型MFSFETであり、5271はMFSFET5270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、5272はMFSFET5270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。5274は選択したアドレスのMFSFET5270のゲート電極に接続されたワード線である。また、5277はMFSFET5270の第1データ格納箇所である。
【0159】
いま、選択されたMFSFET5270の第1データ格納箇所5277の残留分極データを読み出すには、選択したワード線5274に(3/4)Vの電位を、選択した第1ビット線5271にVの電位、選択した第2ビット線5272に(3/4)Vの電位をそれぞれ与える。
すると、MFSFET5270は、P型MFSFETであって、ゲート電極にはワード線5274から(3/4)Vの電位、ソース電極には第1ビット線5271からVの電位、ドレイン電極には第2ビット線5272から(3/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0160】
したがって、P型MFSFETのソース側に位置した第1データ格納箇所5277の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第1ビット線5271と第2ビット線5272との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0161】
このとき、他の非選択ワード線5275や非選択ビット線5273にはすべてV電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図53は、選択したMFSFETの第2データ格納箇所の残留分極データを読み出す場合の選択ワード線WA、非選択ワード線WI、選択第1ビット線B1、選択対第2ビット線B2、非選択ビット線BIの関係を示すものである。
【0162】
図53において、5270は選択したアドレスのP型MFSFETであり、5271はMFSFET5270のソースもしくはドレインとなる第1電極に接続された第1ビット線であり、5272はMFSFET5270のドレインもしくはソースとなる第2電極に接続された第2ビット線である。5274は選択したアドレスのMFSFET5270のゲート電極に接続されたワード線である。また、5278はMFSFET5270の第2データ格納箇所である。
【0163】
いま、選択されたMFSFET5270の第2データ格納箇所5278の残留分極データを読み出すには、選択したワード線5274に(3/4)Vの電位を、選択した第2ビット線5272にVの電位、選択対の第1ビット線5271に(3/4)Vの電位をそれぞれ与える。
すると、MFSFET5270は、P型MFSFETであって、ゲート電極にはワード線5274から(3/4)Vの電位、ソース電極には第2ビット線5272からVの電位、ドレイン電極には第1ビット線5271から(3/4)Vの電位がそれぞれ供給されるので、オン(ON)し、かつ飽和領域で動作する。
【0164】
したがって、P型MFSFETのソース側に位置した第2データ格納箇所5278の残留分極の方向性がMFSFETのスレッショルド電圧に影響を与えた電流が、第2ビット線5272と第1ビット線5271との間に流れる。そこで、その電流を図15で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの1または0を判定できる。
【0165】
このとき、他の非選択ワード線5275や非選択ビット線5273にはすべてVの電位を与える。この結果、他の非選択アドレスのMFSFETはオフ(OFF)しているので、電流は流れない。また、すべてのMFSFETの強誘電体薄膜には0もしくは(1/4)Vの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
(強誘電体メモリ装置の構成)
次に、図1〜図53により説明したメモリセルおよび制御回路を使用した、本発明の強誘電体メモリ装置の実施形態の全体構成の概略について、図54を参照して説明する。
【0166】
ここで、図15はメモリセル群とその周辺のみの制御回路のブロック図であるが、実際のメモリ装置では他の機能を含む回路要素が必要であり、図54はその部分を含む強誘電体メモリ装置の全体構成の概要を示すブロック図である。
本発明の強誘電体メモリ装置の実施形態は、図54に示すように、メモリセル群5420と、ビット線選択制御回路5451と、ワード線選択制御回路5453と、書き込み制御回路5454と、読み出し制御回路5456と、入出力回路5457と、電源回路5458と、全体制御回路5459と、を備えている。
【0167】
メモリセル群5420は、図1または図34に示したメモリセルが、図15のメモリセル群1520のメモリセルのようにアレイ状に配置されている。
ワード線選択制御回路5453とビット線選択制御回路5451は、メモリセル群1520に含まれる図1または図34に示すようなワード線、第1ビット線、および第2ビット線を選択することにより、所望の1つのメモリセルを選択するものである。
【0168】
書き込み制御回路5454は、入出力回路5457を経たデータが、ワード線選択制御回路5453とビット線選択制御回路5451により選択されたメモリセルに対し、全体制御回路5459の指令にしたがって書き込むためのものである。
読み出し制御回路5456は、ワード線選択制御回路5453とビット線選択制御回路5451に選択されたメモリセルに記憶されるデータを、全体制御回路5420の指令にしたがって読み出し、入出力回路5457に出力するためのものである。
【0169】
電源回路5458は、書き込み制御回路5454が所望のメモリセルにデータの書き込みを行う際に必要な複数の異なる電位の信号を生成するとともに、読み出し制御回路5456が所望のメモリセルからデータを読み出す際に必要な複数の異なる電位の信号を生成するためのものである。
全体制御回路5459は、データの書き込みや読み出しの際に、その動作に応じて各部の制御を行うものである。
【0170】
なお、ワード線選択制御回路5453、ビット線制御回路5451、書き込み制御回路5454、読み出し制御回路5456等は、データの書き込みまたは読み出しの際に、選択されたアドレスのメモリセルのワード線、第1ビット線、および第2ビット線の制御を行うとともに、非選択アドレスのメモリセルのワード線、第1ビット線、および第2ビット線の制御を行うようになっている。
【0171】
ここで、図15に示す書き込み回路1554と書き込み・読み出し回路1555の一部は、図54では書き込み制御回路5454に含まれている。また、図15に示す読み出し回路1556と書き込み・読み出し回路1555の一部は、図54では読み出し制御回路5456に含まれている。
また、図15、図54において、メモリセル群の電界効果型トランジスタはゲート部に強誘電体を有するMFSFETが用いられているが、周辺の各制御回路は絶縁ゲート電界効果型トランジスタ(MOSFET)で原則的に構成される。
(強誘電体薄膜の他の材料例)
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたMFSFETとし、その断面構造は図2に示すようになっており、強誘電体薄膜の材料はPZTNやPZTやSBTの無機の強誘電体である。
【0172】
しかし、図2に示すように、強誘電体薄膜200は、シリコン基板209上に形成されている。したがって、これはシリコン(Si)の上に強誘電体を結晶化させることになるが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なMFS構造が形成されない。この結果、強誘電体薄膜200とシリコン基板209は、その結晶欠陥のために強誘電体薄膜200の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合が考えられる。
【0173】
したがって、強誘電体薄膜200の材料として、無機の強誘電体材料ではなく有機強誘電体を用いるのが好ましい。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なMFS構造が形成されるからである。
したがって、図2において、強誘電体薄膜200が有機強誘電体であれば、良好な特性の強誘電体薄膜をゲート部に持つMFSFETのメモリセルを実現できる。ここで、有機強誘電体の材料としては、PVDF(poly(vinylidene fluoride) )、P(VDF/TrFE)(poly(vinylidene fluoride−trifluoroethylene)、もしくはナイロン7、ナイロン11等の奇数ナイロンが適している。
(強誘電体薄膜をゲート部に持つMFSFETの他の構造例)
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたMFSFETとし、その断面構造は図2に示すものとしたが、以下のような構造にするようにしても良い。
【0174】
図55は、強誘電体薄膜をゲート部に持つMFSFETの第2の構造例である。
図55において、5501は金属からなるゲート電極、5502はN+拡散からなるソースもしくはドレインとなる第1電極、5503はN+拡散からなるドレインもしくはソースとなる第2電極である。5500は強誘電体薄膜であり、5504は常誘電体薄膜からなる緩衝層である。
【0175】
図2と図55の相違は、図55では常誘電体絶縁物からなる緩衝層5504を設けた点である。このように緩衝層5504を設けたのは、強誘電体薄膜5500の結晶性等が不完全であると、図2の構造ではMFSFETのシリコン基板209と強誘電体薄膜200の間で電荷の漏洩が起こり、強誘電体薄膜200の残留分極の保持特性が悪化することが起こりうる。
【0176】
そこで、図55に示すように、絶縁物であり、かつ強誘電体薄膜が結晶成長しやすい緩衝層5504を、シリコン基板5509と強誘電体薄膜5500との間に設け、これにより前記特性の劣化を防ぐようにした。
図56は、強誘電体薄膜をゲート部に持つMFSFETの第3の構造例である。
図56において、5601は金属からなるゲート電極、5602はN+拡散からなるソースもしくはドレインとなる第1電極、5603はN+拡散からなるドレインもしくはソースとなる第2電極である。5600は強誘電体薄膜であり、5604は絶縁性を重視した常誘電体薄膜からなる第1の緩衝層であり、5605は強誘電体が結晶化しやすい材質の第2の緩衝層である。
【0177】
図55と図56の相違は、図56では第2の緩衝層5605を設けた点である。緩衝層の役目は、シリコン基板と強誘電体薄膜との間における絶縁性と強誘電体薄膜の結晶化とを容易にすることであるが、1つの材料でその2つの役目を実現するのが難しい場合がある。
そこで、図56のように、第1緩衝層5604と第2緩衝層5605とを、シリコン基板5509と強誘電体薄膜5500との間に設け、これによりその役目を分担して両立できるようにした。
(その他)
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。
【0178】
ワード線とビット線の制御方式の実施例1,2,3において、メモリセルからのデータを読み出す場合に、ゲート電極とソース電極の電位差をそれぞれ(1/2)V、(1/3)V、(1/4V)としたが、この電位に拘らずデータを読み出すことが可能であれば、更に低い電位を与えるようにしても良い。この場合には、長期的な信頼性やデバイスとしての寿命は高まる。
【0179】
また、図2において、無機の強誘電体薄膜の材料としてPZTNを好ましい例に挙げたが、制御方式を強誘電体薄膜の特性にあった方式とすれば、その材料としてPZTN以外のものを用いても良い。例えば、すでに強誘電体としてあげたPZTやSBTの他に、BLT(Bi4XLaXTi3O12)、(Ba,Sr)TiO3、Bi4Ti3O12、BaBiNb2O9などでも良い。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いるようにしても良い
また、金属膜、または金属膜の電極の材料として、前述した白金(Pt)以外に、Ta、Ti、あるいはPt/Tiの合金を用いても良い。さらに、その材料として、RuO2、IrO2、SrRuO3、RhO2等の酸化物導電性膜を用いることも場合により可能である。その材料としてどのような材料を選択するのかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等が総合的に検討される。
【0180】
また、図2、図55、図56等において、MFSFETはバルク基板を持つ型で説明をしたが、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板(SOI:Silicon On Insulator)を用いた集積回路においても同様に適用することができる。
また、強誘電体薄膜をゲート部に有し、1トランジスタに2ビットのデータを格納する本発明の基本的な回路構成は、シリコンを用いたMFSFETやMOSFETを含む集積回路に適用することができるのみならず、応答速度が低くともよい仕様の製品においては、有機強誘電体をゲート部に採用したTFTや有機トランジスタの集積回路においても適用することができる。
【図面の簡単な説明】
【0181】
【図1】本発明の強誘電体メモリ装置に用いるメモリセルの第1の構成例を示す回路図である。
【図2】そのメモリセルを構成するN型MFSFETの断面の構成例を示す断面図である。
【図3】N型MFSFETの強誘電体薄膜の分極電荷と印加電圧のヒステリシス特性の一例を示す特性図である。
【図4】N型MFSFETの強誘電体薄膜内の一方の分極状態の一例を示す図である。
【図5】N型MFSFETの強誘電体薄膜内の一方の分極状態の他の一例を示す図である。
【図6】N型MFSFETの強誘電体薄膜内の他方の分極状態の一例を示す図である。
【図7】N型MFSFETの強誘電体薄膜内の他方の分極状態の他の一例を示す図である。
【図8】N型MFSFETの強誘電体薄膜内にデータ(0、0)が格納された場合の分極状態を示す図である。
【図9】N型MFSFETの強誘電体薄膜内にデータ(0、1)が格納された場合の分極状態を示す図である。
【図10】N型MFSFETの強誘電体薄膜内にデータ(1、0)が格納された場合の分極状態を示す図である。
【図11】N型MFSFETの強誘電体薄膜内にデータ(1、1)が格納された場合の分極状態を示す図である。
【図12】N型MFSFETを飽和領域で動作させた際のN型MFSFET内部の状態を示す断面図である。
【図13】N型MFSFETからデータを読み出すときの説明のための断面図である。
【図14】N型MFSFETからデータを読み出すときの他の説明のための断面図である。
【図15】本発明の強誘電体メモリ装置に用いるメモリセル群とその周辺回路の一例を示すブロック図である。
【図16】選択したアドレスのN型MFSFETに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図17】アレイ状に配列されたN型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図18】選択したアドレスのN型MFSFETに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図19】アレイ状に配列されたN型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図20】アレイ状に配列されたN型MFSFETのうちの選択された1つから、3種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図21】アレイ状に配列されたN型MFSFETのうちの選択された1つから、3種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図22】選択したアドレスのN型MFSFETに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図23】アレイ状に配列されたN型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図24】選択したアドレスのN型MFSFETに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図25】アレイ状に配列されたN型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図26】アレイ状に配列されたN型MFSFETのうちの選択された1つから、4種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図27】アレイ状に配列されたN型MFSFETのうちの選択された1つから、4種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図28】選択したアドレスのN型MFSFETに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図29】アレイ状に配列されたN型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図30】選択したアドレスのN型MFSFETに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図31】アレイ状に配列されたN型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図32】アレイ状に配列されたN型MFSFETのうちの選択された1つから、5種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図33】アレイ状に配列されたN型MFSFETのうちの選択された1つから、5種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図34】本発明の強誘電体メモリ装置に用いるメモリセルの第2の構成例を示す回路図である。
【図35】P型MFSFETからなるメモリセル群の構成例を示す回路図である。
【図36】選択したアドレスのP型MFSFETに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図37】アレイ状に配列されたP型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図38】選択したアドレスのP型MFSFETに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図39】アレイ状に配列されたP型MFSFETのうちの選択された1つに、3種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図40】アレイ状に配列されたP型MFSFETのうちの選択された1つから、3種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図41】アレイ状に配列されたP型MFSFETのうちの選択された1つから、3種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図42】選択したアドレスのP型MFSFETに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図43】アレイ状に配列されたP型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図44】選択したアドレスのP型MFSFETに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図45】アレイ状に配列されたP型MFSFETのうちの選択された1つに、4種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図46】アレイ状に配列されたP型MFSFETのうちの選択された1つから、4種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図47】アレイ状に配列されたP型MFSFETのうちの選択された1つから、4種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図48】選択したアドレスのP型MFSFETに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図49】アレイ状に配列されたP型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ1を書き込む場合における各部の電位制御の説明図である。
【図50】選択したアドレスのP型MFSFETに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図51】アレイ状に配列されたP型MFSFETのうちの選択された1つに、5種類の電位を用いてデータ0を書き込む場合における各部の電位制御の説明図である。
【図52】アレイ状に配列されたP型MFSFETのうちの選択された1つから、5種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。
【図53】アレイ状に配列されたP型MFSFETのうちの選択された1つから、5種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。
【図54】本発明の強誘電体メモリ装置の全体の構成概要の一例を示すブロック図である。
【図55】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するMFSFETの構造の第2の構成例を示す断面図である。
【図56】本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するMFSFETの構造の第3の構成例を示す断面図である。
【図57】従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造の一例を示す断面図である。
【図58】従来および本発明の強誘電体メモリ装置に用いる一般的に使用される材料の強誘電体薄膜の分極電荷と印加電圧の代表的なヒステリシス特性を示す特性図である。
【図59】従来の強誘電体メモリ装置に用いるメモリセルの構成を示す回路図である。
【図60】従来の非破壊読み出しの強誘電体メモリ装置に用いる強誘電体コンデンサの分極電荷と印加電圧の特性例を示す特性図である。
【図61】従来のMFSFETの強誘電体薄膜内の分極状態を示す図である。
【図62】従来のMFSFETの強誘電体薄膜内の他の分極状態を示す図である。
【符号の説明】
【0182】
100、3400・・・MFSFET(電界効果型トランジスタ)、101、201、401、1201、3401、5501、5601、6101・・・ゲート電極、102、202、402、1202、5502、5602、6102・・・ソースもしくはドレインとなる第1電極、103、203、403、1203、5503、5603、6103・・・ドレイン、もしくはソースとなる第2電極、104、404、1204、1541、3404、5913、6104・・・ワード線、105、405、1205、1531、3405、6105・・・第1ビット線、106、406、1206、1532、3406、6106・・・第2ビット線、107、1207、2077、2677、3277、3407、4077、4677、5277・・・第1データ格納箇所、108、1208、2078、2678、3278、3408、4078、4678、5278・・・第2データ格納箇所、200、400、1200、5500、5600、5740、6100・・・強誘電体薄膜、1520、5420・・・メモリセル群、1521、1522、1523、1524、1525・・・MFSFET、1551、1552、5451・・・ビット線選択制御回路、1553、5453・・・ワード線選択制御回路、1554・・・書き込み回路、1555・・・書き込み・読み出し回路、1556・・・読み出し回路、5454・・・書き込み制御回路、5456・・・読み出し制御回路、5457・・・入出力回路、5458・・・電源回路、5459・・・全体制御回路、5504、5604、5605・・・緩衝層
【特許請求の範囲】
【請求項1】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、
前記電界効果型トランジスタのゲート電極に接続されたワード線と、
前記電界効果型トランジスタのソースまたはドレインとなる第1電極に接続された第1ビット線と、
前記電界効果型トランジスタのドレインまたはソースとなる第2電極に接続された第2ビット線と、
第1の書き込みタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、
第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線との間に流れる電流を検出する読み出し回路と、
を少なくとも有することを特徴とする強誘電体メモリ装置。
【請求項2】
行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第1電極に共通接続される第1ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第2電極に共通接続される第2ビット線と、を含むメモリセル群と、
選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第1ビット線と前記ワード線との間、および前記第2ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、
選択アドレスの電界効果型トランジスタからデータを読み出す際に、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、前記第1の読み出しタイミングとは異なる第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線間に流れる電流を検出する読み出し回路と、
前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、
を少なくとも有することを特徴とする強誘電体メモリ装置。
【請求項3】
請求項1または請求項2において、
前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第1ビット線、および前記第2ビット線に所定の電圧をそれぞれ加えることを特徴とする強誘電体メモリ装置。
【請求項4】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項5】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項6】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/4)V〜(3/4)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項7】
請求項4において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項8】
請求項5において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/3)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項9】
請求項6において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/4)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/4)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項10】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項11】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項12】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を(1/4)V〜(3/4)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項13】
請求項10において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線にはV、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項14】
請求項11において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(2/3)V、ビット線にはV、該ビット線と対となるビット線には(2/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項15】
請求項12において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(3/4)V、ビット線にはV、該ビット線と対となるビット線には(3/4)Vの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項16】
請求項1から請求項15のうちのいずれか1の請求項において、
前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われていることを特徴とする強誘電体メモリ装置。
【請求項17】
請求項1から請求項16のうちのいずれか1の請求項において、
前記強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項18】
請求項17において、
前記無機強誘電体からなる強誘電体薄膜は、PZTNからなることを特徴とする強誘電体メモリ装置。
【請求項19】
請求項1から請求項16のうちのいずれか1の請求項において、
前記強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項20】
請求項19において、
前記有機強誘電体からなる強誘電体薄膜は、PVDF、P(VDF/TrFE)、もしくはナイロン7、ナイロン11等の奇数ナイロンからなることを特徴とする強誘電体メモリ装置。
【請求項1】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、
前記電界効果型トランジスタのゲート電極に接続されたワード線と、
前記電界効果型トランジスタのソースまたはドレインとなる第1電極に接続された第1ビット線と、
前記電界効果型トランジスタのドレインまたはソースとなる第2電極に接続された第2ビット線と、
第1の書き込みタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第2の書き込みタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、
第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線との間に流れる電流を検出する読み出し回路と、
を少なくとも有することを特徴とする強誘電体メモリ装置。
【請求項2】
行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第1電極に共通接続される第1ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第2電極に共通接続される第2ビット線と、を含むメモリセル群と、
選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第1ビット線と前記ワード線との間、および前記第2ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、
選択アドレスの電界効果型トランジスタからデータを読み出す際に、第1の読み出しタイミングで前記第1ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第1ビット線と前記第2ビット線との間に流れる電流を検出し、前記第1の読み出しタイミングとは異なる第2の読み出しタイミングで前記第2ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第2ビット線と前記第1ビット線間に流れる電流を検出する読み出し回路と、
前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、
を少なくとも有することを特徴とする強誘電体メモリ装置。
【請求項3】
請求項1または請求項2において、
前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第1ビット線、および前記第2ビット線に所定の電圧をそれぞれ加えることを特徴とする強誘電体メモリ装置。
【請求項4】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項5】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項6】
請求項2において、
前記電界効果型トランジスタはN型電界効果型トランジスタからなり、
前記選択制御回路から前記N型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/4)V〜(3/4)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのN型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給し、また、選択アドレスのN型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項7】
請求項4において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項8】
請求項5において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/3)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項9】
請求項6において、
前記選択制御回路は、選択アドレスのN型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/4)V、ビット線には0〔V〕、該ビット線と対となるビット線には(1/4)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には0〔V〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項10】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/2)V〜Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線にはV、非選択アドレスのビット線には(1/2)V、の各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/2)V、選択アドレスのビット線には0〔V〕、非選択アドレスのビット線には(1/2)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項11】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が(1/3)V〜(2/3)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/3)V、選択アドレスのビット線には(2/3)V、非選択アドレスのビット線には(1/3)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(1/3)V、選択アドレスのビット線には(1/3)V、非選択アドレスのビット線には(2/3)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項12】
請求項2において、
前記電界効果型トランジスタはP型電界効果型トランジスタからなり、
前記選択制御回路から前記P型電界効果型トランジスタに供給される電圧が0〜Vの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を(1/4)V〜(3/4)Vの間にあるものとし、
さらに、前記選択制御回路は、選択アドレスのP型電界効果型トランジスタにデータ1を書き込む場合には、選択アドレスのワード線には0〔V〕、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(3/4)V、非選択アドレスのビット線には(1/4)Vの各電位を供給し、また、選択アドレスのP型電界効果型トランジスタにデータ0を書き込む場合には、選択アドレスのワード線にはV、非選択アドレスのワード線には(2/4)V、選択アドレスのビット線には(1/4)V、非選択アドレスのビット線には(3/4)V、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項13】
請求項10において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(1/2)V、ビット線にはV、該ビット線と対となるビット線には(1/2)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項14】
請求項11において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(2/3)V、ビット線にはV、該ビット線と対となるビット線には(2/3)V、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項15】
請求項12において、
前記選択制御回路は、選択アドレスのP型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には(3/4)V、ビット線にはV、該ビット線と対となるビット線には(3/4)Vの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはVの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
【請求項16】
請求項1から請求項15のうちのいずれか1の請求項において、
前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われていることを特徴とする強誘電体メモリ装置。
【請求項17】
請求項1から請求項16のうちのいずれか1の請求項において、
前記強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項18】
請求項17において、
前記無機強誘電体からなる強誘電体薄膜は、PZTNからなることを特徴とする強誘電体メモリ装置。
【請求項19】
請求項1から請求項16のうちのいずれか1の請求項において、
前記強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体メモリ装置。
【請求項20】
請求項19において、
前記有機強誘電体からなる強誘電体薄膜は、PVDF、P(VDF/TrFE)、もしくはナイロン7、ナイロン11等の奇数ナイロンからなることを特徴とする強誘電体メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【公開番号】特開2006−85817(P2006−85817A)
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願番号】特願2004−269144(P2004−269144)
【出願日】平成16年9月16日(2004.9.16)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年3月30日(2006.3.30)
【国際特許分類】
【出願日】平成16年9月16日(2004.9.16)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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