【課題】信頼性の高い半導体装置を効率良く製造すること。
【解決手段】シリコン基板１上に強誘電体キャパシタ３１を形成する際、第２電極膜２５
上にハードマスクとして第１保護膜２７を形成する。第１保護膜２７をマスクにして第２
電極膜２５をエッチングして上部電極２８を形成する。この後、第１保護膜２７を除去せ
ずに、第１保護膜２７を膜表面側から酸化させる。これによって、第１保護膜２７は、積
層方向上側の上部領域の酸素濃度が他の領域に比べて高くなり、水素や水などの還元性物
質が強誘電体キャパシタ３１に透過することを防止する拡散防止膜となる。 （もっと読む）

【課題】メモリ素子の使い勝手の向上を図る。
【解決手段】第１電極２２と、第２電極と、第１電極上にマンガン酸カルシウムプラセオジウムにより形成された酸化物半導体層２４とを備えるメモリ素子において、第２電極２８と酸化物半導体層２４との間に金属酸化物層２６を設けた。これにより、フォーミング無しで情報を記憶することができ、メモリ素子２０を使用する際の使い勝手の向上を図ることができる。 （もっと読む）

【課題】簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３からなるゲート絶縁膜と、半導体膜１４からなるチャネルとを有する第１の電界効果トランジスタ２１で構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子２４とを備え、メモリセルは、強誘電体膜１３の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶している。メモリセルに記憶された多値データは、メモリセルと負荷素子２４との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行される。 （もっと読む）

【課題】各メモリ層あるいは各メモリセルのデータ書き込み、消去、読み出し特性が均一な積層構造を持つ半導体記憶装置を提供する。
【解決手段】互いに平行な複数の第１の配線、これらの第１の配線と交差するように配置された互いに平行な複数の第２の配線、並びにこれら第１の配線及び第２の配線の交差部に接続された複数のメモリセルを備えたセルアレイをそれぞれ有し、多層に配置された複数のメモリ層と、前記メモリセルに対するデータのアクセスに必要なパルスを発生し出力するパルスジェネレータと、前記パルスジェネレータから出力されるパルスが、アクセスしようとするメモリセルが属するメモリ層に応じたエネルギとなるように前記パルスジェネレータを制御する制御手段とを備える。 （もっと読む）

【課題】配線コンタクトの配置領域を削減し、チップ面積を縮小する。
【解決手段】半導体基板と、前記半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、並びに前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイからなるセルアレイ層を複数積層したメモリブロックと、前記各セルアレイの前記第１の配線と前記半導体基板とをそれぞれ接続する、前記セルアレイ層の積層方向に延びる複数の配線コンタクトとを備え、所定の前記セルアレイ層は、これよりも前記半導体基板に近い下層の前記セルアレイ層よりも、前記第１の配線の分割数及び接続される配線コンタクト数が少ない。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、シリコンプロセスとのプロセス整合性を確保するとともに、高残留分極量、低リーク電流、及び、低疲労劣化性を実現する。
【解決手段】 ＢｉＣｒＯ₃ の全体に対するモル濃度が４０〜６０モル％の組成を有するＢｉＦｅＯ₃ とＢｉＣｒＯ₃ とからなる強誘電体材料を、キャパシタを構成する誘電体膜として用いる。 （もっと読む）

【課題】非常に小さいナノドメインの信頼性のある再現可能な生成を可能にするデータ記憶媒体を提供する。
【解決手段】記憶媒体は、支持基板１０４と、中間酸化層１０２と、間隔を置いて配置された金属領域１００”と絶縁材料を含む電極層１００’と、電極層１００’を覆う強誘電体材料による感光材料層１０１と、データ記憶媒体１０の近くに移動されており、強誘電体層１０１に対向している導電性の近視野顕微鏡チップ５を含み、電極層１００’と近視野顕微鏡チップ５との間に電場が加えられ、力線１０６が強誘電体層１０１の一部分を通過する結果、ナノドメイン１０７は強誘電体層１０１の表面に形成される。ナノドメイン１０７のこのサイズは導電領域１００”の幅、または視野顕微鏡チップ５の曲率半径に依存する。記憶媒体は、感光材料層１０１に全体的に平行な基準面を有し、近視野顕微鏡チップ５が基準面に沿って動かされるように適合される。 （もっと読む）

【課題】正方晶系の結晶構造を有する膜厚５００ｎｍ以上の、（００１）単一配向の機能性酸化物膜を備えた機能性酸化物構造体を提供する。
【解決手段】機能性酸化物構造体１は、基板１０上に、膜厚が５００ｎｍ以上の正方晶系の結晶系を有する機能性酸化物膜３０が成膜されたものであって、機能性酸化物膜３０が、（００１）単一配向の結晶配向性を有することを特徴とするものである。 （もっと読む）

【課題】メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置において、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす。
【解決手段】下部電極５１と上部電極５２とにより強誘電体膜４５を挟持してなり、情報の記憶容量に用いられる第１のキャパシタ３０と、下部電極６６と上部電極６７とにより強誘電体膜６４を挟持してなり、記憶容量以外の容量に用いられる第２のキャパシタ５０と備えており、第１のキャパシタ３０と第２のキャパシタ５０とは、半導体基板１０の表面からの高さが相異なる層位置に形成されている。 （もっと読む）

【課題】データの書き込み時間を短縮することができる不揮発性半導体記憶装置のデータ書き込み方法を提供する。
【解決手段】第１及び第２の配線ＢＬ，ＷＬにデータの書き込みに必要な電圧を印加する不揮発性半導体メモリのデータ書き込み方法であって、非選択の第１の配線ＢＬ１，ＢＬ２及 び選択された第２の配線ＷＬ０に基準電圧を与えると共に、選択された第１の配線ＢＬ０に基準電圧に対して可変抵抗素子のプログラムに必要なプログラム電圧ＶＰＧＭを印加し、非選択の第２の配線にプログラム電圧ＶＰＧＭに対して整流素子がオンしない制御電圧ＶＰＧＭを印加することにより選択された第１及び第２の配線ＢＬ０，ＷＬ０に接続される可変抵抗素子のみをプログラムするセット動作に先立ち、非選択の第２の配線ＷＬ１，ＷＬ１を少なくともスタンバイ電圧ＶＰＧＭまでプリチャージしておく。 （もっと読む）

【課題】高誘電体膜を用いたキャパシタ構造を有し、平坦化及び微細分離が可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】基板４０と、基板４０上に配置された複数の下部電極１０と、複数の下部電極１０上に連続的に配置された高誘電体膜２０と、高誘電体膜２０上に配置された上部電極３０とを備える。 （もっと読む）

【課題】製造工程における強誘電体キャパシタの特性の劣化を抑制することができる強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】強誘電体メモリ装置１００は、基板１２と、基板１２の上方に形成され、下部電極層５２、強誘電体層５４および上部電極層５６を有する強誘電体キャパシタ５０と、強誘電体キャパシタ５０を覆う層間絶縁層８４と、層間絶縁層８４を貫通し、上部電極層５６に接続されたコンタクト部６０と、コンタクト部６０を構成するプラグ層６４と、を含み、プラグ層６４は、導電性の金属酸化物からなる。 （もっと読む）

【課題】第１及び第２の配線とメモリセルとを精度良く位置決めする。
【解決手段】第１の配線材料を形成し、第１の配線材料の上にメモリセルを構成するメモリセル材料を積層する。積層された第１の配線材料及びメモリセル及びメモリセル材料に第１方向に延びる複数の平行な第１の溝を形成して第１方向に延びる第１の配線２７及びこの第１の配線２７に自己整合された第１の溝で分離されたメモリセル材料を形成する。次に、第１の溝に層間絶縁膜を埋め込んでブロック体を形成する。ブロック体の上に第２の配線材料を積層し、第２の配線材料が積層されたブロック体に、第１方向と交差する第２方向に延び、深さが第１の配線２７に達する複数の平行な第２の溝を形成して前記第２方向に延びる第２の配線３６及びこの第２の配線３６に自己整合された、第１及び第２の溝で分離されたメモリセル２８〜３２を形成する。 （もっと読む）

【課題】多層構造体の積層方向への配線形成工程を削減してコスト低減を図る。
【解決手段】セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。各セルアレイ層ＭＡの第１又は第２の配線と半導体基板５１とをそれぞれ個別に接続するセルアレイ層の積層方向に延びる複数のビアＺＢを有する。ビアＺＢは、複数のセルアレイ層ＭＡに跨って連続的に形成され、且つ始端位置と終端位置とが等しい複数のビアＺＢが、異なるセルアレイ層の第１又は第２の配線に接続されている。 （もっと読む）

【課題】可変抵抗素子の電流密度を増加させると共に、メモリセル全体での消費電力を低減することができる不揮発性半導体装置及びその製造方法を提供する。
【解決手段】複数の第１の配線ＷＬと、これら複数の第１の配線ＷＬと交差する複数の第２の配線ＢＬと、第１及び第２の配線ＷＬ，ＢＬの交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子ＶＲと、非オーミック素子ＮＯを含むメモリセルとを有する。ワード線ＷＬ側からビット線ＢＬ側へと非オーミック素子ＮＯ、可変抵抗素子ＶＲ及び電極ＥＬがこの順に配置されて形成された柱状のメモリセルは、可変抵抗素子ＶＲの断面積が他の部分の断面積よりも小さくなるように、非オーミック素子ＮＯ側から電極ＥＬ側へと断面積を徐々に減少させたテーパ状に形成されている。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

【課題】可変抵抗素子を用いた不揮発性半導体装置において、多値データの書き込みを高速に行う。
【解決手段】可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルをマトリクス状に配置してなるメモリセルアレイと、３値以上の書き込みデータに基づいて可変抵抗素子の抵抗値を３段階以上に変化させる複数種類の書き込みパルスを生成出力するパルスジェネレータと、書き込みアドレスに基づいてメモリセルアレイの書き込むべきメモリセルを選択してパルスジェネレータから生成出力された書き込みパルスを供給する選択回路とを備える。 （もっと読む）

【課題】可変抵抗素子を用いた不揮発性半導体装置において、ベリファイによる書き込み品質の向上を図る。
【解決手段】可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルをマトリクス状に配置してなるメモリセルアレイと、書き込みデータに基づいて前記可変抵抗素子の抵抗値を変化させる複数種類の書き込みパルスを生成出力するパルスジェネレータと、パルスジェネレータにより生成出力された書き込みパルスをメモリセルに印加する選択回路と、メモリセルからベリファイ読み出しを行うセンスアンプと、センスアンプの出力からベリファイ結果を判定するステータス判定回路と、ステータス判定回路のベリファイ結果に基づいてメモリセルに追加書き込みを行う制御回路とを備える。 （もっと読む）

【課題】
本発明はＭＦＭＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｕｂｓｔｒａｔｅ）構造を有する電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法を提供する。
【解決手段】本発明に係るＭＦＭＳ型電界効果トランジスタ及び強誘電体メモリ装置はソース及びドレイン領域とその間にチャネル領域が形成される基板と、基板のチャネル領域の上側に形成されるバッファ層と、バッファ層上に形成される強誘電体層、及び強誘電体層上に形成されるゲート電極を備えて構成され、バッファ層が導電性材質で構成される。 （もっと読む）

【課題】 強誘電体の結晶化における熱負荷を低減することができる強誘電体薄膜の形成方法、強誘電体メモリならびに強誘電体メモリの製造方法、および半導体装置ならびに半導体装置の製造方法を提供する。
【解決手段】 本発明に係る強誘電体薄膜の形成方法は、基板１０上に形成された非晶質の酸化物薄膜３０にパルス状のレーザー光またはランプ光を照射して当該酸化物の微結晶核４０を形成する工程と、前記微結晶核４０を有する薄膜にパルス状のレーザー光またはランプ光を照射して前記酸化物を結晶化させて強誘電体５０を形成する工程と、を含む。 （もっと読む）