【課題】動作速度の高速化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、第１の方向に延在する複数のビット線ＢＬと、それぞれが複数のＮＡＮＤストリングを有する複数のブロックＢＬＫを備え、各ＮＡＮＤストリングは、直列接続されたメモリセル群と、メモリセル群の両端にそれぞれ接続された選択トランジスタＳＴ１，ＳＴ２とを有し、選択トランジスタＳＴ１の電流経路の一端はビット線ＢＬに接続され、選択トランジスタＳＴ２の電流経路の一端はソース線ＣＥＬＳＲＣに接続された、メモリセルアレイ１０と、メモリセルアレイ１０を２つに分割するようにして、メモリセルアレイ１０内に配置され、かつビット線ＢＬの電圧を充電及び放電する電圧制御回路２０とを含む。 （もっと読む）

【課題】トランジスタ間の分離性が良好な半導体装置を提供する。
【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。 （もっと読む）

【課題】複数のトランジスタが高集積化された素子の少なくとも一のトランジスタに、作製工程数を増加させることなくバックゲートを設ける。
【解決手段】複数のトランジスタが上下に積層されて設けられた素子において、少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられ、下部のトランジスタが有するゲート電極層を上部のトランジスタのチャネル形成領域と重畳するように配して、該ゲート電極層と同一の層の一部を上部のトランジスタのバックゲートとして機能させる。下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、ゲート電極が露出され、上部のトランジスタのソース電極及びドレイン電極となる層に接続されている。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】セルアレイ内部とセルアレイの端部とでパターンを均一に形成できる半導体装置の製造方法を提供すること。
【解決手段】 本発明は、第１の領域と第２の領域とが画定された基板上にエッチング対象層を形成するステップと、該エッチング対象層上に第１の開口を有する第１の感光膜パターンを形成するステップと、該第１の感光膜パターンの表面に遮光膜を形成するステップと、該遮光膜が形成された第１の感光膜パターン上に、前記第１の領域と第２の領域とを同時に露光して複数の第２の開口を有する第２の感光膜パターンを形成するステップと、前記第１の感光膜パターンと第２の感光膜パターンとをエッチングバリアとして、前記エッチング対象層をエッチングして複数のパターンを形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。 （もっと読む）

【課題】周辺回路部内に配置する上層配線の本数を削減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】基板表面にメモリセル部及びセンスアンプが設けられた基板１００と、センスアンプ下の基板内に形成された第２素子分離領域及び第２素子領域２０１，２０２と、第２素子領域上に順に形成されたゲート絶縁膜及びゲート電極を含み、センスアンプ内に配置された周辺トランジスタ（ゲート電極）２０６と、同じ層に配置された複数の配線２０８と、メモリセル部内にて基板上に配置され、メモリセル部とセンスアンプとを電気的に接続する複数のビット線ＢＬとを備え、第２素子領域は、帯状の形状を有する第１及び第２の帯状部２１１と、第１の帯状部と第２の帯状部とを接続するよう形成された接続部２１２とを含み、更に、第２素子領域の接続部上に形成され、いずれか１つの配線と電気的に接続されたソースコンタクト（Ｃ_S1，Ｃ_S2）を備える。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。 （もっと読む）

【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。
【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】従来の強誘電体メモリと比べてメモリセルのサイズを縮小し、かつ、メモリ容量を増大させることができる半導体記憶装置を提供する。
【解決手段】メモリは、半導体基板の表面に形成された第１の拡散層と、第１の拡散層上に設けられたボディ領域と、ボディ領域上に設けられた第２の拡散層と、ボディ領域の第１の側面に設けられた強誘電体膜を含む第１のゲート絶縁膜と、ボディ領域の第２の側面に設けられた強誘電体膜を含む第２のゲート絶縁膜と、ボディ領域の第１の側面に第１のゲート絶縁膜を介して設けられている第１のゲート電極と、ボディ領域の第２の側面に第２のゲート絶縁膜を介して設けられている第２のゲート電極とを備え、第１および第２の拡散層、ボディ領域、第１および第２のゲート絶縁膜、並びに、第１および第２のゲート電極はメモリセルを構成し、各メモリセルは、第１および第２のゲート絶縁膜の分極状態によって複数の論理データを記憶する。 （もっと読む）

【課題】高速性と読み出し精度を満足可能なレベルとする。
【解決手段】センスアンプ７Ａは、前記可変セル抵抗Ｒｃｅｌｌが接続されたビット線ＢＬの電位を参照電位ＶＲＥＦと比較し、情報の論理を読み出す。ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能である。ダイナミックセンス動作では、センスノードＳＮをプリチャージ電圧ＶＲにプリチャージし、プリチャージ電圧ＶＲとプレート線ＰＬの電圧との電圧差で読み出しを行う。スタティックセンス動作では、センスノードＳＮに電流負荷ＩＲｅｆを接続した状態で読み出しを行う。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体を用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。 （もっと読む）