【課題】ビット線間の寄生容量による影響を低減することにより、高精度のデータの読出しを可能にする半導体メモリを提供する。
【解決手段】１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。 （もっと読む）

【課題】半導体装置の省スペース化を実現する。
【解決手段】半導体基板５に、センスアンプが備えられた周辺回路領域Ｓとメモリセル領域Ｍとが区画形成され、メモリセル領域Ｍにおいて、半導体基板５の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線９とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板５一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にはビット配線１５が形成されており、ビット配線１５が周辺回路領域Ｓまで延長され、周辺回路領域Ｓにおいてビット配線１５が前記センスアンプを構成するMOSトランジスタのゲート電極Ｇとされていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】セルデータ読み出しのシグナルマージンを向上させることができる強誘電体メモリおよびその制御方法を実現する。
【解決手段】本発明の実施形態における強誘電体メモリは、セルキャパシタとセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つのメモリセルにおいてセルキャパシタの下部電極同士または上部電極同士が接続されるよう複数のメモリセルが直列に接続されて、その一端がビット線（/ＢＬ、ＢＬ）に接続され、他端がプレート線（/ＰＬ０、ＰＬ０）に接続されたセルブロック（ＭＢ０、ＭＢ１）と、下部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合と、上部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合とでセルキャパシタの電極間にかかる電界が同じ方向に印加されるようにプレート線（/ＰＬ０、ＰＬ０）およびビット線（/ＢＬ、ＢＬ）を制御する制御回路１１および１２を有する。 （もっと読む）

【課題】不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの均一性が向上される３次元半導体装置の製造方法、及び当該製造方法によって製造された３次元半導体装置を提供する。
【解決手段】この製造方法は、基板１０の上に複数の第１の膜（鋳型膜）１２０及び複数の第２の膜（犠牲膜）が交互に積層された積層膜構造体を形成する段階、積層膜構造体を貫通する開口部、及び開口部周囲にアンダーカット領域を形成する段階、アンダーカット領域に局所的に配置される絶縁スペーサー１５５を形成する段階、絶縁スペーサー１５５が形成された開口部内に半導体パターン１６５を形成する段階を含む。 （もっと読む）

【課題】本実施形態は、データ書き込みの高速化をはかり得る不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置によれば、半導体基板上に積層された複数のワード線に、電荷蓄積層を有する複数のメモリセルがそれぞれ接続され、且つ、隣接するメモリセル間で電荷蓄積層が連続しているセル構造のメモリセルアレイと、前記メモリセルアレイのｎ番目（ｎは自然数）のワード線に接続されたメモリセル群にデータを書き込む際に、（ｎ−１）番目及び（ｎ＋１）番目のワード線に接続されたメモリセル群に同一の書き込み電圧を同時に印加するよう制御する制御回路と、を具備したことを特徴とする。 （もっと読む）

【課題】電源線等への電圧供給源であるポンプの面積を削減でき、電源線等に電圧を転送するスイッチ回路のストレスを緩和できる不揮発性半導体記憶装置を提供する。
【解決手段】第１領域と第２領域との間に配置されたセルアレイ１１と、第１領域に配置された第１，第２ローデコーダ１２−０と、第１領域に配置され、第１ローデコーダに電圧を伝送する第１電源線ＶRDEC_Ｔ<０>、第２ローデコーダに電圧を伝送する第２電源線ＶRDEC_Ｂ<０>と、第１，第２電源線に電圧を供給するロー系周辺回路１７と、第１電源線と回路１７との間を接続または遮断状態に切り換える第１スイッチ回路ＳＷＶ_Ｔ<０>と、第２電源線と回路１７との間を接続または遮断状態に切り換える第２スイッチ回路ＳＷＶ_Ｂ<０>とを備える。書き込み動作時に、第１スイッチ回路は第１電源線と回路１７との間を接続状態にし、第２スイッチ回路は第２電源線と回路１７との間を遮断状態にする。 （もっと読む）

【課題】書き込み可能回数が多く、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】複数の第１の配線、複数の第１の配線に交差する複数の第２の配線、並びに複数の第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を含む複数のメモリセル、を有するメモリセルアレイと、複数の第１の配線の少なくとも一端に接続され、第１の配線を選択する第１のデコーダと、複数の第２の配線の両端に接続されて第１のデコーダが選択した第１の配線と第２の配線の両端との距離に応じていずれか一方が第２の配線を選択する少なくとも一対の第２のデコーダと、第１のデコーダ及び第２のデコーダによって選択された第１の配線及び第２の配線間に所定の電圧を印加する電圧印加回路とを備える。 （もっと読む）

【課題】選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイと制御部とを備える。制御部は、選択メモリセルに書き込みパルス電圧を印加するとともに、非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作、及び書き込みパルス電圧を上昇させるステップアップ動作を繰り返す制御を司る。制御部は、第１期間では、中間電圧を一定の値に保ち、第２期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。制御部は、第１期間では、書き込みパルス電圧を第１のステップアップ値で上昇させる動作を含み、第２期間では、書き込みパルス電圧を第１のステップアップ値より小さい第２のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。 （もっと読む）

【課題】消去回数の増加を抑制し、書き込み速度の向上及びメモリセルの劣化を防止することが可能な半導体記憶装置を提供すること。
【解決手段】読み出しレベルに応じてデータを保持可能なセルＭＣが形成されたセルアレイ１と、前記セルＭＣに書き込まれた回数Ｎ（Ｎ：０以上の整数）をカウントし、その回数に応じて書込電圧Ｖｐｇｍ及び読出電圧Ｖｃｇｒを前記セルに転送する制御部９と、前記書込電圧を用いてデータを書み込み、前記読出電圧を発生し、データを読み出す電圧発生回路とを具備し、書込要求があると、前記読出電圧を発生させ、前記データを読み出し、読み出された閾値電圧より高い閾値電圧に遷移させる前記書き込み電圧を前記電圧発生回路に発生させ、前記セルへの前記回数Ｎ回目（≧２）の書き込み要求が規定値に達していると、前記制御部は前記セルが保持する前記データを消去させる。 （もっと読む）

【課題】高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、書込回路とを備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、書込回路が、セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整する。 （もっと読む）

【課題】選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。制御回路は、消去動作時、選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧まで上げ、非選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧よりも低い第２電圧に設定すると共に、選択セルユニット及び非選択セルユニットに含まれる第１メモリトランジスタのゲートに第２電圧以下の第３電圧を印加する。 （もっと読む）

【課題】相変化メモリの信頼性を向上させる。
【解決手段】例えば、ワード線ＷＬ０とビット線ＢＬ０の交点に設けられたメモリセル内の相変化素子に対して、この相変化素子をｒｅｓｅｔ動作によってアモルファス状態にする場合、ビット線ＢＬ０の立ち上がり時間ｔｒｂ／立ち下がり時間ｔｆｂを、ワード線ＷＬ０の立ち上がり時間ｔｒｗ／立ち下がり時間ｔｆｗより長くなるように構成する。この際に、ｒｅｓｅｔ動作で必要な相変化素子の急冷は、ワード線ＷＬ０の立ち下がり時間ｔｆｗを用いて行う。このような構成および動作を用いることで、ビット線ＢＬ０とワード線ＷＬ１の交点に設けられた非選択メモリセル内の相変化素子に対するディスターブ電流ＩＢＬ０１が低減する。 （もっと読む）

【課題】低電源電圧下においても、安定かつ高速に動作する半導体記憶装置を実現する。
【解決手段】メモリセル列ごとにアレイ電源線（ＡＲＶＤ）およびダウン電源線（ＤＷＶＤ）を配置する。ダウン電源線は、読出し時に接地に結合され、書込み時にフローティング状態とされる。書込み時、選択列のアレイ電源線への電源電圧の供給を停止するとともに該アレイ電源線を対応のダウン電源線に接続する。電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 （もっと読む）

【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】平坦な表面上に絶縁膜を形成し、絶縁膜上に第１のマスクを形成し、第１のマスクにスリミング処理を行うことにより、第２のマスクを形成し、第２のマスクを用いて絶縁膜にエッチング処理を行うことにより、絶縁層を形成し、絶縁層を覆うように酸化物半導体層を形成し、酸化物半導体層を覆うように導電膜を形成し、導電膜に研磨処理を行うことにより導電膜表面を平坦化し、導電膜をエッチング処理して導電層とすることにより酸化物半導体層の最上部の表面よりも導電層の表面を低くし、導電層と酸化物半導体層に接するゲート絶縁膜を形成し、ゲート絶縁膜の上で絶縁層と重畳する領域にゲート電極を形成する。 （もっと読む）

【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１及び第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された読み出し信号線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）