不揮発性半導体記憶装置
【課題】選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイと制御部とを備える。制御部は、選択メモリセルに書き込みパルス電圧を印加するとともに、非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作、及び書き込みパルス電圧を上昇させるステップアップ動作を繰り返す制御を司る。制御部は、第1期間では、中間電圧を一定の値に保ち、第2期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。制御部は、第1期間では、書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、第2期間では、書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイと制御部とを備える。制御部は、選択メモリセルに書き込みパルス電圧を印加するとともに、非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作、及び書き込みパルス電圧を上昇させるステップアップ動作を繰り返す制御を司る。制御部は、第1期間では、中間電圧を一定の値に保ち、第2期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。制御部は、第1期間では、書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、第2期間では、書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
NAND型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したNANDセルユニットを配列して構成される。各NANDセルユニットの両端は、それぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。NANDセルユニット内のメモリセルの制御ゲート電極CGはそれぞれ異なるワード線に接続される。NANDセルユニット内では、複数のメモリセルがソース、ドレインを共有して直列接続される。NAND型フラッシュメモリは、選択ゲートトランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、NAND型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【0003】
NAND型フラッシュメモリでは、データ書き込みと消去は、多くのメモリセルに対して同時にFNトンネル電流を流すことにより行われる。具体的に、データ書き込みは、1本のワード線を共有するメモリセルの集合を1ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し(書き込みベリファイ)動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて(ステップアップさせて)同様の書き込み動作、書き込みベリファイ動作が繰り返される。
【0004】
また、NAND型フラッシュメモリのデータ消去は、ワード線及び選択ゲート線を共有するNANDセルユニットの集合として定義されるブロック単位で行われる。ブロック単位のデータ消去に際しても、メモリセルが消去状態になったか否か、すなわちメモリセルの閾値電圧が一定の閾値電圧範囲に含まれるか否かを確認するためのベリファイ読み出し(消去ベリファイ)動作が必要になる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて(ステップアップさせて)同様の消去動作、消去ベリファイ動作が繰り返される。
【0005】
ところで、1つの選択メモリセルに対し書き込みパルス電圧をステップアップさせて書き込み動作を行う際、非選択メモリセルに印加する中間電圧もステップアップさせることがある。このとき、中間電圧の影響により、選択メモリセルに対して過剰な電荷が注入されるおそれがある。選択メモリセルに対して過剰な電荷が注入されると、所望の値よりも大きく閾値電圧が変化し、NAND型フラッシュメモリに正確にデータを書き込むことができないという問題がある。このため、非選択メモリセルに印加する中間電圧により選択メモリセルに与えられる影響をできるだけ緩和することが望まれている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−140542号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも選択メモリセルに隣接する非選択メモリセルに書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込みパルス電圧の印加回数が第1の回数より少ない第1期間では、中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第1の回数以上である第2期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。また制御部は、第1期間では、書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、第2期間では、書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図2】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図3】書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。
【図4】書き込みベリファイ動作時にNANDセルユニットに印加される電圧を説明する図である。
【図5】書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。
【図6】書き込みパルス電圧Vpgmのステップアップ値ΔVを変化させることを説明したグラフである。
【図7】比較例に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図8】不揮発性半導体記憶装置の動作を説明する模式図である。
【図9】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図10】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図11】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図12】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図13】本発明の第3の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【発明を実施するための形態】
【0010】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【0011】
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。
【0012】
メモリセルアレイ1は、NANDセルユニット10がマトリクス配列されて構成されている。一つのNANDセルユニット10は、直列に接続された複数のメモリセルMC(MC0、MC1、・・・、MC31)と、その両端に接続される選択ゲートトランジスタS1、S2により構成されている。図示は省略するが、1つのメモリセルMCは、周知の積層ゲート型の構造とすることができる。メモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜(トンネル絶縁膜)上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。NANDセルユニット10内のメモリセルMCの制御ゲート電極はそれぞれ異なるワード線WL(WL0、WL1、・・・、WL31)に接続されている。
【0013】
選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続されている。選択ゲートトランジスタS1、S2のゲート電極はワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続されている。1本のワード線WLを共有するメモリセルMCの集合は、1ページを構成する。メモリセルMCが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、1本のワード線WLを共有するメモリセルMCの集合は2ページ以上の複数ページを構成することもある。
【0014】
図1に示すように、ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。メモリセルアレイ1には、ビット線BL方向に複数のブロックBLK(BLK0、BLK1、・・・、BLKn)が構成される。これらの複数のブロックを含むメモリセルアレイ1は、シリコン基板の一つのセルウェル(CPWELL)内に形成されている。
【0015】
メモリセルアレイ1のビット線BLには、複数のセンスアンプSAを有するセンスアンプ回路2が接続されている。センスアンプSAは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路2はカラム選択ゲートを有する。ロウデコーダ(ワード線ドライバWDRVを含む)3は、ワード線WL及び選択ゲート線SG1、SG2を選択して駆動する。
【0016】
データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【0017】
具体的に、コントローラ4は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。またコントローラ4は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【0018】
電圧発生回路7は、コントローラ4からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧発生回路7は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【0019】
図2は、メモリセルMCに記憶されるデータと閾値電圧の関係を示す図である。2値データ記憶の場合、メモリセルMCが負の閾値電圧を有している場合を論理“1”データを保持する“1”セル、正の閾値電圧を有している場合を論理“0”データを保持する“0”セルと定義する。メモリセルMCを“1”データ状態にする動作を消去動作、“0”状態にする動作を書き込み動作とする。
【0020】
[消去動作]
NAND型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル(CPWELL)に消去パルス電圧Vera(10V〜30V程度)が、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。
【0021】
また、ビット線BL及びソース線CELSRCもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Veraは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vera+ΔVを用いて消去動作が実行される。
【0022】
[書き込み動作]
図3は、書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線(WL1)には書き込みパルス電圧Vpgm(約10V〜25V)を印加する。また、非選択ワード線(WL0、WL2、WL3・・・)には書き込み中間電圧Vpass(約5V〜15V)を印加し、選択ゲート線SG2には、電圧Vddを印加する。
【0023】
この書き込み動作に先立って、ビット線BL及びNANDセルユニット10は、書き込みデータに応じてプリチャージされる。具体的には、“0”データを書き込む場合には、センスアンプ回路2からビット線BLに0Vが印加される。このビット線電圧は、選択ゲートトランジスタS2及び非選択メモリセルMCを介して選択ワード線WL1に接続されたメモリセルMCのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルMCのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルMCの閾値電圧が正側にシフトする(“0”セル)。
【0024】
“1”書き込み(即ち選択メモリセルMCに“0”データを書き込まない、書き込み禁止)の場合は、ビット線BLに電圧Vddが印加される。このビット線電圧Vddが、選択ゲートトランジスタS2の閾値電圧分低下してNANDセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Vpgmや中間電圧Vpassを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルMCは“1”データを保持する。
【0025】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Vpgmは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vpgm+ΔVを用いて書き込み動作が実行される。ここで、最初に与えられる書き込みパルス電圧は電圧Vpgm0である。なお、後に詳述するように、ステップアップ値ΔVの値は可変とすることができる。
【0026】
[読み出し動作]
データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vread(約3V〜8V程度)を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
【0027】
[書き込みベリファイ動作]
データ読み出し時、設定された閾値電圧状態と読み出し電圧0Vとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“0”データの閾値電圧分布の下限値Vpv及び“1”データの閾値電圧分布の上限値Vevが、電圧0Vとの間で適切なマージンを有するような制御が必要となる(図2参照)。
【0028】
そのため、前述した書き込み動作において書き込みパルス電圧Vpgmを印加した後に、選択メモリセルMCの閾値電圧がその下限値Vpv以上になっていることを確認するためのベリファイ読み出し(書き込みベリファイ)動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Vev以下になっていることを確認するためのベリファイ読み出し(消去ベリファイ)動作を行う。
【0029】
図4は、書き込みベリファイ動作時にNANDセルユニット10に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)及び選択ゲート線SG1、SG2には読み出しパス電圧Vread(約3V〜8V程度)を印加する。また、ビット線BLには電圧Vdd、共通ソース線CELSRCには0Vを印加する。ここで、選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に書き込みベリファイ電圧Vpvを与える。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
【0030】
選択メモリセルMCがデータ“0”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、NANDセルユニット10内には電流が流れない。一方、選択メモリセルMCの閾値電圧がデータ“0”状態の分布まで到達していないとき、NANDセルユニット10内には電流が流れる。選択メモリセルMCがデータ“0”状態に書き込まれていることが検出されたら、選択メモリセルMCの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルMCがデータ“0”状態に書き込まれていなければ、選択メモリセルMCに対して、再度書き込み動作を行う。
【0031】
[ステップアップ動作]
図5は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Vpgmは、初期値Vpgm0よりもステップアップ値ΔV(>0)だけ大きい電圧(Vpgm0+ΔV)に設定される(図5参照)。この再設定後の大きな書き込みパルス電圧Vpgm=Vpgm0+ΔVによっても書き込み不十分のメモリセルMCがある場合、更にステップアップ値ΔVだけ書き込みパルス電圧を大きくするステップアップ動作を行う(Vpgm=Vpgm0+2ΔVとする)。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧VpgmはΔVずつステップアップする。なお、ステップアップ幅は均等にΔVずつ増加させるものに限られず、書き込みパルス電圧Vpgmは1つ前の書き込みパルス電圧より大きくなるような値であればよい。以下の実施の形態においては、このステップアップ値ΔVの制御について説明する。
【0032】
[書き込みパルス電圧のステップアップ値の制御]
上述したように、書き込みパルス電圧Vpgmは、書き込みベリファイ動作の結果に従って電圧ΔVずつステップアップする。ここで、書き込みパルス電圧Vpgmのステップアップ値ΔVの値は、以下のように制御することができる。図6は、書き込みパルス電圧Vpgmのステップアップ値ΔVを変化させることを説明したグラフである。図6には、書き込み動作時の書き込みパルス電圧Vpgm及び中間電圧Vpassの電圧を表すグラフと、書き込み動作時の選択メモリセルMCの閾値電圧の変化を表すグラフとを並べて示している。図6の横軸は書き込み動作時のパルス印加回数を表している。
【0033】
図6に示すように、まず書き込みパルス電圧Vpgmを電圧Vpgm0に設定して書き込み動作が開始される。ここで、グラフ上のドット部分が書き込みパルス電圧Vpgm及び中間電圧Vpassの印加を表し、ドットとドットの間に書き込みベリファイ動作が実行される。パルス印加回数が所定回数に達する前の期間(第1期間)において、書き込みパルス電圧Vpgmはステップアップ値ΔV1(第1のステップアップ値)で上昇する。この第1期間において、中間電圧Vpassの値は一定の電圧値Vpass0のまま保たれる。
【0034】
書き込みパルス電圧Vpgmの印加回数が所定回数(第1の回数)に達した後の期間(第2期間)において、書き込みパルス電圧Vpgmはステップアップ値ΔV2(第2のステップアップ値)で上昇する。ここで、ステップアップ値ΔV2はステップアップ値ΔV1よりも小さい値である。ここで、第1期間の全体においてステップアップ値ΔV1は一定の値に固定され、第2期間の全体においてステップアップ値ΔV2は一定の値に固定される。
【0035】
書き込みパルス電圧Vpgmのステップアップ動作が繰り返されると、選択ワード線WLに接続された書き込み禁止メモリセルMCにおける制御ゲート電極とチャネルとの電位差が大きくなり、書き込み禁止メモリセルMCに誤ってデータが書き込まれるおそれがある。そこで、書き込み禁止メモリセルMCに対するデータの誤書き込みを防ぐため、中間電圧Vpassをステップアップさせて書き込み禁止メモリセルMCのチャネル電位を上昇させる。本実施の形態の不揮発性半導体記憶装置は、図6に示す第2期間において、中間電圧Vpassをステップアップ値ΔV3で上昇させる。
【0036】
書き込みパルス電圧Vpgmや、中間電圧Vpassの電圧値は、電圧発生回路7により制御することができる。例えば、電圧制御回路7内の昇圧回路の数を変化させることにより、書き込みパルス電圧Vpgmや、中間電圧Vpassの電圧を制御することができる。
【0037】
本実施の形態の不揮発性半導体記憶装置において、第2期間に書き込みパルス電圧Vpgmのステップアップ値ΔV2の値を小さくすることにより、中間電圧Vpassに起因する影響を緩和して、選択メモリセルMCに対して正確にデータを書き込むことができる。この中間電圧Vpassに起因する影響の緩和について、図7及び図8を参照して説明する。
【0038】
図7は、比較例の書き込みパルス電圧Vpgmのステップアップ動作を説明したグラフである。また、図8は、書き込み動作において印加される書き込みパルス電圧Vpgm及び中間電圧VpassによるメモリセルMCへの影響を模式的に示す図である。図8は、メモリセルMCの断面図を模式的に示している。メモリセルMCは、セルウェルCPWELLと、セルウェルCPWELL上に形成された浮遊ゲート電極FG及び制御ゲート電極CGを有する。制御ゲート電極CGは紙面垂直方向に伸びるワード線WLの一部である。
【0039】
図7に示すように、比較例の書き込み動作では、第1期間及び第2期間のいずれにおいても書き込みパルス電圧Vpgmのステップアップ値がΔV1に設定されている。すなわち、中間電圧Vpassがステップアップ動作をしているか否かに関らず、書き込みパルス電圧Vpgmは一定のステップアップ値ΔV1で上昇する。
【0040】
図8に示すように、選択メモリセルMCの浮遊ゲート電極FGに対しては、選択メモリセルMCに印加される書き込みパルス電圧Vpgmに加えて非選択メモリセルMCに印加される中間電圧Vpassによる影響が及ぶ。選択メモリセルMCの浮遊ゲート電極FGの電位は、選択ワード線WLnのみならず、中間電圧Vpassが印加される非選択ワード線(WLnー1、WLn+1)との容量結合によっても上昇する。
【0041】
ここで、図7に示すように、書き込みパルス電圧Vpgmが一定のステップアップ値ΔV1で上昇することに加えて、第2期間で中間電圧Vpassがステップアップ動作を開始すると、浮遊ゲート電極FGの電位が大きく上昇する。そのため、想定されていた電荷量よりも多くの電荷が浮遊ゲート電極FGに注入される。その結果、図7の閾値電圧変化のグラフに示すように、実際の選択メモリセルMCの閾値電圧は望ましい値よりも大きく変化する。所望の値よりも大きく閾値電圧が変化すると、選択メモリセルMCに正確にデータを書き込むことができないおそれがある。
【0042】
一方、図6に示すように、書き込みパルス電圧Vpgmのステップアップ値が、第1期間ではΔV1、第2期間ではΔV2となるようにステップアップ動作を行うと、第2期間において浮遊ゲート電極FGの電位の上昇が緩やかになる。そのため、過剰な電荷が浮遊ゲート電極FGに注入されることがない。その結果、図6の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第1期間と第2期間とで略一定となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0043】
なお、図6に示した書き込みパルス電圧Vpgmの上昇幅は、第1期間の全体においてΔV1で固定され、第2期間の全体においてΔV2で固定されていた。この書き込みパルス電圧Vpgmの上昇幅は、コントローラ4により制御できる。例えば、第1期間のステップアップ動作においてΔV1の値を互いに異なる値に変化させるとともに、第2期間のステップアップ動作においてΔV2の値を互いに異なる値に変化させることもできる。第2期間のステップアップ値ΔV2が、第1期間のステップアップ値ΔV1よりも小さくなるように制御すれば、ステップアップ値ΔV1、ΔV2の値は異なる値に設定することができる。ΔV2<ΔV1を満たすような書き込みパルス電圧Vpgmのステップアップ動作であれば、選択メモリセルMCへの誤書き込みを防止することができる。
【0044】
図9は、第2期間における書き込みパルス電圧Vpgmのステップアップ値の値を変化させることを説明したグラフである。図9に示す例では、第2期間で中間電圧Vpassのステップアップを開始した後、1回目の書き込みパルス電圧Vpgmのステップアップ動作を行わない。すなわち、書き込みパルス電圧Vpgmのステップアップ値を0とする。その後、書き込みパルス電圧Vpgmはステップアップ値ΔV2で上昇する。図9に示す例では、第2期間においてステップアップ値が変化している。
【0045】
第2期間になり、中間電圧Vpassのステップアップ動作を開始すると、選択メモリセルMCは中間電圧Vpassに起因する影響により、閾値電圧が急激に変化するおそれがある。しかし、第2期間の1回目の書き込みパルス電圧Vpgmのステップアップ動作を行わないことにより、選択メモリセルMCの閾値電圧の変化を抑制することができ、誤書き込みを防止することができる。
【0046】
また、書き込みパルス電圧Vpgmや中間電圧Vpassのステップアップ値、又は中間電圧Vpassのステップアップ開始時等の種々のパラメータはコントローラ4により適宜制御できる。一例として、コントローラ4は、消去動作時のパルス印加回数、NAND型フラッシュメモリへの書き込み/消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルMCがどの程度劣化した状態にあるかを判定する。この判定結果は、例えば図1に示すROMフューズ6に格納しておくことができる。コントローラ4は、この情報に基づき書き込みパルス電圧Vpgmや中間電圧Vpassのステップアップ値、又は中間電圧Vpassのステップアップ開始時等を変化させることもできる。
【0047】
[第2の実施の形態]
次に、本発明の第2の実施の形態を図10及び図11を参照して説明する。第2の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。ただし、第2の実施の形態の不揮発性半導体記憶装置は、書き込みパルス電圧Vpgmの印加回数が第2の回数(第1の回数<第2の回数)に達した後の期間(第3期間)では、中間電圧Vpassのステップアップ動作を実行しない。中間電圧Vpassのステップアップ動作が繰り返されると、非選択ワード線WLに接続された非選択メモリセルMCにおける制御ゲート電極CGとチャネルとの電位差が大きくなり、非選択メモリセルMCに誤ってデータが書き込まれるおそれがある。そこで非選択メモリセルMCに対するデータの誤書き込みを防ぐため、中間電圧Vpassのステップアップ動作を終了する。本実施の形態の不揮発性半導体記憶装置は、第3期間において中間電圧Vpassの値を一定の電圧値のまま保つ。
【0048】
図10に示すように、第3期間において、書き込みパルス電圧Vpgmはステップアップ値ΔV1で上昇する。ここで、第1期間と第3期間のステップアップ値ΔV1は同一の値に設定することができる。また、第1期間及び第3期間の全体においてステップアップ値ΔV1は一定の値に固定される。
【0049】
また、第3期間における書き込みパルス電圧Vpgmのステップアップ値は、第1期間のステップアップ値ΔV1と異なっていても良い。図11に示すように、第3期間における書き込みパルス電圧Vpgmのステップアップ値ΔV4として、ステップアップ値をΔV2<ΔV1<ΔV4となるように設定することもできる。
【0050】
第3期間において、中間電圧Vpassが一定値であるため、書き込みパルス電圧Vpgmをステップアップ値ΔV2のままステップアップすると、選択メモリセルMCの浮遊ゲート電極FGの電位が十分に上昇せず、電荷の注入量が減少するおそれがある。しかし、本実施の形態の不揮発性半導体記憶装置では、第3期間における書き込みパルス電圧Vpgmのステップアップ値をΔV1又はΔV4に設定している。そのため、第3期間において浮遊ゲート電極FGの電位を十分に上昇させて、必要な電荷を浮遊ゲート電極FGに注入することができる。その結果、図10及び図11の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第1期間、第2期間、及び第3期間で略一定となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0051】
[第3の実施の形態]
次に、本発明の第3の実施の形態を図12及び図13を参照して説明する。第3の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。上述の実施の形態において、不揮発性半導体記憶装置のメモリセルMCは2値データを記憶するものとして説明した。ここで、不揮発性半導体記憶装置のメモリセルMCは4値データ(2ビット/セル)を記憶することもできる。この場合、データの閾値電圧分布は図12のようになる。図12に示すように、閾値電圧の低い方から、4種類の閾値電圧分布(E、A、B、C)が設けられる。これらの閾値電圧分布に対して、4通りのデータ“11”、“01”、“00”、“10”が割り付けられる。ここで、閾値電圧分布Eは、一括ブロック消去により得られる負の閾値電圧状態である。書き込みベリファイ動作において、選択メモリセルMCにデータが書き込まれているか否かを判定する電圧は各閾値電圧分布A、B及びCの下限値AR、BR、及びCRである。
【0052】
選択メモリセルMCに対する書き込み動作により、書き込みパルス電圧Vpgmをステップアップさせていくと、分布Aが先に書き上がり、以下順に分布B、分布Cが書き上がる。ここで、メモリセルアレイ1に形成される各メモリセルMCは同一工程により製造されており、その動作特性も略等しい。そのため、何回の書き込みパルス電圧Vpgm印加によってデータ書き込みが終了するかも予め想定することが可能である。図13のグラフにおいて、書き込みパルス電圧印加回数5回〜10回の範囲が分布Aの書き込みが終了すると予想されるタイミングであるものとする。同様に、書き込みパルス電圧印加回数20回〜25回の範囲が分布Bの書き込みが終了すると予想されるタイミングであり、書き込みパルス電圧印加回数30回〜35回の範囲が分布Cの書き込みが終了すると予想されるタイミングであるものとする。
【0053】
本実施の形態は、中間電圧Vpassがステップアップする第2期間において、ステップアップ値ΔV1とΔV2の両方を用いて、書き込みパルス電圧Vpgmのステップアップ動作を行う。第2期間内の分布Bや分布Cの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Vpgmはステップアップ値ΔV2で上昇する。一方、第2期間であっても、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外では、書き込みパルス電圧Vpgmはステップアップ値ΔV1で上昇する。
【0054】
第2期間において、中間電圧Vpassがステップアップしている際に書き込みパルス電圧Vpgmがステップアップ値ΔV1で上昇すると、選択メモリセルMCの浮遊ゲート電極FGの電位が大きく上昇する。そのため、多くの電荷が浮遊ゲート電極FGに注入され、選択メモリセルMCの閾値電圧も大きく変化する。しかし、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外では、選択メモリセルMCの閾値電圧が大きく変化しても選択メモリセルMCに誤ったデータが書き込まれるおそれは少ない。そのため、書き込みパルス電圧Vpgmをステップアップ値ΔV1で上昇させることができる。
【0055】
また、誤ったデータが書き込まれるおそれがない限りは、一度の書き込みパルス電圧Vpgm印加により多くの電荷が浮遊ゲート電極FGに注入されることが望ましい。選択メモリセルMCの閾値電圧が大きく変化したほうが、早く書き込み動作を終了することができるからである。本実施の形態は、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外で選択メモリセルMCの閾値電圧を大きく変化させることができ、書き込み動作の高速化にも寄与する。
【0056】
一方、分布Bや分布Cの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Vpgmをステップアップ値ΔV2で上昇させている。そのため、選択メモリセルMCの浮遊ゲート電極FGの電位上昇を抑えて、電荷の注入量を減少させることができる。その結果、図13の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第2期間の分布Bや分布Cの書き込みが終了すると予想されるタイミングでのみ小さい値となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0057】
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第3の実施の形態において、書き込みパルス電圧Vpgmの印加回数が何回のときに分布Bや分布Cの書き込みが終了すると予想されるタイミングを設定するかは可変とすることができる。
【0058】
多数の書き込み動作や消去動作が実行されるとメモリセルMCは劣化し、浮遊ゲート電極FGに電荷が注入されやすくなる(書き込み動作の速度が早くなる)。分布Bや分布Cの書き込みが終了すると予想されるタイミングを固定とすると、それ以外のステップアップ値ΔV1で書き込みパルス電圧Vpgmを上昇させているときに、誤ったデータが書き込まれるおそれがある。これに対し、コントローラ4は、消去動作時のパルス印加回数、書き込み/消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルMCがどの程度劣化した状態にあるかを判定し、分布Bや分布Cの書き込みが終了すると予想されるタイミングを変化させることができる。また、メモリセルに記憶されるデータは2値データや4値データであるものとして説明したが、これはその他の値のデータ(例えば、8値データやその他の多値データ)であってもよい。
【符号の説明】
【0059】
1・・・メモリセルアレイ、 2・・・センスアンプ回路、 3・・・ロウデコーダ、 4・・・コントローラ、 5・・・入出力バッファ、 6・・・ROMフューズ、 7・・・電圧発生回路、 10・・・NANDセルユニット、 21・・・NAND型フラッシュメモリ。
【技術分野】
【0001】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
NAND型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したNANDセルユニットを配列して構成される。各NANDセルユニットの両端は、それぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。NANDセルユニット内のメモリセルの制御ゲート電極CGはそれぞれ異なるワード線に接続される。NANDセルユニット内では、複数のメモリセルがソース、ドレインを共有して直列接続される。NAND型フラッシュメモリは、選択ゲートトランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、NAND型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
【0003】
NAND型フラッシュメモリでは、データ書き込みと消去は、多くのメモリセルに対して同時にFNトンネル電流を流すことにより行われる。具体的に、データ書き込みは、1本のワード線を共有するメモリセルの集合を1ページとしてページ単位で行われる。データ書き込み動作後には、メモリセルに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し(書き込みベリファイ)動作が行われる。書き込みベリファイ動作の結果、メモリセルに十分にデータが書き込まれていないと判断される場合には、書き込みパルス電圧を段階的に上昇させて(ステップアップさせて)同様の書き込み動作、書き込みベリファイ動作が繰り返される。
【0004】
また、NAND型フラッシュメモリのデータ消去は、ワード線及び選択ゲート線を共有するNANDセルユニットの集合として定義されるブロック単位で行われる。ブロック単位のデータ消去に際しても、メモリセルが消去状態になったか否か、すなわちメモリセルの閾値電圧が一定の閾値電圧範囲に含まれるか否かを確認するためのベリファイ読み出し(消去ベリファイ)動作が必要になる。消去ベリファイ動作の結果、消去が十分になされていないと判断される場合には、消去電圧を段階的に上昇させて(ステップアップさせて)同様の消去動作、消去ベリファイ動作が繰り返される。
【0005】
ところで、1つの選択メモリセルに対し書き込みパルス電圧をステップアップさせて書き込み動作を行う際、非選択メモリセルに印加する中間電圧もステップアップさせることがある。このとき、中間電圧の影響により、選択メモリセルに対して過剰な電荷が注入されるおそれがある。選択メモリセルに対して過剰な電荷が注入されると、所望の値よりも大きく閾値電圧が変化し、NAND型フラッシュメモリに正確にデータを書き込むことができないという問題がある。このため、非選択メモリセルに印加する中間電圧により選択メモリセルに与えられる影響をできるだけ緩和することが望まれている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−140542号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、選択メモリセルに与えられる影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、制御部とを備える。制御部は、データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも選択メモリセルに隣接する非選択メモリセルに書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、書き込みパルス電圧の印加回数が第1の回数より少ない第1期間では、中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第1の回数以上である第2期間では、中間電圧を所定のステップアップ値だけ上昇させるようにステップアップ動作を制御する。また制御部は、第1期間では、書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、第2期間では、書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むようにステップアップ動作を制御する。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図2】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図3】書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。
【図4】書き込みベリファイ動作時にNANDセルユニットに印加される電圧を説明する図である。
【図5】書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。
【図6】書き込みパルス電圧Vpgmのステップアップ値ΔVを変化させることを説明したグラフである。
【図7】比較例に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図8】不揮発性半導体記憶装置の動作を説明する模式図である。
【図9】本発明の第1の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図10】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【図11】本発明の第2の実施の形態に係る不揮発性半導体記憶装置の動作の他の例を説明するグラフである。
【図12】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図13】本発明の第3の実施の形態に係る不揮発性半導体記憶装置の動作を説明するグラフである。
【発明を実施するための形態】
【0010】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【0011】
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。
【0012】
メモリセルアレイ1は、NANDセルユニット10がマトリクス配列されて構成されている。一つのNANDセルユニット10は、直列に接続された複数のメモリセルMC(MC0、MC1、・・・、MC31)と、その両端に接続される選択ゲートトランジスタS1、S2により構成されている。図示は省略するが、1つのメモリセルMCは、周知の積層ゲート型の構造とすることができる。メモリセルMCは、ドレインとソースとの間に形成されたゲート絶縁膜(トンネル絶縁膜)上に形成された電荷蓄積層としての浮遊ゲート電極と、その浮遊ゲート電極上に、ゲート間絶縁膜を介して形成された制御ゲート電極とを有する。NANDセルユニット10内のメモリセルMCの制御ゲート電極はそれぞれ異なるワード線WL(WL0、WL1、・・・、WL31)に接続されている。
【0013】
選択ゲートトランジスタS1のソースは共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはビット線BLに接続されている。選択ゲートトランジスタS1、S2のゲート電極はワード線WLと並行する選択ゲート線SG1、SG2にそれぞれ接続されている。1本のワード線WLを共有するメモリセルMCの集合は、1ページを構成する。メモリセルMCが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、1本のワード線WLを共有するメモリセルMCの集合は2ページ以上の複数ページを構成することもある。
【0014】
図1に示すように、ワード線WLと選択ゲート線SG1、SG2を共有する複数のNANDセルユニット10の集合は、データ消去の単位となるブロックBLKを構成する。メモリセルアレイ1には、ビット線BL方向に複数のブロックBLK(BLK0、BLK1、・・・、BLKn)が構成される。これらの複数のブロックを含むメモリセルアレイ1は、シリコン基板の一つのセルウェル(CPWELL)内に形成されている。
【0015】
メモリセルアレイ1のビット線BLには、複数のセンスアンプSAを有するセンスアンプ回路2が接続されている。センスアンプSAは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路2はカラム選択ゲートを有する。ロウデコーダ(ワード線ドライバWDRVを含む)3は、ワード線WL及び選択ゲート線SG1、SG2を選択して駆動する。
【0016】
データ入出力バッファ5は、センスアンプ回路2と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ4は、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【0017】
具体的に、コントローラ4は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路2に転送され、アドレスデータはロウデコーダ3やセンスアンプ回路2に転送される。またコントローラ4は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【0018】
電圧発生回路7は、コントローラ4からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧発生回路7は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【0019】
図2は、メモリセルMCに記憶されるデータと閾値電圧の関係を示す図である。2値データ記憶の場合、メモリセルMCが負の閾値電圧を有している場合を論理“1”データを保持する“1”セル、正の閾値電圧を有している場合を論理“0”データを保持する“0”セルと定義する。メモリセルMCを“1”データ状態にする動作を消去動作、“0”状態にする動作を書き込み動作とする。
【0020】
[消去動作]
NAND型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル(CPWELL)に消去パルス電圧Vera(10V〜30V程度)が、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。
【0021】
また、ビット線BL及びソース線CELSRCもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Veraは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vera+ΔVを用いて消去動作が実行される。
【0022】
[書き込み動作]
図3は、書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線(WL1)には書き込みパルス電圧Vpgm(約10V〜25V)を印加する。また、非選択ワード線(WL0、WL2、WL3・・・)には書き込み中間電圧Vpass(約5V〜15V)を印加し、選択ゲート線SG2には、電圧Vddを印加する。
【0023】
この書き込み動作に先立って、ビット線BL及びNANDセルユニット10は、書き込みデータに応じてプリチャージされる。具体的には、“0”データを書き込む場合には、センスアンプ回路2からビット線BLに0Vが印加される。このビット線電圧は、選択ゲートトランジスタS2及び非選択メモリセルMCを介して選択ワード線WL1に接続されたメモリセルMCのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルMCのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルMCの閾値電圧が正側にシフトする(“0”セル)。
【0024】
“1”書き込み(即ち選択メモリセルMCに“0”データを書き込まない、書き込み禁止)の場合は、ビット線BLに電圧Vddが印加される。このビット線電圧Vddが、選択ゲートトランジスタS2の閾値電圧分低下してNANDセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込みパルス電圧Vpgmや中間電圧Vpassを印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲート電極への電荷注入が行われない。従って、メモリセルMCは“1”データを保持する。
【0025】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Vpgmは、電圧ΔVずつステップアップされ、そのステップアップ後の電圧Vpgm+ΔVを用いて書き込み動作が実行される。ここで、最初に与えられる書き込みパルス電圧は電圧Vpgm0である。なお、後に詳述するように、ステップアップ値ΔVの値は可変とすることができる。
【0026】
[読み出し動作]
データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vread(約3V〜8V程度)を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
【0027】
[書き込みベリファイ動作]
データ読み出し時、設定された閾値電圧状態と読み出し電圧0Vとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“0”データの閾値電圧分布の下限値Vpv及び“1”データの閾値電圧分布の上限値Vevが、電圧0Vとの間で適切なマージンを有するような制御が必要となる(図2参照)。
【0028】
そのため、前述した書き込み動作において書き込みパルス電圧Vpgmを印加した後に、選択メモリセルMCの閾値電圧がその下限値Vpv以上になっていることを確認するためのベリファイ読み出し(書き込みベリファイ)動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Vev以下になっていることを確認するためのベリファイ読み出し(消去ベリファイ)動作を行う。
【0029】
図4は、書き込みベリファイ動作時にNANDセルユニット10に印加される電圧を説明する図である。書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)及び選択ゲート線SG1、SG2には読み出しパス電圧Vread(約3V〜8V程度)を印加する。また、ビット線BLには電圧Vdd、共通ソース線CELSRCには0Vを印加する。ここで、選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に書き込みベリファイ電圧Vpvを与える。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
【0030】
選択メモリセルMCがデータ“0”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、NANDセルユニット10内には電流が流れない。一方、選択メモリセルMCの閾値電圧がデータ“0”状態の分布まで到達していないとき、NANDセルユニット10内には電流が流れる。選択メモリセルMCがデータ“0”状態に書き込まれていることが検出されたら、選択メモリセルMCの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルMCがデータ“0”状態に書き込まれていなければ、選択メモリセルMCに対して、再度書き込み動作を行う。
【0031】
[ステップアップ動作]
図5は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Vpgmは、初期値Vpgm0よりもステップアップ値ΔV(>0)だけ大きい電圧(Vpgm0+ΔV)に設定される(図5参照)。この再設定後の大きな書き込みパルス電圧Vpgm=Vpgm0+ΔVによっても書き込み不十分のメモリセルMCがある場合、更にステップアップ値ΔVだけ書き込みパルス電圧を大きくするステップアップ動作を行う(Vpgm=Vpgm0+2ΔVとする)。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧VpgmはΔVずつステップアップする。なお、ステップアップ幅は均等にΔVずつ増加させるものに限られず、書き込みパルス電圧Vpgmは1つ前の書き込みパルス電圧より大きくなるような値であればよい。以下の実施の形態においては、このステップアップ値ΔVの制御について説明する。
【0032】
[書き込みパルス電圧のステップアップ値の制御]
上述したように、書き込みパルス電圧Vpgmは、書き込みベリファイ動作の結果に従って電圧ΔVずつステップアップする。ここで、書き込みパルス電圧Vpgmのステップアップ値ΔVの値は、以下のように制御することができる。図6は、書き込みパルス電圧Vpgmのステップアップ値ΔVを変化させることを説明したグラフである。図6には、書き込み動作時の書き込みパルス電圧Vpgm及び中間電圧Vpassの電圧を表すグラフと、書き込み動作時の選択メモリセルMCの閾値電圧の変化を表すグラフとを並べて示している。図6の横軸は書き込み動作時のパルス印加回数を表している。
【0033】
図6に示すように、まず書き込みパルス電圧Vpgmを電圧Vpgm0に設定して書き込み動作が開始される。ここで、グラフ上のドット部分が書き込みパルス電圧Vpgm及び中間電圧Vpassの印加を表し、ドットとドットの間に書き込みベリファイ動作が実行される。パルス印加回数が所定回数に達する前の期間(第1期間)において、書き込みパルス電圧Vpgmはステップアップ値ΔV1(第1のステップアップ値)で上昇する。この第1期間において、中間電圧Vpassの値は一定の電圧値Vpass0のまま保たれる。
【0034】
書き込みパルス電圧Vpgmの印加回数が所定回数(第1の回数)に達した後の期間(第2期間)において、書き込みパルス電圧Vpgmはステップアップ値ΔV2(第2のステップアップ値)で上昇する。ここで、ステップアップ値ΔV2はステップアップ値ΔV1よりも小さい値である。ここで、第1期間の全体においてステップアップ値ΔV1は一定の値に固定され、第2期間の全体においてステップアップ値ΔV2は一定の値に固定される。
【0035】
書き込みパルス電圧Vpgmのステップアップ動作が繰り返されると、選択ワード線WLに接続された書き込み禁止メモリセルMCにおける制御ゲート電極とチャネルとの電位差が大きくなり、書き込み禁止メモリセルMCに誤ってデータが書き込まれるおそれがある。そこで、書き込み禁止メモリセルMCに対するデータの誤書き込みを防ぐため、中間電圧Vpassをステップアップさせて書き込み禁止メモリセルMCのチャネル電位を上昇させる。本実施の形態の不揮発性半導体記憶装置は、図6に示す第2期間において、中間電圧Vpassをステップアップ値ΔV3で上昇させる。
【0036】
書き込みパルス電圧Vpgmや、中間電圧Vpassの電圧値は、電圧発生回路7により制御することができる。例えば、電圧制御回路7内の昇圧回路の数を変化させることにより、書き込みパルス電圧Vpgmや、中間電圧Vpassの電圧を制御することができる。
【0037】
本実施の形態の不揮発性半導体記憶装置において、第2期間に書き込みパルス電圧Vpgmのステップアップ値ΔV2の値を小さくすることにより、中間電圧Vpassに起因する影響を緩和して、選択メモリセルMCに対して正確にデータを書き込むことができる。この中間電圧Vpassに起因する影響の緩和について、図7及び図8を参照して説明する。
【0038】
図7は、比較例の書き込みパルス電圧Vpgmのステップアップ動作を説明したグラフである。また、図8は、書き込み動作において印加される書き込みパルス電圧Vpgm及び中間電圧VpassによるメモリセルMCへの影響を模式的に示す図である。図8は、メモリセルMCの断面図を模式的に示している。メモリセルMCは、セルウェルCPWELLと、セルウェルCPWELL上に形成された浮遊ゲート電極FG及び制御ゲート電極CGを有する。制御ゲート電極CGは紙面垂直方向に伸びるワード線WLの一部である。
【0039】
図7に示すように、比較例の書き込み動作では、第1期間及び第2期間のいずれにおいても書き込みパルス電圧Vpgmのステップアップ値がΔV1に設定されている。すなわち、中間電圧Vpassがステップアップ動作をしているか否かに関らず、書き込みパルス電圧Vpgmは一定のステップアップ値ΔV1で上昇する。
【0040】
図8に示すように、選択メモリセルMCの浮遊ゲート電極FGに対しては、選択メモリセルMCに印加される書き込みパルス電圧Vpgmに加えて非選択メモリセルMCに印加される中間電圧Vpassによる影響が及ぶ。選択メモリセルMCの浮遊ゲート電極FGの電位は、選択ワード線WLnのみならず、中間電圧Vpassが印加される非選択ワード線(WLnー1、WLn+1)との容量結合によっても上昇する。
【0041】
ここで、図7に示すように、書き込みパルス電圧Vpgmが一定のステップアップ値ΔV1で上昇することに加えて、第2期間で中間電圧Vpassがステップアップ動作を開始すると、浮遊ゲート電極FGの電位が大きく上昇する。そのため、想定されていた電荷量よりも多くの電荷が浮遊ゲート電極FGに注入される。その結果、図7の閾値電圧変化のグラフに示すように、実際の選択メモリセルMCの閾値電圧は望ましい値よりも大きく変化する。所望の値よりも大きく閾値電圧が変化すると、選択メモリセルMCに正確にデータを書き込むことができないおそれがある。
【0042】
一方、図6に示すように、書き込みパルス電圧Vpgmのステップアップ値が、第1期間ではΔV1、第2期間ではΔV2となるようにステップアップ動作を行うと、第2期間において浮遊ゲート電極FGの電位の上昇が緩やかになる。そのため、過剰な電荷が浮遊ゲート電極FGに注入されることがない。その結果、図6の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第1期間と第2期間とで略一定となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0043】
なお、図6に示した書き込みパルス電圧Vpgmの上昇幅は、第1期間の全体においてΔV1で固定され、第2期間の全体においてΔV2で固定されていた。この書き込みパルス電圧Vpgmの上昇幅は、コントローラ4により制御できる。例えば、第1期間のステップアップ動作においてΔV1の値を互いに異なる値に変化させるとともに、第2期間のステップアップ動作においてΔV2の値を互いに異なる値に変化させることもできる。第2期間のステップアップ値ΔV2が、第1期間のステップアップ値ΔV1よりも小さくなるように制御すれば、ステップアップ値ΔV1、ΔV2の値は異なる値に設定することができる。ΔV2<ΔV1を満たすような書き込みパルス電圧Vpgmのステップアップ動作であれば、選択メモリセルMCへの誤書き込みを防止することができる。
【0044】
図9は、第2期間における書き込みパルス電圧Vpgmのステップアップ値の値を変化させることを説明したグラフである。図9に示す例では、第2期間で中間電圧Vpassのステップアップを開始した後、1回目の書き込みパルス電圧Vpgmのステップアップ動作を行わない。すなわち、書き込みパルス電圧Vpgmのステップアップ値を0とする。その後、書き込みパルス電圧Vpgmはステップアップ値ΔV2で上昇する。図9に示す例では、第2期間においてステップアップ値が変化している。
【0045】
第2期間になり、中間電圧Vpassのステップアップ動作を開始すると、選択メモリセルMCは中間電圧Vpassに起因する影響により、閾値電圧が急激に変化するおそれがある。しかし、第2期間の1回目の書き込みパルス電圧Vpgmのステップアップ動作を行わないことにより、選択メモリセルMCの閾値電圧の変化を抑制することができ、誤書き込みを防止することができる。
【0046】
また、書き込みパルス電圧Vpgmや中間電圧Vpassのステップアップ値、又は中間電圧Vpassのステップアップ開始時等の種々のパラメータはコントローラ4により適宜制御できる。一例として、コントローラ4は、消去動作時のパルス印加回数、NAND型フラッシュメモリへの書き込み/消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルMCがどの程度劣化した状態にあるかを判定する。この判定結果は、例えば図1に示すROMフューズ6に格納しておくことができる。コントローラ4は、この情報に基づき書き込みパルス電圧Vpgmや中間電圧Vpassのステップアップ値、又は中間電圧Vpassのステップアップ開始時等を変化させることもできる。
【0047】
[第2の実施の形態]
次に、本発明の第2の実施の形態を図10及び図11を参照して説明する。第2の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。ただし、第2の実施の形態の不揮発性半導体記憶装置は、書き込みパルス電圧Vpgmの印加回数が第2の回数(第1の回数<第2の回数)に達した後の期間(第3期間)では、中間電圧Vpassのステップアップ動作を実行しない。中間電圧Vpassのステップアップ動作が繰り返されると、非選択ワード線WLに接続された非選択メモリセルMCにおける制御ゲート電極CGとチャネルとの電位差が大きくなり、非選択メモリセルMCに誤ってデータが書き込まれるおそれがある。そこで非選択メモリセルMCに対するデータの誤書き込みを防ぐため、中間電圧Vpassのステップアップ動作を終了する。本実施の形態の不揮発性半導体記憶装置は、第3期間において中間電圧Vpassの値を一定の電圧値のまま保つ。
【0048】
図10に示すように、第3期間において、書き込みパルス電圧Vpgmはステップアップ値ΔV1で上昇する。ここで、第1期間と第3期間のステップアップ値ΔV1は同一の値に設定することができる。また、第1期間及び第3期間の全体においてステップアップ値ΔV1は一定の値に固定される。
【0049】
また、第3期間における書き込みパルス電圧Vpgmのステップアップ値は、第1期間のステップアップ値ΔV1と異なっていても良い。図11に示すように、第3期間における書き込みパルス電圧Vpgmのステップアップ値ΔV4として、ステップアップ値をΔV2<ΔV1<ΔV4となるように設定することもできる。
【0050】
第3期間において、中間電圧Vpassが一定値であるため、書き込みパルス電圧Vpgmをステップアップ値ΔV2のままステップアップすると、選択メモリセルMCの浮遊ゲート電極FGの電位が十分に上昇せず、電荷の注入量が減少するおそれがある。しかし、本実施の形態の不揮発性半導体記憶装置では、第3期間における書き込みパルス電圧Vpgmのステップアップ値をΔV1又はΔV4に設定している。そのため、第3期間において浮遊ゲート電極FGの電位を十分に上昇させて、必要な電荷を浮遊ゲート電極FGに注入することができる。その結果、図10及び図11の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第1期間、第2期間、及び第3期間で略一定となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0051】
[第3の実施の形態]
次に、本発明の第3の実施の形態を図12及び図13を参照して説明する。第3の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。上述の実施の形態において、不揮発性半導体記憶装置のメモリセルMCは2値データを記憶するものとして説明した。ここで、不揮発性半導体記憶装置のメモリセルMCは4値データ(2ビット/セル)を記憶することもできる。この場合、データの閾値電圧分布は図12のようになる。図12に示すように、閾値電圧の低い方から、4種類の閾値電圧分布(E、A、B、C)が設けられる。これらの閾値電圧分布に対して、4通りのデータ“11”、“01”、“00”、“10”が割り付けられる。ここで、閾値電圧分布Eは、一括ブロック消去により得られる負の閾値電圧状態である。書き込みベリファイ動作において、選択メモリセルMCにデータが書き込まれているか否かを判定する電圧は各閾値電圧分布A、B及びCの下限値AR、BR、及びCRである。
【0052】
選択メモリセルMCに対する書き込み動作により、書き込みパルス電圧Vpgmをステップアップさせていくと、分布Aが先に書き上がり、以下順に分布B、分布Cが書き上がる。ここで、メモリセルアレイ1に形成される各メモリセルMCは同一工程により製造されており、その動作特性も略等しい。そのため、何回の書き込みパルス電圧Vpgm印加によってデータ書き込みが終了するかも予め想定することが可能である。図13のグラフにおいて、書き込みパルス電圧印加回数5回〜10回の範囲が分布Aの書き込みが終了すると予想されるタイミングであるものとする。同様に、書き込みパルス電圧印加回数20回〜25回の範囲が分布Bの書き込みが終了すると予想されるタイミングであり、書き込みパルス電圧印加回数30回〜35回の範囲が分布Cの書き込みが終了すると予想されるタイミングであるものとする。
【0053】
本実施の形態は、中間電圧Vpassがステップアップする第2期間において、ステップアップ値ΔV1とΔV2の両方を用いて、書き込みパルス電圧Vpgmのステップアップ動作を行う。第2期間内の分布Bや分布Cの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Vpgmはステップアップ値ΔV2で上昇する。一方、第2期間であっても、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外では、書き込みパルス電圧Vpgmはステップアップ値ΔV1で上昇する。
【0054】
第2期間において、中間電圧Vpassがステップアップしている際に書き込みパルス電圧Vpgmがステップアップ値ΔV1で上昇すると、選択メモリセルMCの浮遊ゲート電極FGの電位が大きく上昇する。そのため、多くの電荷が浮遊ゲート電極FGに注入され、選択メモリセルMCの閾値電圧も大きく変化する。しかし、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外では、選択メモリセルMCの閾値電圧が大きく変化しても選択メモリセルMCに誤ったデータが書き込まれるおそれは少ない。そのため、書き込みパルス電圧Vpgmをステップアップ値ΔV1で上昇させることができる。
【0055】
また、誤ったデータが書き込まれるおそれがない限りは、一度の書き込みパルス電圧Vpgm印加により多くの電荷が浮遊ゲート電極FGに注入されることが望ましい。選択メモリセルMCの閾値電圧が大きく変化したほうが、早く書き込み動作を終了することができるからである。本実施の形態は、分布Bや分布Cの書き込みが終了すると予想されるタイミング以外で選択メモリセルMCの閾値電圧を大きく変化させることができ、書き込み動作の高速化にも寄与する。
【0056】
一方、分布Bや分布Cの書き込みが終了すると予想されるタイミングでは、書き込みパルス電圧Vpgmをステップアップ値ΔV2で上昇させている。そのため、選択メモリセルMCの浮遊ゲート電極FGの電位上昇を抑えて、電荷の注入量を減少させることができる。その結果、図13の閾値電圧変化のグラフに示すように、選択メモリセルMCの閾値電圧の変化量は第2期間の分布Bや分布Cの書き込みが終了すると予想されるタイミングでのみ小さい値となる。選択メモリセルMCの閾値電圧が所望の値に達するように制御することが可能となり、選択メモリセルMCに正確にデータを書き込むことができる。
【0057】
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第3の実施の形態において、書き込みパルス電圧Vpgmの印加回数が何回のときに分布Bや分布Cの書き込みが終了すると予想されるタイミングを設定するかは可変とすることができる。
【0058】
多数の書き込み動作や消去動作が実行されるとメモリセルMCは劣化し、浮遊ゲート電極FGに電荷が注入されやすくなる(書き込み動作の速度が早くなる)。分布Bや分布Cの書き込みが終了すると予想されるタイミングを固定とすると、それ以外のステップアップ値ΔV1で書き込みパルス電圧Vpgmを上昇させているときに、誤ったデータが書き込まれるおそれがある。これに対し、コントローラ4は、消去動作時のパルス印加回数、書き込み/消去動作回数、書き込み動作時のパルス印加回数等に基づいて、メモリセルMCがどの程度劣化した状態にあるかを判定し、分布Bや分布Cの書き込みが終了すると予想されるタイミングを変化させることができる。また、メモリセルに記憶されるデータは2値データや4値データであるものとして説明したが、これはその他の値のデータ(例えば、8値データやその他の多値データ)であってもよい。
【符号の説明】
【0059】
1・・・メモリセルアレイ、 2・・・センスアンプ回路、 3・・・ロウデコーダ、 4・・・コントローラ、 5・・・入出力バッファ、 6・・・ROMフューズ、 7・・・電圧発生回路、 10・・・NANDセルユニット、 21・・・NAND型フラッシュメモリ。
【特許請求の範囲】
【請求項1】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも前記選択メモリセルに隣接する非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記書き込みパルス電圧の印加回数が第1の回数より少ない第1期間では、前記中間電圧を一定の値に保ち、前記書き込みパルス電圧の印加回数が前記第1の回数以上である第2期間では、前記中間電圧を所定のステップアップ値だけ上昇させるように前記ステップアップ動作を制御し、
前記第1期間では、前記書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、前記第2期間では、前記書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むように前記ステップアップ動作を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記制御部は、
前記第1期間の全体に亘って前記書き込みパルス電圧を前記第1のステップアップ値で上昇させ、前記第2期間の全体に亘って前記書き込みパルス電圧を前記第2のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記制御部は、
前記第1期間の全体に亘って前記第1のステップアップ値を一定の値に固定し、前記第2期間の全体に亘って前記第2のステップアップ値を一定の値に固定するように前記ステップアップ動作を制御する
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
【請求項4】
前記制御部は、
前記書き込みパルス電圧の印加回数が前記第1の回数よりも大きい第2の回数以上である第3期間では、前記中間電圧を一定の値に保つように前記ステップアップ動作を制御し、
前記第3期間では、前記書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含むように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
前記制御部は、
前記第2期間中、前記選択メモリセルに対する所定のデータ書き込みが終了する期間に、前記書き込みパルス電圧を前記第2のステップアップ値で上昇させ、それ以外の期間に、前記書き込みパルスを前記第1のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項1】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも前記選択メモリセルに隣接する非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記書き込みパルス電圧の印加回数が第1の回数より少ない第1期間では、前記中間電圧を一定の値に保ち、前記書き込みパルス電圧の印加回数が前記第1の回数以上である第2期間では、前記中間電圧を所定のステップアップ値だけ上昇させるように前記ステップアップ動作を制御し、
前記第1期間では、前記書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含み、前記第2期間では、前記書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値で上昇させる動作を含むように前記ステップアップ動作を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記制御部は、
前記第1期間の全体に亘って前記書き込みパルス電圧を前記第1のステップアップ値で上昇させ、前記第2期間の全体に亘って前記書き込みパルス電圧を前記第2のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記制御部は、
前記第1期間の全体に亘って前記第1のステップアップ値を一定の値に固定し、前記第2期間の全体に亘って前記第2のステップアップ値を一定の値に固定するように前記ステップアップ動作を制御する
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
【請求項4】
前記制御部は、
前記書き込みパルス電圧の印加回数が前記第1の回数よりも大きい第2の回数以上である第3期間では、前記中間電圧を一定の値に保つように前記ステップアップ動作を制御し、
前記第3期間では、前記書き込みパルス電圧を第1のステップアップ値で上昇させる動作を含むように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
前記制御部は、
前記第2期間中、前記選択メモリセルに対する所定のデータ書き込みが終了する期間に、前記書き込みパルス電圧を前記第2のステップアップ値で上昇させ、それ以外の期間に、前記書き込みパルスを前記第1のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−69201(P2012−69201A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−212828(P2010−212828)
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願日】平成22年9月22日(2010.9.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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