不揮発性半導体記憶装置およびその制御方法
【課題】高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、書込回路とを備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、書込回路が、セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、書込回路とを備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、書込回路が、セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電気的に書換可能なメモリセルを備えた不揮発性半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置などの不揮発性半導体記憶装置は、例えばデジタルカメラ、移動体端末、携帯オーディオ機器、或いは、ハードディスクに代わる大容量データ記憶媒体（ＳＳＤ）として用いたパーソナルコンピュータ携帯機器などの用途で広く採用されている。
例えばフラッシュメモリ装置を構成するメモリセルは、フローティングゲート電極（ＦＧ）およびコントロールゲート電極（ＣＧ）を積層したフローティングゲート型の積層ゲート電極構造を採用したものが知られている。
近年、半導体素子の微細化、高集積化の進展に伴い、例えば通常のリソグラフィ技術の限界を超える設計ルールにて形成されるようになってきており、隣接するメモリセルにデータを書き込むことによって起こる閾値の変化近接効果（所謂近接効果）が大きいことが問題となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２３２５６号公報
【特許文献２】特開２００５−２４３７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルは、その構成要素中の不純物導入揺らぎによる閾値電圧のばらつき、寸法または形状のバラつき、プログラムノイズなどに起因して、書込閾値電圧分布の拡大化により動作速度／動作の信頼性への影響が大きくなる。
【０００５】
そこで、高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群を備えている。また、書込回路を備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用いている。書込回路が、前記セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする。
【０００７】
また、実施形態に係る不揮発性半導体記憶装置の制御方法は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群とを備えた不揮発性半導体装置についての制御方法を対象としている。
この場合、セル群の第１のメモリセルにデータを書込むときには、セル群の第１のメモリセルに第１の電圧を印加し、セル群の前記第２のメモリセルに第２の電圧を印加し、セル群の第１のメモリセルの閾値電圧が所望の閾値電圧より高いかどうかを判断し、判断の結果、所望の閾値電圧より高くない場合には、所望の閾値電圧になるまで徐々に第２の電圧を高くしながらセル群の第２のメモリセルに第２の電圧を繰り返し印加することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態について電気的構成を示すブロック図
【図２】第１実施形態についてメモリセルアレイの一部の回路構成図
【図３】第１実施形態についてメモリセルアレイの一部を模式的に示す平面図
【図４】第１実施形態についてＮＡＮＤセルユニットを列方向に沿って模式的に示す縦断面構造図
【図５】第１実施形態について行方向に沿って模式的に示す縦断面構造図
【図６】第１実施形態について閾値電圧分布を示す説明図
【図７】第１実施形態について消去処理を示すフローチャート
【図８】第１実施形態について示す消去状態における閾値電圧分布図
【図９】第１実施形態について書込処理を示すフローチャート
【図１０】第１実施形態についてセルの粗書込状態を示す閾値電圧分布図
【図１１】第１実施形態について示すステップアップ書込処理の説明図
【図１２】第１実施形態について示す各ノード間容量の説明図
【図１３】第１実施形態について示す一製造段階の製造工程の説明図（その１）
【図１４】第１実施形態について示す一製造段階の製造工程の説明図（その２）
【図１５】第１実施形態について示す一製造段階の製造工程の説明図（その３）
【図１６】第１実施形態について示す一製造段階の製造工程の説明図（その４）
【図１７】第１実施形態について示す一製造段階の製造工程の説明図（その５）
【図１８】第１実施形態について示す一製造段階の製造工程の説明図（その６）
【図１９】第１実施形態について示す一製造段階の製造工程の説明図（その７）
【図２０】第１実施形態について示す一製造段階の製造工程の説明図（その８）
【図２１】第１実施形態について示す一製造段階の製造工程の説明図（その９）
【図２２】第１実施形態について示す一製造段階の製造工程の説明図（その１０）
【図２３】第２実施形態について示す図３相当図
【図２４】第３実施形態について示す図３相当図
【図２５】第３実施形態について示す図５相当図
【図２６】第３実施形態について示す一製造段階の製造工程の説明図（その１１）
【図２７】第３実施形態について示す一製造段階の製造工程の説明図（その１２）
【図２８】第３実施形態について示す一製造段階の製造工程の説明図（その１３）
【図２９】第３実施形態について示す一製造段階の製造工程の説明図（その１４）
【図３０】第３実施形態について示す一製造段階の製造工程の説明図（その１５）
【図３１】第３実施形態について示す一製造段階の製造工程の説明図（その１６）
【図３２】第３実施形態について示す一製造段階の製造工程の説明図（その１７）
【図３３】第３実施形態について示す一製造段階の製造工程の説明図（その１８）
【図３４】第３実施形態について示す一製造段階の製造工程の説明図（その１９）
【図３５】第３実施形態について示す一製造段階の製造工程の説明図（その２０）
【図３６】第４実施形態について示す図３相当図
【図３７】第４実施形態について示す閾値電圧分布の遷移図
【図３８】変形例について示す図５相当図
【発明を実施するための形態】
【０００９】
（第１実施形態）
ＮＡＮＤ型のフラッシュメモリ装置に適用した第１実施形態について図１ないし図２２を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。また、説明の都合上、実施形態の説明における上下左右や高低、溝の深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係である。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を概略的なブロック図により示している。本実施の形態はＭＬＣ（Multi Level Cell）にも適用可能ではあるが、以下の実施形態では理解が容易なＳＬＣ（Single Level Cell）のＮＡＮＤ型フラッシュメモリに適用して説明する。
【００１１】
図１に示すように、フラッシュメモリ装置１は、メモリセルＭＣ（第１のメモリセル）およびダミーセルＴＣ（第２のメモリセル）を含むセル群ＧＭを多数マトリックス状に具備したメモリセルアレイＡｒを具備している。メモリセルＭＣに記憶されたデータは消去／書込／読出可能に構成されている。ダミーセルＴＣは通常のメモリセルＭＣと同様の構造を備えるが、メモリセルＭＣの閾値調整に用いるセルでありデータは記憶に用いない。このメモリセルアレイＡｒ内には、複数のビット線ＢＬ、複数のワード線ＷＬ、および、共通ソース線ＣＳＬが構成されている。
【００１２】
メモリセルアレイＡｒの周辺には、センスアンプ回路ＳＡが構成されており、センスアンプ回路ＳＡは、メモリセルアレイＡｒ内のメモリセルＭＣに対する書込／読出時に用いられる。
【００１３】
その他、フラッシュメモリ装置１内には、制御回路ＣＣ、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤが構成されている。ロウ駆動回路ＲＤは、ロウデコーダを備え、メモリセルアレイＡｒに設けられたワード線ＷＬ、選択ゲート線を選択するために設けられている。カラム駆動回路ＣＤは、カラムデコーダを備え、メモリセルアレイＡｒに設けられたビット線ＢＬを選択するために設けられている。
【００１４】
制御回路ＣＣは、外部からの制御信号に応じてロウ駆動回路ＲＤ、カラム駆動回路ＣＤに制御信号を送信し、メモリセルアレイＡｒを構成する各セル群ＧＭのメモリセルＭＣの書込／読出／消去を行う書込回路、読出回路、消去回路としての機能を備える。
【００１５】
制御回路ＣＣは、メモリセルＭＣとダミーセルＴＣの割当フラグ記憶領域をメモリセルアレイＡｒ内に割当て、通常時にはメモリセルＭＣとダミーセルＴＣの割当を不揮発的に記憶保持させる。これにより、メモリセルアレイＡｒ内のメモリセルＭＣおよびダミーセルＴＣの各分担が割当てられる。なお、メモリセルアレイＡｒは書換回数カウンタを備える。この書換回数カウンタは、書込／消去の繰り返し回数を記憶保持するカウンタである。制御回路ＣＣは、書込／消去の繰り返し回数をカウントし、書込回数カウンタを更新する。
【００１６】
図２は、メモリセルアレイ内の一部の電気的構成を概略的に示している。
図２に示すように、メモリセル領域内のメモリセルアレイＡｒは、複数のブロックＢを備える。図２には、ｊ番目のブロックＢjと、（ｊ＋１）番目のブロックＢj+1の一部を図示している。
【００１７】
これらのブロックＢjは列方向（Ｙ方向）に併設されている。各ブロックＢjは、複数のＮＡＮＤセルユニットＵＣを行方向（Ｘ方向）に備える。１つのブロックＢj内には、０〜ｎのＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn）を備える。
【００１８】
ＮＡＮＤセルユニットＵＣは、ドレイン側の選択ゲートトランジスタＳＴＤとソース側の選択ゲートトランジスタＳＴＳとを備える。選択ゲートトランジスタＳＴＤにはそのドレイン／ソースの一方にビット線ＢＬが接続されており、その他方にダミーセルＤＭが直列接続されている。また、選択ゲートトランジスタＳＴＳにはそのドレイン／ソースの一方にソース線ＣＳＬが接続されており、他方にダミーセルＤＭが直列接続されている。
【００１９】
偶数番（０、２、４、…）目のＮＡＮＤセルユニットＵＣ0、ＵＣ2、ＵＣ4、…は、選択ゲートトランジスタＳＴＤ−ＳＴＳ間の２つのダミーセルＤＭ−ＤＭ間において、ダミーセルＴＣおよびメモリセルＭＣの各ドレイン／ソース領域を共用して列方向に交互に直列接続した例えば１〜６４の合計６４個のセルを備える。
【００２０】
奇数番（１、３、５、…）目のＮＡＮＤセルユニットＵＣ1、ＵＣ3、ＵＣ5、…は、選択ゲートトランジスタＳＴＤ−ＳＴＳ間の２つのダミーセルＤＭ−ＤＭ間において、メモリセルＭＣおよびダミーセルＴＣの各ドレイン／ソース領域を共用して列方向に交互に直列接続した例えば１〜６４の合計６４個のセルを備える。
【００２１】
ダミーセルＤＭは、書込／消去時などの処理時に選択ゲートトランジスタＳＴＤ、ＳＴＳ近傍でＧＩＤＬにより発生する電荷が書き込まれても良いようにダミーとして用いるセルである。このダミーセルＤＭはメモリセルＭＣ、ダミーセルＴＣとほぼ同様の構造となっているが、このダミーセルＤＭの記憶データは無効なデータとなっている。
【００２２】
複数のビット線ＢＬはそれぞれ列方向（Ｙ方向）に延伸しており、列方向に併設したＮＡＮＤセルユニットＵＣに対応してビット線ＢＬが１本構成されている。ソース線ＣＳＬは２つのブロックＢ間に位置して行方向に延伸しており、当該２つのブロックＢが共用している。
【００２３】
ワード線ＷＬ0は、行方向に併設された各セルユニットＵＣのドレイン側のダミーセルＤＭのコントロールゲート電極ＣＧ（図４参照）を共通接続してダミーワード線として機能し、ワード線ＷＬ65は、行方向に併設された各セルユニットＵＣのソース側のダミーセルＤＭのコントロールゲート電極ＣＧを共通接続してダミーワード線として機能する。これらのワード線ＷＬ0、ＷＬ65は、書込時においてセルユニットＵＣの端部に発生する強電界による電界を緩和することで誤書込を防止する。
【００２４】
ワード線ＷＬ1〜ＷＬ64は、それぞれ、行方向に併設された各セルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣを交互に連結している。
すなわち、例えば、奇数番のワード線ＷＬ（１、３、５、…、６３）は、偶数番のセルユニットＵＣのメモリセルＭＣのコントロールゲート電極ＣＧ（図４参照）を電気的に接続すると共に、奇数番のセルユニットＵＣのダミーセルＴＣのコントロールゲート電極ＣＧ（図４参照）を電気的に接続する。
【００２５】
偶数番のワード線ＷＬ（２、４、…、６４）は、奇数番のセルユニットＵＣのメモリセルＭＣのコントロールゲート電極ＣＧを電気的に接続すると共に、偶数番のセルユニットＵＣのダミーセルＴＣのコントロールゲート電極ＣＧを電気的に接続する。行方向に併設された複数のセルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣが１ページを構成する。通常、１ページ分のセルＭＣおよびＴＣは、例えば１つのブロックＢ内に合計４２２４個構成され、このうち、メモリセルＭＣは２０４８個、ダミーセルＴＣが２０４８個、その他の１２８個のセルをリダンダンシ領域またはその他の領域として適用できる。
【００２６】
前述したセル群ＧＭは、メモリセルＭＣおよびダミーセルＴＣが隣接するセルユニットＵＣに渡って同一のワード線ＷＬにより接続されるセル群であり、これらはワード線ＷＬ方向（Ｘ方向）に沿って一対構成される。
【００２７】
選択ゲート線ＳＧＬＤは、行方向に併設されたセルユニットＵＣの選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤ（図４参照）を連結して共通接続している。また、選択ゲート線ＳＧＬＳは、行方向に併設されたセルユニットＵＣの選択ゲートトランジスタＳＴＳのゲート電極ＳＧＳ（図４参照）を連結して共通接続している。
【００２８】
図３は、メモリセルアレイの一部の平面図を模式的に示している。この図３に示すように、複数のアクティブエリアＡＡが半導体基板２（図４参照）の表層に位置してＹ方向に延伸して形成されている。これら複数のアクティブエリアＡＡの幅はそれぞれ同一の所定幅に形成されている。アクティブエリアＡＡは２本毎に第１幅Ｗ１だけ離間しており、２本（一対）のアクティブエリアＡＡ間の間隔は第２幅Ｗ２（＜Ｗ１）に形成されている。
【００２９】
また、複数のワード線ＷＬは、それぞれ、複数のアクティブエリアＡＡに交差するようにＸ方向に延伸して形成されている。また、ダミーワード線ＷＬ0、ＷＬ65、選択ゲート線ＳＧＬＤ、ＳＧＬＳがＸ方向に延伸して形成される。なお、図３には図示していないが、アクティブエリアＡＡの上方（掲載面の垂直方向）に位置してビット線ＢＬが形成される（図４参照）。
【００３０】
メモリセルＭＣは、複数のアクティブエリアＡＡと複数のワード線ＷＬとの交差領域に位置しており、ダミーセルＴＣもまた、複数のアクティブエリアＡＡと複数のワード線ＷＬとの交差領域に位置している。一本のアクティブエリアＡＡにはメモリセルＭＣおよびダミーセルＴＣがＹ方向に渡って交互に複数構成されている。見方を変えると、メモリセルＭＣは一対のアクティブエリアＡＡにジグザグ（千鳥状）に配設されており、ダミーセルＴＣはメモリセルＭＣの配設位置を補うように一対のアクティブエリアＡＡにジグザグに配設されている。
【００３１】
図４は、ＮＡＮＤセルユニットのＹ方向に沿う断面構造を模式的に示している。なお、フラッシュメモリ装置１の表面および裏面など本実施形態の特徴に直接関わらない部分については図示を省略している。
【００３２】
この図４に示すように、半導体基板（例えばシリコン基板）２の表層にはｎウェル２ａおよびｐウェル２ｂが順に形成される。ｐウェル２ｂ上には、ゲート絶縁膜３を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成される。この選択ゲート電極ＳＧＤの形成領域から平面的に離間して、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳがｐウェル領域２ｂ上にゲート絶縁膜３を介して形成される。
【００３３】
選択ゲート電極ＳＧＤの脇の半導体基板２ｂ上にはゲート絶縁膜３を介してダミーセルＤＭのダミーゲート電極ＤＧが形成される。選択ゲート電極ＳＧＳの脇の半導体基板２ｂ上にはゲート絶縁膜３を介してダミーセルＤＭのダミーゲート電極ＤＧが形成される。これらのダミーゲート電極ＤＧ−ＤＧ間には、メモリセルＭＣのゲート電極ＭＧ、および、ダミーセルＴＣのダミーゲート電極ＴＧが交互に形成される。
【００３４】
ゲート電極ＭＧは、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間にゲート間絶縁膜４を挟んで積層されている。また、ダミーゲート電極ＤＧはゲート電極ＭＧと同様の構造をなしている。また、選択ゲート電極ＳＧＤ、ＳＧＳは、ゲート電極ＭＧの構造をベースとして当該ゲート電極ＭＧを構成するゲート間絶縁膜４の中央に貫通孔を通じてゲート電極ＦＧおよびＣＧが電気的に導通接続している。
【００３５】
各ゲート電極ＳＧＤ−ＤＧ間、ＤＧ−ＭＧ間、ＴＧ−ＭＧ間、ＴＧ−ＤＧ間、ＤＧ−ＳＧＳ間の半導体基板２の表層には、ソース／ドレイン領域２ｃが形成される。このソース／ドレイン領域２ｃは一般的にイオン注入することで形成できるが、各メモリセルＭＣおよびダミーセルＴＣが直列接続されているときにはイオン注入を省略しても良い。
【００３６】
選択ゲート電極ＳＧＳの片脇の半導体基板２の表層には、ソース線コンタクトＣＳ用のソース線コンタクト領域２ｄが形成される。このソース線コンタクト領域２ｄ上にはソース線コンタクトＣＳを介してソース線ＣＳＬが電気的に接続される。選択ゲート電極ＳＧＤの片脇の半導体基板２の表層にはビット線コンタクトＣＢ用のビット線コンタクト領域２ｅが形成される。このビット線コンタクト領域２ｅ上にはビット線コンタクトＣＢを介してビット線ＢＬが構成されている。図４の断面においては、アクティブエリアＡＡはビット線コンタクト領域２ｅからソース線コンタクト領域２ｄにかけてｐウェル２ｂの表層部分に渡って形成される。
【００３７】
図５は、図３のＸ方向のＶ−Ｖ線に沿う断面構造を模式的に示している。なお、前述のビット線ＢＬや、フラッシュメモリ装置１の表面および裏面など本実施形態の特徴に直接関わらない部分については図示を省略している。
【００３８】
図５に示すように、半導体基板２の表層には、Ｘ方向に離間して複数の素子分離溝（トレンチ）５が形成される。これらの素子分離溝５は、その深さがＸ方向に半導体基板２の表面からの第１深さＤ１、第２深さＤ２（＜Ｄ１）と交互に繰り返し形成される。また、第１深さＤ１の素子分離溝５の幅は、Ｘ方向に第１幅Ｗ１に形成される。第２深さＤ２の素子分離溝５の幅は、Ｘ方向に第２幅Ｗ２（＜Ｗ１）に形成される。
【００３９】
これらの複数の素子分離溝５内には素子分離絶縁膜６が形成され、当該素子分離絶縁膜６は、例えばシリコン酸化膜を用いてＳＴＩ（Shallow Trench Isolation）構造の素子分離領域として構成される。以下、第１深さＤ１の素子分離溝５に埋め込まれた素子分離絶縁膜６を素子分離絶縁膜６ａ、第２深さＤ２の素子分離溝５に埋め込まれた素子分離絶縁膜６を素子分離絶縁膜６ｂとして説明する。
【００４０】
これらの素子分離絶縁膜６ａ、６ｂは、その上面が半導体基板２の上面から上方に突出形成される。素子分離絶縁膜６ｂの上面高さＨ２は、素子分離絶縁膜６ａの上面高さＨ１よりも高く形成される。隣接する素子分離絶縁膜６ａおよび６ｂ間には、半導体基板２の表面にゲート絶縁膜３が形成され素子分離絶縁膜６ａおよび６ｂの側面の一部に挟まれるように形成される。
【００４１】
このゲート絶縁膜３の上面上にはフローティングゲート電極ＦＧが形成される。このフローティングゲート電極ＦＧには、例えば不純物ドープ多結晶シリコンを用い、その上面が隣接する素子分離絶縁膜６ａ、６ｂのそれぞれの上面高さＨ１、Ｈ２の何れの高さよりも高く形成される。なお、フローティングゲート電極ＦＧの上面は素子分離絶縁膜６ａ、６ｂの上面に面一に形成されても良い。
【００４２】
なお、図３に示すように、第２幅Ｗ２は、Ｘ方向に隣接した一および他のセル群ＧＭのメモリセルＭＣおよびダミーセルＴＣのＸ方向間隔となる。
ゲート間絶縁膜４は、フローティングゲート電極ＦＧおよび素子分離絶縁膜６ａ、６ｂの上面上に沿って形成される。このゲート間絶縁膜４には、例えばＯＮＯ（Oxide-Nitride-Oxide）膜、ＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜などを用いる。
【００４３】
ゲート間絶縁膜４上にはワード線ＷＬが形成される。このワード線ＷＬには、例えば多結晶シリコンとその上部を金属でシリサイド化したシリサイド層を用い、複数のセルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣのコントロールゲート電極ＣＧを連結する。
【００４４】
このように、メモリセルＭＣはそれぞれフローティングゲート電極ＦＧを具備し、フローティングゲート電極ＦＧの蓄積電荷と、対になるダミーセルＴＣの蓄積電荷により決まるメモリセルＭＣの閾値に応じた２値データを記憶する。データは、ページごとに順次書込／読出可能に構成されており、ブロックＢ毎に一括消去可能に構成されている。
【００４５】
以下、本実施形態における２値記憶方式のＮＡＮＤ型フラッシュメモリ装置１の書込動作を主に説明する。２値ＮＡＮＤ型フラッシュメモリ装置１は、１つのメモリセルＭＣの閾値電圧Ｖｔが２通りの電圧分布の何れかの分布内に調整されることにより、１つのメモリセルＭＣが２値データ（”１”、”０”）を記憶する。メモリセルＭＣは、その閾値電圧Ｖｔがフローティングゲート電極ＦＧの蓄積電荷量と、隣接するダミーセルＴＣの蓄積電荷量に応じて設定される。
【００４６】
図６は、メモリセルの閾値電圧分布を示している。この図６において、Ｅ分布、Ａ分布は、それぞれ、２値データ（”１”、”０”）に対応した閾値電圧分布を示している。Ｅ分布は、ブロック一括消去後の比較的広い第１分布幅（上限電圧値Ｖｅｈ）の閾値電圧分布であり、メモリセルＭＣの閾値電圧ＶｔがこのＥ分布内にあるときにはデータ（”１”）を示している。
【００４７】
また、Ａ分布は、メモリセルＭＣの書込処理後の比較的狭い第２分布幅（下限電圧値Ｖａｌ、上限電圧値Ｖａｈ）の閾値電圧分布であり、メモリセルＭＣの閾値電圧ＶｔがこのＡ分布内であるときにはデータ（”０”）を示している。
【００４８】
これらのＥ分布の上限電圧値ＶｅｈはＡ分布の下限電圧値Ｖａｌよりも低く設定されており、これらの分布Ｅ、Ａはこの順に高くなるように互いに異なる電圧分布に設定されている。ベリファイ電圧Ｖｖｆｙが下限電圧値Ｖａｌよりもわずかに低い電圧値に設定されている。このベリファイ電圧Ｖｖｆｙは、データの書込を検証するために設けられる電圧である。
【００４９】
消去処理、書込処理、読出処理時のセル印加電圧およびその動作について概略的に説明する。
＜消去動作＞
フラッシュメモリ装置１は、１つのブロックＢ毎に一括消去することができる。消去動作時には、制御回路ＣＣはコントロールゲート電極ＣＧに接地電位（０Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、選択ブロックのフローティングゲート電極ＦＧから半導体基板２のＰウェル２ｂにトンネル電流が流れ、フローティングゲート電極ＦＧ中の電子が抜ける。この結果、消去選択ブロックＢのメモリセルＭＣ、ダミーセルＴＣの閾値電圧Ｖｔは正から負にシフトするが、各メモリセルＭＣ、ダミーセルＴＣの消去速度等の電気的諸特性がセル毎に異なるため閾値分布（Ｅ分布）は比較的広い第１分布幅に広がる。
【００５０】
＜書込動作＞
書込動作時には、制御回路ＣＣは、書込選択セルユニットＵＣのビット線ＢＬとソース線ＣＳＬをそれぞれ所定の低電圧（例えばそれぞれ０Ｖ、１．５Ｖ）として書込選択ワード線ＷＬに高電圧（例えば２０Ｖ）を印加する。すると、書込対象メモリセルＭＣのアクティブエリアＡＡは低電圧となると共に書込選択ワード線ＷＬは高電圧となるため、トンネル電流がゲート絶縁膜３を通じて流れ、当該書込対象メモリセルＭＣのフローティングゲート電極ＦＧに電子が注入される。この結果、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔを消去状態（Ｅ分布）の負状態から正へとシフトさせることで各メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整する。
【００５１】
なお、非書込選択セルユニットＵＣでは、半導体基板２のＰウェル２ｂのアクティブエリアＡＡ（チャネル領域）は、制御回路ＣＣがビット線ＢＬの電圧Ｖｄを正電源電圧Ｖｄｄに設定することで、コントロールゲート電極ＣＧとの容量カップリングにより所定の中間電圧（低電圧＜中間電圧＜正電圧）に昇圧される。したがって、書込選択ワード線ＷＬに高電圧が印加されたとしても非選択セルユニットＵＣの非書込対象メモリセルＭＣのフローティングゲート電極ＦＧへの電荷の注入は抑制されることになり書込禁止状態となる。
【００５２】
＜読出動作＞
読出動作時には、制御回路ＣＣは、選択セルユニットＵＣの読出選択ワード線ＷＬには０Ｖを印加し、選択セルユニットＵＣの読出非選択ワード線ＷＬには、設計上全セルの書込み時の閾値よりも高い電圧Ｖｒｅａｄ（＞０Ｖ）を印加する。すると、読出選択のメモリセルＭＣ以外のセルは転送ゲートトランジスタとして動作し、制御回路ＣＣは、例えば読出選択メモリセルＭＣのオンオフに対応したビット線ＢＬの電圧降下状態を検出することで当該メモリセルＭＣの閾値電圧Ｖｔに応じたデータを読出す。
【００５３】
以下、本実施形態の特徴部分となる消去処理および書込処理の動作について説明する。
本実施形態ではダミーセルＴＣはメモリセルＭＣの閾値電圧Ｖｔの調整用に用いる。このためメモリセルＭＣはデータの書込処理が行われることによってデータを記憶保持するものの、ダミーセルＴＣはデータを記憶保持しない。
【００５４】
図７は、本実施形態において制御回路が主として行う消去処理をフローチャートによって概略的に示している。この図７に示すように、制御回路ＣＣは消去選択ブロックＢの消去処理を行う（Ｓ１）。この消去処理が行われると、消去選択ブロックＢでは、メモリセルＭＣとダミーセルＴＣの閾値電圧Ｖｔがほぼ同様の閾値電圧値となる。前述したように、１ブロックＢ毎に同一印加電圧条件化で消去処理が行われるため、消去処理後には、同一ブロックＢ内のダミーセルＴＣはメモリセルＭＣと同様の閾値電圧分布となる。
【００５５】
制御回路ＣＣは、書換回数カウンタをブロックＢの消去毎に１加算し（Ｓ２）、このカウンタ値を内部に保持する。制御回路ＣＣは、書換回数カウンタが所定回数を超えたか否かを判定し（Ｓ３）、所定回数以下であれば（Ｓ３：ＮＯ）消去処理を終了するが、所定回数を超えたことを条件としてメモリセルＭＣとダミーセルＴＣの割当を入れ替える（Ｓ４）。
【００５６】
制御回路ＣＣは、ステップＳ４において割当フラグ記憶領域のデータを書換えることで割当を入れ替える。すなわち、データ記憶保持用のメモリセルＭＣと閾値電圧調整用のダミーセルＴＣの割当を入れ替える。
【００５７】
これは、書込／消去時において、セルＭＣ、ＴＣに高電圧が印加されると、各セルＭＣ、ＴＣのゲート絶縁膜３およびゲート間絶縁膜４のストレスが大きくなるが、セル間で割当が異なると、セルＭＣおよびＴＣ間で書込処理（後述参照）時の電圧印加状態が異なり、書込／消去が繰り返されるとストレス度の違いが蓄積されることになるためである。そこで、電圧印加状態をメモリセルアレイＡｒ内で均一に保つため割当を入れ替えると良い。すると、メモリセルアレイＡｒ内のセル印加ストレスの均一化を図ることができ、結果的に書換可能回数を多くでき、フラッシュメモリ装置１の寿命を延ばすことができる。
【００５８】
図８は、メモリセルＭＣおよびダミーセルＴＣの消去処理後の閾値電圧分布を示している。全てのメモリセルＭＣおよびダミーセルＴＣの閾値電圧Ｖｔは、所定のＥ分布（電圧上限値Ｖｅｈ）内に設定される。
【００５９】
図９は、本実施形態の選択セルユニットＵＣのメモリセルＭＣにデータ（”０”）を書込むときの書込処理をフローチャートにより示している。実際にはＷＬ1からＷＬ64まで順にページ書込処理が行われるが、図９に示すデータ書込処理は所定の１ページの書込処理時における制御回路ＣＣの処理を示している。
【００６０】
この図９に示すように、制御回路ＣＣは、セルユニットＵＣに対し、外部入力されたデータに応じて対象となるメモリセルＭＣにデータ（”０”）を書込むか否かを判定し（Ｔ１）、データ（”０”）を書込むときには（Ｔ１：ＹＥＳ）、セルユニットＵＣの電圧条件を前記の書込選択セルユニットＵＣの条件とする（書込動作参照）。このとき、書込対象メモリセルＭＣに隣接する同一セル群ＧＭのダミーセルＴＣに対しては、セルユニットＵＣの電圧条件を非選択セルユニットＵＣの条件とすることで書込禁止状態とする（書込動作参照）。なお、制御回路ＣＣがデータ（”０”）を書き込まないときには（Ｔ１：ＮＯ）、セルユニットＵＣの電圧条件を前記の非書込選択セルユニットＵＣの条件とする（書込動作参照）ことでメモリセルＭＣを書込対象としない。
【００６１】
そして、制御回路ＣＣは、１ページ分のセルユニットＵＣの電圧条件を設定した後、書込選択セルユニットＵＣ内の書込対象メモリセルＭＣの書込対象ワード線ＷＬに高電圧（第１の電圧）を印加し、メモリセルＭＣの閾値電圧Ｖｔを目標閾値電圧（ベリファイ電圧Ｖｖｆｙ，下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔとなる様に書込む（Ｔ２）。
【００６２】
図１０は、このときの閾値電圧分布を示している。この図１０の上図に示すように、書込対象メモリセルＭＣの閾値電圧Ｖｔを一旦ベリファイ電圧Ｖｖｆｙ未満のＢ分布内に書込む。このＢ分布は、その最大電圧がベリファイ電圧Ｖｖｆｙよりもわずか（１Ｖ程度）に低い分布であり、例えば、Ｅ分布とＢ分布の電圧分布間隔よりもＢ分布とＡ分布の電圧分布間隔が狭く設定された分布である。
【００６３】
予め書込対象メモリセルＭＣに粗書込処理してＢ分布内の閾値電圧Ｖｔにする理由は、次のステップにてダミーセルＴＣに電圧を印加してフローティングゲート電極ＦＧに電荷を注入するときに、出来る限り少ない電荷注入量で済むようにするためである。
【００６４】
なお、この時点では、図１０の下図の左側にダミーセルＴＣの閾値電圧分布を示すように、書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣは書込禁止状態とされているため、ダミーセルＴＣの閾値電圧ＶｔはメモリセルＭＣの消去状態とほぼ同様の閾値電圧分布（Ｅ分布）内に設定される。
【００６５】
次に、制御回路ＣＣは、書込対象メモリセルＭＣの書込対象セルユニットＵＣのビット線ＢＬの電圧Ｖｄを正電源電圧Ｖｄｄとすることで書込対象メモリセルＭＣを書込禁止状態とし、同一セル群ＧＭに属する側の当該書込対象セルユニットＵＣに隣接した隣接セルユニットＵＣのビット線ＢＬに低電圧（０Ｖ）を印加することで閾値電圧調整用のダミーセルＴＣを電圧印加対象のセルとする。この状態とした後、制御回路ＣＣは、書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣに対しステップアップ書込方式による書込処理を行う。
【００６６】
制御回路ＣＣが、ステップアップ電圧を印加するときには、図９のステップＴ３に示すように、印加電圧Ｖｐｇｍ（第２の電圧）を初期印加電圧Ｖpgm#initに設定し（Ｔ３）、粗書込処理後の書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣに電圧Ｖｐｇｍを印加して書込む（Ｔ４）。
【００６７】
セル群ＧＭは他のセル群ＧＭとはＸ方向に距離Ｗ１だけ離間しており、同一セル群ＧＭのメモリセルＭＣと閾値調整用のダミーセルＴＣとは距離Ｗ２（＜Ｗ１）で隣接しているため、同一セル群ＧＭの隣接するセルＭＣ、ＴＣのフローティングゲート電極ＦＧ間の容量値は大きくなる。したがって、閾値電圧ＶｔがＢ分布内に上昇したメモリセルＭＣは、ダミーセルＴＣに書き込まれた蓄積電荷による近接効果の影響を受けやすくなり、さらに閾値電圧Ｖｔが上昇する（図１０の上図のＢ分布→Ａ分布参照）。他方、異なるセル群ＧＭ間では、距離Ｗ１（＞Ｗ２）だけ離間しているため実質的な影響は少ない。
【００６８】
この後、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔがベリファイ電圧Ｖｖｆｙを超える電圧であるか否かを判定し（Ｔ５）ベリファイ電圧Ｖｖｆｙを超えていなければ（Ｔ５：ＮＧ）、ダミーセルＴＣの印加電圧Ｖｐｇｍをステップ電圧ΔＶｐｇｍだけステップアップしステップＴ４に戻って再書込処理する。そして、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔがベリファイ電圧Ｖｖｆｙを上回った（Ｔ５：ＯＫ）ことを条件として書込処理を終了する。
【００６９】
なお、ベリファイ処理は、ダミーセルＴＣに行われるわけではなく、メモリセルＭＣに行われる。これは、メモリセルＭＣの閾値電圧Ｖｔが構造ばらつきなどに応じて各々異なる場合もあるためである。そのため、実際にデータを記憶するメモリセルＭＣにベリファイ処理を行うと良い。
【００７０】
図１１は、ステップアップ電圧印加方式による印加電圧の時間変化を示している。このステップアップ電圧印加方式では、印加電圧Ｖｐｇｍを１サイクル毎にステップ電圧ΔＶｐｇｍ（例えば０．３Ｖ、０．５Ｖ、０．６Ｖ）ずつ上昇させて書込む。このステップ電圧印加方式を適用すると、ゲート絶縁膜３に加わる電界が一定となるように処理が行われるため、電圧印加時間に対する閾値電圧のシフト量を原則一定に保つことができる。また、このステップ電圧ΔＶｐｇｍを細かく設定することで閾値電圧の調整量を細かくできるため、最終的な所望の閾値電圧分布（Ａ分布）を狭く調整することができる。
【００７１】
このようにしてステップアップ電圧印加方式によりダミーセルＴＣに電圧を印加することで書込対象メモリセルＭＣの閾値電圧Ｖｔｈを所望の閾値電圧分布（Ａ分布）内に調整する。この方式を適用すると、制御回路ＣＣがダミーセルＴＣにステップ電圧ΔＶｐｇｍずつ上昇させた電圧を印加することでダミーセルＴＣの閾値電圧Ｖｔを原理的にΔＶｐｇｍに近い電圧ずつ上昇させることになる。そのダミーセルＴＣと同一セル群ＧＭのメモリセルＭＣは、ダミーセルＴＣの近接効果によってその閾値電圧Ｖｔが調整されることになるため、前述のステップ電圧ΔＶｐｇｍよりも低いステップ電圧で閾値電圧Ｖｔが上昇する（図１０における各セルＭＣ、ＴＣの閾値電圧Ｖｔの変化度の違い参照）。したがって、結果的に細かい閾値電圧調整が可能になる。逆に、ステップ電圧ΔＶｐｇｍを粗くしたとしても閾値電圧調整を容易にできる。
【００７２】
なお、多数のメモリセルＭＣは書込速度などの諸特性がそれぞれ異なるため、複数のメモリセルＭＣ間で同一の書込ステップ電圧印加回数とならない場合もあり、この場合、ベリファイ電圧Ｖｖｆｙをやや上回る狭い分布内でメモリセルＭＣの閾値電圧Ｖｔを調整できる。そして全ページ書き込みが終了するまでページ書込処理が繰り返される。
【００７３】
図１２は、Ｘ方向に沿って示す各フローティングゲート電極付近の各ノード間の容量を示している。図１２中、ＴＣ（ＦＧ）はダミーセルＴＣのフローティングゲート電極ＦＧ、ＭＣ（ＦＧ）はメモリセルＭＣのフローティングゲート電極ＦＧ、Ｖcgはコントロールゲート電極ＣＧ（ワード線ＷＬ）に印加する電圧、ＴＣ（Ｖch）はダミーセルＴＣのチャネル電圧、ＭＣ（Ｖch）はメモリセルＭＣのチャネル電圧を示している。
【００７４】
また、ＣIPDはゲート間絶縁膜４を挟んで対向するフローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の容量値、Ｃoxはゲート絶縁膜３を挟んで対向するフローティングゲート電極ＦＧおよび半導体基板２のチャネル間の容量値を示している。また、Ｃsp1は素子分離絶縁膜６ａを挟んで隣接するフローティングゲート電極ＦＧ間の容量値、Ｃsp2は素子分離絶縁膜６ｂを挟んで隣接するフローティングゲート電極ＦＧ間の容量値を示している。
【００７５】
素子分離絶縁膜６ｂの第２幅Ｗ２は、素子分離絶縁膜６ａの第１幅Ｗ１よりも狭いため、図１２に示すように、容量Ｃsp2は容量Ｃsp1よりも大きくなる。したがって、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の近接効果の影響はより大きくなるため、あるセル群ＧＭのダミーセルＴＣに高電圧を印加すると、同一セル群ＧＭのメモリセルＭＣの閾値電圧Ｖｔは上昇する。
【００７６】
このようにして、積極的に近接効果を利用してメモリセルＭＣの閾値電圧Ｖｔを調整できる。ステップ電圧Ｖｐｇｍは、書込対象メモリセルＭＣに印加されるわけではないため、メモリセルＭＣのゲート絶縁膜３およびゲート間絶縁膜４に与えられる書込ストレスは弱い。したがって、メモリセルＭＣの電圧印加ストレスに応じた劣化を抑制でき信頼性を向上できる。
【００７７】
本実施形態では、制御回路ＣＣは、書込対象メモリセルＭＣにＸ方向に隣接した閾値電圧調整用のダミーセルＴＣに電圧を印加することで近接効果の影響を積極的に利用し、隣接するメモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整している。
【００７８】
これにより、たとえメモリセルＭＣが、不純物導入揺らぎによる閾値電圧Ｖｔのバラつき、寸法または形状のバラつき、または、プログラムノイズなどに起因して書込時における閾値電圧分布の拡大化が懸念されたとしても、ダミーセルＴＣに電圧を印加することでメモリセルＭＣの閾値電圧Ｖｔを調整できるため、書込時の最終的な閾値電圧分布（Ａ分布）の幅を縮小化できる。このため、ダミーセルＴＣを閾値調整用に設けることでデータの信頼性を向上できる。また、メモリセルＭＣの閾値電圧ＶｔのＡ分布幅を狭くできるため、閾値マージンを広くすることができる。書込の高速化を図ることができる。
【００７９】
制御回路ＣＣは、消去状態（Ｅ分布内）の閾値電圧Ｖｔとなっている書込対象メモリセルＭＣに粗書込処理しＢ分布内に調整した後、所望の閾値電圧分布（Ａ分布）内に調整している。すると、粗書込分布（Ｂ分布）から所望の閾値電圧分布（Ａ分布）に閾値電圧Ｖｔを調整するときの差分電圧を少なくすることができ、メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整するときに、極力狭い所望の閾値電圧分布（Ａ分布）内に調整しやすくなる。これにより、閾値電圧Ｖｔを微調整できる。
【００８０】
また、制御回路ＣＣは、書込対象メモリセルＭＣに粗書込処理した後、ステップアップ電圧印加方式によりダミーセルＴＣにステップ的に徐々に上昇させた電圧を印加することで書込対象メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整しているため、閾値電圧Ｖｔｈを微調整することができ閾値電圧Ｖｔを極力狭い所望の閾値電圧分布（Ａ分布）内に調整することができる。
【００８１】
メモリセルアレイＡｒはほぼ同一のセル構造を多数備えるが、これらのセルのうち、メモリセルＭＣの１個に対応してダミーセルＴＣを１個設けており、メモリセルアレイＡｒ内ではメモリセルＭＣおよびダミーセルＴＣはそれぞれ半数構成されている。このため、特にダミーセルＴＣを閾値調整用に設けることでデータ書込信頼性を向上できる。
【００８２】
また、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の距離Ｗ２は、他のセル群ＧＭまでの距離Ｗ１よりも短く構成されているため、隣接した他のセル群ＧＭによる近接効果を実質的に無視することができる。また逆に、一のセル群ＧＭのダミーセルＴＣに電圧を印加するときに、他のセル群ＧＭに与える近接効果の影響を少なくすることができる。
【００８３】
メモリセルＭＣが所定回数書込／消去処理されると、制御回路ＣＣはメモリセルＭＣとダミーセルＴＣの割当を入れ替えているため、メモリセルアレイＡｒの全セルのストレスの均一化を図ることができる。
【００８４】
＜製造方法＞
以下、前述のセル群ＧＭの製造方法について説明する。
図１３ないし図２２は、セル群ＧＭの製造方法を示している。なお、これらの図１３ないし図２２では、例えばウェハ裏面などの構成の一部の図示を省略している。
【００８５】
半導体基板２の表層部にウェル２ａ、２ｂ（図４参照）を順に形成し、図１３に示すように、半導体基板２上にゲート絶縁膜３、フローティングゲート電極ＦＧの材料膜を順に形成する。半導体基板２には、シリコン等の半導体材料を用いた基板を用いる。
【００８６】
また、ゲート絶縁膜３には、例えば熱酸化法、プラズマ酸化法、ＣＶＤ(Chemical Vapor Deposition)法などを用いて成膜したシリコン酸化膜を用いる。また、フローティングゲート電極ＦＧは、例えばＣＶＤ法などにより成膜された不純物ドープ型の多結晶シリコン膜を用いる。
【００８７】
次に、素子分離溝５を形成するためのマスク材を形成する。マスク材の形成処理には、例えば側壁転写技術を用いたダブルパターニングと称されるリソグラフィ限界幅以下の幅に形成する。例えば、図１４に示すように、フローティングゲート電極ＦＧの材料膜上にマスク材７および８を、ＣＶＤなどにより順に積層する。マスク材７は、例えば、シリコン窒化膜またはシリコン酸化膜を用いる。マスク材８はマスク材７とはエッチング選択性を有すると共に材質の異なる膜を用いるが、マスク材７がシリコン窒化膜の場合にはマスク材８はシリコン酸化膜またはアモルファスシリコン膜を用いる。またマスク材７がシリコン酸化膜の場合にはマスク材８はシリコン窒化膜またはアモルファスシリコン膜を用いる。
【００８８】
次に、図１５に示すように、マスク材８は、側壁転写技術の芯材として用いるものであり、このマスク材８をパターニングするためのレジストパターン９を形成する。レジストパターン９はフォトリソグラフィ技術を用いて形成できる。レジストパターン９のピッチはメモリセルＭＣの倍の幅で形成する。ここでこの幅は幅Ｗ１＋Ｗ２である。
【００８９】
次に、図１６に示すように、レジストパターン９をマスクとしてマスク材８をパターニングし、レジストパターン９を剥離する。
次に、図１７に示すように、マスク材８による芯材をスリミングする。スリミング後のマスク材８の幅は、素子分離溝５の幅に対応した幅であり、例えば、幅Ｗ２にエッチング変換差等のプロセス上の補正をした幅である。具体的には、例えばレジストパターン９の幅の２５％以下とする。
【００９０】
次に、図１８に示すように、マスク材８の側面に沿って側壁材１０を形成する。この側壁材１０は、素子分離溝５を形成するときのマスクとして機能する。側壁材１０は、マスク材８のスリミング後、フローティングゲート電極ＦＧとマスク材８とを覆うように成膜し、この後、異方性エッチング処理を行うことでマスク材８の側面に沿って残留させることで形成できる。
【００９１】
次に、図１９に示すように、側壁材１０を残留させてマスク材８を除去処理する。マスク材８の除去処理には例えばウェットエッチング処理を用いる。
なお、メモリセルアレイＡｒを形成する領域以外の領域（周辺領域）、例えばロウデコーダＲＤ、カラムデコーダＣＤ、制御回路ＣＣなどの形成する領域については、マスク材８を除去する必要がない場合がある。この場合、マスク材８の除去前に必要に応じて周辺領域にフォトレジストを用いてマスクを形成すると良い。
【００９２】
次に、図２０に示すように、側壁材１０をマスクとして、マスク材７、フローティングゲート電極ＦＧの材料膜、ゲート絶縁膜３、半導体基板２（ｐウェル２ｂ）をエッチング処理することで素子分離溝５を形成する。このエッチング処理は、異方性エッチング、例えばＲＩＥ(Reactive Ion Etching)を用いる。
【００９３】
このとき、素子分離溝５の深さは素子分離溝５の幅に依存し、側壁材１０同士の間隔が狭い部分の素子分離溝５の深さは浅く、側壁材１０同士の間隔が広い部分の素子分離溝５の深さは深い。これは、エッチング処理のマイクロローディング効果によるものである。
【００９４】
次に、側壁材１０、マスク材７を除去処理し、図２１に示すように、素子分離溝５内に素子分離膜６ａ、６ｂを埋込む。これらの素子分離膜６ａ、６ｂの埋込には、例えばシリコン酸化膜などの絶縁膜についてＣＶＤ法などを用いて埋込んだり、ＳＯＧ（Spin On Glass）法により塗布膜を塗布しその後シリコン酸化膜に転換する方法がある。絶縁膜の埋込後、ＣＭＰ（Chemical Mechanical Polishing）法により素子分離膜６ａ、６ｂの上面を平坦化処理することで図２１の構造を得る。
【００９５】
次に、図２２に示すように、素子分離膜６ａ、６ｂの高さがフローティングゲート電極ＦＧの高さよりも低くなるまで素子分離膜６ａ、６ｂをエッチング処理する。ここで、素子分離膜６ａ、６ｂのそれぞれの高さは、素子分離膜６ａ、６ｂのそれぞれの幅に依存し、幅の広い素子分離膜６ａの上面高さは低くなり、幅の狭い素子分離膜６ｂの上面高さは高くなる。
【００９６】
また、フローティングゲート電極ＦＧが素子分離膜６ａ、６ｂの上面から上方に突出する部分についても、エッチング選択比を適切に選択することによりエッチング処理が進み、フローティングゲート電極ＦＧの上角部が丸く形成されることになる。
【００９７】
次に、図５に示すように、ゲート間絶縁膜４、ワード線ＷＬを順に形成する。ゲート間絶縁膜４は、例えばＣＶＤ法により成膜したＯＮＯ(Oxide-Nitride-Oxide)膜、ＮＯＮＯＮ(Nitride-Oxide-Nitride-Oxide-Nitride)膜などのシリコン酸化膜およびシリコン窒化膜の積層構造を用いる。また、例えば酸化アルミニウムなどより高誘電率の高誘電率絶縁膜をシリコン酸化膜間、または、シリコン酸化膜およびシリコン窒化膜間に挟んだ積層膜を用いても良い。ワード線ＷＬには例えばＣＶＤ法により成膜した多結晶シリコン、および、当該多結晶シリコンの上に金属をシリサイド化したシリサイド層の積層構造を用いる。
【００９８】
次に、図４に示すように、複数のゲート電極ＳＧＤ、ＳＧＳ、ＭＧ、ＴＧ、ＤＧをＹ方向に分断する。このゲート電極の分断方法は異方性エッチング（例えばＲＩＥ法）により行うことができる。次に、図４には図示していないが、各ゲート電極ＳＧＤ、ＳＧＳ、ＭＧ、ＴＧ、ＤＧ間のそれぞれに層間絶縁膜（図示せず）を形成する。この層間絶縁膜は例えばＣＶＤ法によりシリコン酸化膜を形成することができる。
【００９９】
次に、図４に示すように、層間絶縁膜にコンタクトホールを半導体基板２の上面に至るまで形成し、当該コンタクトホール内にビット線コンタクトＣＢ、ソース線コンタクトＣＳを形成し、この上にビット線ＢＬを形成する。ビット線コンタクトＣＢ、ソース線コンタクトＣＳの構造は、例えば窒化チタニウム（ＴｉＮ）のバリアメタル膜にタングステン（Ｗ）などの金属層を組み合わせた導電膜、さらに多結晶シリコンなどによるポリプラグなどを組み合わせて形成される。この後の工程は、本実施形態に特に関わりないため省略する。
【０１００】
以上に示した製造方法を適用することで、通常のリソグラフィ技術の限界を超える設計ルールにおいても、本実施形態に係る構造を製造することができ、高速動作すると共に信頼性の高いフラッシュメモリ装置１を提供することができる。
【０１０１】
（第２実施形態）
図２３は、第２実施形態を示すもので、前述実施形態と異なるところは、メモリセルＭＣが一の同一のアクティブエリアＡＡに渡って複数隣接して構成され、他の同一のアクティブエリアＡＡに渡ってダミーセルＴＣが複数隣接して構成されているところにある。制御回路ＣＣは割当フラグ記憶領域にメモリセルＭＣとダミーセルＴＣの割当を変更して記憶させることでセルの機能を割当てる。
【０１０２】
このような実施形態においても、同一セル群ＧＭのメモリセルＭＣはダミーセルＴＣと隣接して構成することができるため、前述実施形態とほぼ同様の作用効果を奏する。
なお、書込処理時には、１番目のページ１（ワード線ＷＬ1）から順に書込処理が行われるため、ｋ番目のワード線ＷＬkによるページｋ（ワード線ＷＬk）の書込処理時には、ｋ−１番目のページ（ｋ−１）の書込処理の前に書き込まれたメモリセルＭＣのフローティングゲート電極ＦＧの電荷注入量に影響が及ぼされる。
【０１０３】
このため、当該メモリセルＭＣの閾値電圧Ｖｔは、Ｘ方向に隣接するダミーセルＴＣから影響を受けると共に、Ｙ方向に隣接するセルからも影響を受けることになり近接効果によって変動する。
【０１０４】
特に、前述実施形態と本実施形態では、メモリセルＭＣとダミーセルＴＣの割当が異なるため、メモリセルＭＣが隣接セルから受ける影響は２つの実施形態の配置で互いに異なることになる。前述実施形態と本実施形態の何れの配置態様が望ましいかは、セル構造や閾値電圧Ｖｔの設計値などによって変化するため、用途、設計値などに応じて配置態様を変更すると良い。
【０１０５】
（第３実施形態）
図２４ないし図３５は、第３実施形態を示すもので、前述実施形態と異なるところは、１つのセル群ＧＭが１つのメモリセルＭＣと当該メモリセルＭＣの両脇に位置して２つのダミーセルＴＣを備えた構成に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【０１０６】
図２４は、図３に代わる平面図を示しており、図２５は、図５に代わる縦断面構造（図２４のＸＸＶ−ＸＸＶ線に沿う縦断面構造）を示している。前述実施形態の図５では、２本のアクティブエリアＡＡがＸ方向に間隔Ｗ２で隣接していたが、本実施形態では、図２４に示すように、３本のアクティブエリアＡＡがＸ方向に間隔Ｗ２で互いに隣接してＹ方向に沿っている。図２５に示す断面では、これらの３本のアクティブエリアＡＡ上にゲート絶縁膜３を介してフローティングゲート電極ＦＧがそれぞれ形成され、当該フローティングゲート電極ＦＧ上にゲート間絶縁膜４を介してワード線ＷＬが形成される。
【０１０７】
セル群ＧＭは、中央に位置するメモリセルＭＣと当該メモリセルＭＣの両側に位置するダミーセルＴＣを備える。メモリセルＭＣのフローティングゲート電極ＦＧの高さはダミーセルＴＣのフローティングゲート電極ＦＧの高さよりも高く形成される。このセル群ＧＭは、隣接した他のセル群ＧＭとの間隔が間隔Ｗ１に形成されている。
制御回路ＣＣが中央のメモリセルＭＣに粗書込処理した後、その両脇に位置する閾値調整用のダミーセルＴＣに電圧を印加することでメモリセルＭＣの閾値電圧Ｖｔを調整する。すると、書込対象メモリセルＭＣの両脇から電圧を印加することができ、前述実施形態に比較して閾値調整用のダミーセルＴＣの閾値電圧を前述実施形態よりも上昇させる必要がなくなり、ダミーセルＴＣの印加ストレス軽減を図ることができる。
【０１０８】
＜製造方法について＞
以下、本実施形態に係る製造方法について説明する。この製造方法の説明では、前述実施形態で説明した製造方法と異なる部分について説明する。マスク材の形成処理には側壁転写技術を適用したトリプルパターニングとなるリソグラフィ限界幅以下の幅に形成している。
【０１０９】
図２６に示すように、通常のリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、当該レジストパターンをマスクとして異方性エッチング処理してマスク材８を形成する工程までは、前述の第１実施形態の製造方法と同様である。
【０１１０】
この後、図２７に示すように、マスク材８についてスリミング技術を用いてスリミングする。スリミング後のマスク材８の幅は、メモリセルＭＣのゲート電極ＭＧの幅に対応した幅であり、ゲート電極ＭＧの幅にエッチング変換差等のプロセス上の補正をした幅である。
【０１１１】
次に、図２８に示すように、マスク材８の側面に沿って側壁材１０を形成する。この方法は前述実施形態の側壁材１０の製造方法とほぼ同様である。
次に、図２９に示すように、側壁材１０を残留させてマスク材８を除去処理する。この方法も前述実施形態のマスク材の除去方法とほぼ同様である。
【０１１２】
次に、図３０に示すように、側壁材１０をマスクとして、マスク材７をエッチング処理する。このエッチング処理は、異方性エッチング、例えばＲＩＥ法を用いる。このとき残留したマスク材７は芯材として形成されるが、このマスク材７は、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の素子分離膜６ｂに対応して構成されるものであり、このマスク材７の幅は幅Ｗ２に対応した幅となっている。
【０１１３】
次に、図３１に示すように、隣り合う一対のマスク材７の間、一対のマスク材７の側面に沿ってマスク材１１を形成する。このマスク材１１は、その材料がフローティングゲート電極ＦＧの材質膜、マスク材７の材料とは異なり、互いにエッチング選択性を有する材料膜で形成される。このマスク材１１は一対のマスク材７を覆うように形成された後、異方性エッチング処理により一対のマスク材７の側壁に沿って残留することで形成される。なお、この工程後には、一対のマスク材７の間にはマスク材１１は残留したままとなる。
【０１１４】
次に、図３２に示すように、残留したマスク材１１の間のマスク材７を除去処理する。このマスク材７の除去処理には例えばウェットエッチング処理を用いる。
次に、図３３に示すように、マスク材１１をマスクとして、フローティングゲート電極ＦＧの材料膜、ゲート絶縁膜３、半導体基板２（ｐウェル２ｂ）をエッチング処理することで素子分離溝５を形成する。このエッチング処理は、異方性エッチング、例えばＲＩＥ法を用いる。
【０１１５】
このとき、前述実施形態と同様に、素子分離溝５の深さは素子分離溝５の幅に依存するため、マスク材１１同士の間隔が狭い部分の素子分離溝５の深さは浅く、マスク材１１同士の間隔が広い部分の素子分離溝５の深さは深い。
【０１１６】
次に、マスク材１１を除去処理し、図３４に示すように、素子分離溝５内に素子分離膜６ａ、６ｂを埋込む。この製造方法は前述実施形態とほぼ同様である。
次に、図３５に示すように、素子分離膜６ａ、６ｂの高さがフローティングゲート電極ＦＧの高さよりも低くなるまでエッチング処理する。ここで、前述実施形態と同一の理由により、素子分離膜６ｂはその幅が狭いため高くなり、素子分離膜６ａはその幅が広いため上面高さが低くなる。
【０１１７】
また、フローティングゲート電極ＦＧが素子分離膜６ａ、６ｂの上面から上方に突出する部分についてもエッチング処理が進み、フローティングゲート電極ＦＧの上角部が丸く形成される。その後、ゲート間絶縁膜４、ワード線ＷＬを順に積層し、層間絶縁膜、コンタクトプラグＣＢ、ＣＳ、ビット線ＢＬ、ソース線ＣＳＬなどを形成するが、これらの製造方法、材質などは、前述実施形態と同様であるため説明を省略する。この後の工程は、本実施形態に特に関わりないため説明を省略する。
【０１１８】
以上のような製造方法を適用することで、通常のリソグラフィ技術の限界を超える設計ルールにおいても、本実施形態に係る構造を製造することができ、高速動作すると共に信頼性の高いフラッシュメモリ装置１を提供することができる。
【０１１９】
（第４実施形態）
図３６および図３７は、第４実施形態を示すもので、前述実施形態と異なるところは、閾値調整用のダミーセルＴＣをメモリセルＭＣの両脇に構成したときに、別々に閾値調整用のセルとして用いるところにある。前述実施形態と同一または類似の部分については同一符号を付して説明を省略する。
【０１２０】
図３６は、メモリセルＭＣ、ダミーセルＴＣの割当を示している。この図３６には、メモリセルＭＣの一方の脇に位置するダミーセルＴＣをダミーセルＴＣ１、メモリセルＭＣの他方の脇に位置するダミーセルＴＣをダミーセルＴＣ２として示しており、本実施形態では、これらのダミーセルＴＣ１、ＴＣ２は順に閾値調整用の電圧印加対象セルとして動作する。ダミーセルＴＣ１は、メモリセルＭＣの形成アクティブエリアＡＡの一方の脇に位置する同一のアクティブエリアＡＡに位置して複数併設されている。ダミーセルＴＣ２は、メモリセルＭＣのアクティブエリアＡＡの他方の脇に位置する同一のアクティブエリアＡＡに位置して複数併設されている。
【０１２１】
図３７は、この場合のメモリセルＭＣ、ダミーセルＴＣの閾値電圧分布を示している。この図３７に示すように、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔを消去電圧分布（Ｅ分布）内から粗書込電圧分布（Ｂ分布）まで一旦書込み（図３７（ａ）参照）、ダミーセルＴＣ１に電圧を印加することで、メモリセルＭＣの閾値電圧Ｖｔをベリファイ電圧Ｖvfy1以上の電圧分布（Ｂ２分布）内に調整する（図３７（ｂ）参照）。この調整処理は、前述実施形態に示したステップアップ電圧印加方式により行われる。
【０１２２】
次に、制御回路ＣＣは、ダミーセルＴＣ２に電圧を印加することで、メモリセルＭＣの閾値電圧Ｖｔをベリファイ電圧Ｖvfy2（＞Ｖvfy1）以上の所望の閾値電圧分布（Ａ分布）に調整する（図３７（ｃ）参照）。すると、ダミーセルＴＣ１、ＴＣ２に順に電圧を印加することで、当該ダミーセルＴＣ１およびＴＣ２の間に位置するメモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）まで上昇させることができる。この場合、所望の閾値電圧分布（Ａ分布）内の電圧付近までダミーセルＴＣ１、ＴＣ２の印加電圧を上げる必要がなくなる。すなわち、ダミーセルＴＣ１、ＴＣ２の印加電圧を前述実施形態に比較して低下させることができる。これにより、ダミーセルＴＣ１、ＴＣ２双方のストレスを軽減できる。
【０１２３】
（他の実施形態）
前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
半導体基板２としてはＳＯＩウェハを適用しても良い。図３８は、ＳＯＩ構造の半導体基板を用いた例を示している。図３８に示すように、半導体基板２に代わる半導体基板１２として、表面に半導体領域１２ａが形成されたＳＯＩ（Silicon On Insulator）ウェハを用いている。この半導体基板１２には、当該半導体領域１２ａにそれぞれメモリセルＭＣおよびダミーセルＴＣの構造が形成される。ＳＯＩ構造を構成する絶縁膜１２ｂは、その上面高さが複数のアクティブエリアＡＡに渡ってほぼ同一高さであり、したがって、素子分離絶縁膜６ａ、６ｂの深さはほぼ同一深さとなっている。絶縁膜１２ｂおよび素子分離絶縁膜６ａ、６ｂが、各メモリセルＭＣおよびダミーセルＴＣのアクティブエリアＡＡを分断している。このような形態においても前述実施形態と同様の作用効果を奏する。
【０１２４】
前述実施形態では、メモリセルＭＣの閾値電圧Ｖｔを目標閾値電圧（ベリファイ電圧Ｖｖｆｙまたは下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔに書込むときには、１回のみで粗書込処理するようにしているが、前述のステップアップ書込方式により複数回に分けて粗書込処理するようにしても良い。
【０１２５】
制御回路ＣＣが、粗書込処理時に目標閾値電圧（ベリファイ電圧Ｖｖｆｙまたは下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔに書込む実施形態を示したが、ベリファイ電圧Ｖｖｆｙまたは下限電圧設定値Ｖａｌ以上の閾値電圧Ｖｔに粗書込処理しても良い。
【０１２６】
セル群ＧＭ（セルＭＣおよびＴＣ）のＸ方向断面構造は図５または図１４に示した例に限られない。隣り合うセルＭＣおよびＴＣ間の距離が互いに異なっており、図１２に示す容量の関係に形成できれば良いためである。
【０１２７】
前述実施形態では２値の書込処理について特徴を示したが、３値または４値またはそれ以上の書込処理に適用しても良い。メモリセルアレイＡｒの一部に２値、その他に多値のセルを備えた構成に適用しても良い。
【０１２８】
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、その他のＥＥＰＲＯＭ、例えばＡＮＤ型等の不揮発性半導体記憶装置に適用できる。
前述実施形態では、メモリセルアレイＡｒの全体がセル群ＧＭにより構成されている実施形態を示したが、メモリセルアレイＡｒの一部にセル群ＧＭを具備した構成に適用しても良い。この場合も同様に、メモリセルアレイＡｒの一部に２値、その他に多値のセルを備えた構成に適用しても良い。
【０１２９】
前述実施形態では、メモリセルアレイＡｒは単一構成である実施形態を示したが、複数の領域（プレーン）に分割構成されていても良い。
各セルユニットＵＣのドレイン側の選択ゲートトランジスタＳＴＤ側、ソース側の選択ゲートトランジスタＳＴＳ側にそれぞれ１個のダミーセルＤＭを備えた実施形態を示したが、それぞれ複数（例えば２個や３個）のダミーセルＤＭを備えた形態に適用しても良いし設けなくても良い。
【０１３０】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、ＣＣは制御回路（書込回路）、ＧＭはセル群、ＭＣはメモリセル、ＴＣはダミーセル、ＦＧはフローティングゲート電極、ＡＡはアクティブエリア、ＷＬはワード線を示す。
【技術分野】
【０００１】
本発明の実施形態は、電気的に書換可能なメモリセルを備えた不揮発性半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置などの不揮発性半導体記憶装置は、例えばデジタルカメラ、移動体端末、携帯オーディオ機器、或いは、ハードディスクに代わる大容量データ記憶媒体（ＳＳＤ）として用いたパーソナルコンピュータ携帯機器などの用途で広く採用されている。
例えばフラッシュメモリ装置を構成するメモリセルは、フローティングゲート電極（ＦＧ）およびコントロールゲート電極（ＣＧ）を積層したフローティングゲート型の積層ゲート電極構造を採用したものが知られている。
近年、半導体素子の微細化、高集積化の進展に伴い、例えば通常のリソグラフィ技術の限界を超える設計ルールにて形成されるようになってきており、隣接するメモリセルにデータを書き込むことによって起こる閾値の変化近接効果（所謂近接効果）が大きいことが問題となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１２３２５６号公報
【特許文献２】特開２００５−２４３７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルは、その構成要素中の不純物導入揺らぎによる閾値電圧のばらつき、寸法または形状のバラつき、プログラムノイズなどに起因して、書込閾値電圧分布の拡大化により動作速度／動作の信頼性への影響が大きくなる。
【０００５】
そこで、高速で高信頼動作できるようにした不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群を備えている。また、書込回路を備え、第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用いている。書込回路が、前記セル群の前記第１のメモリセルにデータを書込むときには、セル群の第２のメモリセルに電圧を印加し、セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする。
【０００７】
また、実施形態に係る不揮発性半導体記憶装置の制御方法は、第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群とを備えた不揮発性半導体装置についての制御方法を対象としている。
この場合、セル群の第１のメモリセルにデータを書込むときには、セル群の第１のメモリセルに第１の電圧を印加し、セル群の前記第２のメモリセルに第２の電圧を印加し、セル群の第１のメモリセルの閾値電圧が所望の閾値電圧より高いかどうかを判断し、判断の結果、所望の閾値電圧より高くない場合には、所望の閾値電圧になるまで徐々に第２の電圧を高くしながらセル群の第２のメモリセルに第２の電圧を繰り返し印加することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態について電気的構成を示すブロック図
【図２】第１実施形態についてメモリセルアレイの一部の回路構成図
【図３】第１実施形態についてメモリセルアレイの一部を模式的に示す平面図
【図４】第１実施形態についてＮＡＮＤセルユニットを列方向に沿って模式的に示す縦断面構造図
【図５】第１実施形態について行方向に沿って模式的に示す縦断面構造図
【図６】第１実施形態について閾値電圧分布を示す説明図
【図７】第１実施形態について消去処理を示すフローチャート
【図８】第１実施形態について示す消去状態における閾値電圧分布図
【図９】第１実施形態について書込処理を示すフローチャート
【図１０】第１実施形態についてセルの粗書込状態を示す閾値電圧分布図
【図１１】第１実施形態について示すステップアップ書込処理の説明図
【図１２】第１実施形態について示す各ノード間容量の説明図
【図１３】第１実施形態について示す一製造段階の製造工程の説明図（その１）
【図１４】第１実施形態について示す一製造段階の製造工程の説明図（その２）
【図１５】第１実施形態について示す一製造段階の製造工程の説明図（その３）
【図１６】第１実施形態について示す一製造段階の製造工程の説明図（その４）
【図１７】第１実施形態について示す一製造段階の製造工程の説明図（その５）
【図１８】第１実施形態について示す一製造段階の製造工程の説明図（その６）
【図１９】第１実施形態について示す一製造段階の製造工程の説明図（その７）
【図２０】第１実施形態について示す一製造段階の製造工程の説明図（その８）
【図２１】第１実施形態について示す一製造段階の製造工程の説明図（その９）
【図２２】第１実施形態について示す一製造段階の製造工程の説明図（その１０）
【図２３】第２実施形態について示す図３相当図
【図２４】第３実施形態について示す図３相当図
【図２５】第３実施形態について示す図５相当図
【図２６】第３実施形態について示す一製造段階の製造工程の説明図（その１１）
【図２７】第３実施形態について示す一製造段階の製造工程の説明図（その１２）
【図２８】第３実施形態について示す一製造段階の製造工程の説明図（その１３）
【図２９】第３実施形態について示す一製造段階の製造工程の説明図（その１４）
【図３０】第３実施形態について示す一製造段階の製造工程の説明図（その１５）
【図３１】第３実施形態について示す一製造段階の製造工程の説明図（その１６）
【図３２】第３実施形態について示す一製造段階の製造工程の説明図（その１７）
【図３３】第３実施形態について示す一製造段階の製造工程の説明図（その１８）
【図３４】第３実施形態について示す一製造段階の製造工程の説明図（その１９）
【図３５】第３実施形態について示す一製造段階の製造工程の説明図（その２０）
【図３６】第４実施形態について示す図３相当図
【図３７】第４実施形態について示す閾値電圧分布の遷移図
【図３８】変形例について示す図５相当図
【発明を実施するための形態】
【０００９】
（第１実施形態）
ＮＡＮＤ型のフラッシュメモリ装置に適用した第１実施形態について図１ないし図２２を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。また、説明の都合上、実施形態の説明における上下左右や高低、溝の深浅などの方向は、後述する半導体基板の裏面側を基準とした相対的な位置関係である。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を概略的なブロック図により示している。本実施の形態はＭＬＣ（Multi Level Cell）にも適用可能ではあるが、以下の実施形態では理解が容易なＳＬＣ（Single Level Cell）のＮＡＮＤ型フラッシュメモリに適用して説明する。
【００１１】
図１に示すように、フラッシュメモリ装置１は、メモリセルＭＣ（第１のメモリセル）およびダミーセルＴＣ（第２のメモリセル）を含むセル群ＧＭを多数マトリックス状に具備したメモリセルアレイＡｒを具備している。メモリセルＭＣに記憶されたデータは消去／書込／読出可能に構成されている。ダミーセルＴＣは通常のメモリセルＭＣと同様の構造を備えるが、メモリセルＭＣの閾値調整に用いるセルでありデータは記憶に用いない。このメモリセルアレイＡｒ内には、複数のビット線ＢＬ、複数のワード線ＷＬ、および、共通ソース線ＣＳＬが構成されている。
【００１２】
メモリセルアレイＡｒの周辺には、センスアンプ回路ＳＡが構成されており、センスアンプ回路ＳＡは、メモリセルアレイＡｒ内のメモリセルＭＣに対する書込／読出時に用いられる。
【００１３】
その他、フラッシュメモリ装置１内には、制御回路ＣＣ、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤが構成されている。ロウ駆動回路ＲＤは、ロウデコーダを備え、メモリセルアレイＡｒに設けられたワード線ＷＬ、選択ゲート線を選択するために設けられている。カラム駆動回路ＣＤは、カラムデコーダを備え、メモリセルアレイＡｒに設けられたビット線ＢＬを選択するために設けられている。
【００１４】
制御回路ＣＣは、外部からの制御信号に応じてロウ駆動回路ＲＤ、カラム駆動回路ＣＤに制御信号を送信し、メモリセルアレイＡｒを構成する各セル群ＧＭのメモリセルＭＣの書込／読出／消去を行う書込回路、読出回路、消去回路としての機能を備える。
【００１５】
制御回路ＣＣは、メモリセルＭＣとダミーセルＴＣの割当フラグ記憶領域をメモリセルアレイＡｒ内に割当て、通常時にはメモリセルＭＣとダミーセルＴＣの割当を不揮発的に記憶保持させる。これにより、メモリセルアレイＡｒ内のメモリセルＭＣおよびダミーセルＴＣの各分担が割当てられる。なお、メモリセルアレイＡｒは書換回数カウンタを備える。この書換回数カウンタは、書込／消去の繰り返し回数を記憶保持するカウンタである。制御回路ＣＣは、書込／消去の繰り返し回数をカウントし、書込回数カウンタを更新する。
【００１６】
図２は、メモリセルアレイ内の一部の電気的構成を概略的に示している。
図２に示すように、メモリセル領域内のメモリセルアレイＡｒは、複数のブロックＢを備える。図２には、ｊ番目のブロックＢjと、（ｊ＋１）番目のブロックＢj+1の一部を図示している。
【００１７】
これらのブロックＢjは列方向（Ｙ方向）に併設されている。各ブロックＢjは、複数のＮＡＮＤセルユニットＵＣを行方向（Ｘ方向）に備える。１つのブロックＢj内には、０〜ｎのＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn）を備える。
【００１８】
ＮＡＮＤセルユニットＵＣは、ドレイン側の選択ゲートトランジスタＳＴＤとソース側の選択ゲートトランジスタＳＴＳとを備える。選択ゲートトランジスタＳＴＤにはそのドレイン／ソースの一方にビット線ＢＬが接続されており、その他方にダミーセルＤＭが直列接続されている。また、選択ゲートトランジスタＳＴＳにはそのドレイン／ソースの一方にソース線ＣＳＬが接続されており、他方にダミーセルＤＭが直列接続されている。
【００１９】
偶数番（０、２、４、…）目のＮＡＮＤセルユニットＵＣ0、ＵＣ2、ＵＣ4、…は、選択ゲートトランジスタＳＴＤ−ＳＴＳ間の２つのダミーセルＤＭ−ＤＭ間において、ダミーセルＴＣおよびメモリセルＭＣの各ドレイン／ソース領域を共用して列方向に交互に直列接続した例えば１〜６４の合計６４個のセルを備える。
【００２０】
奇数番（１、３、５、…）目のＮＡＮＤセルユニットＵＣ1、ＵＣ3、ＵＣ5、…は、選択ゲートトランジスタＳＴＤ−ＳＴＳ間の２つのダミーセルＤＭ−ＤＭ間において、メモリセルＭＣおよびダミーセルＴＣの各ドレイン／ソース領域を共用して列方向に交互に直列接続した例えば１〜６４の合計６４個のセルを備える。
【００２１】
ダミーセルＤＭは、書込／消去時などの処理時に選択ゲートトランジスタＳＴＤ、ＳＴＳ近傍でＧＩＤＬにより発生する電荷が書き込まれても良いようにダミーとして用いるセルである。このダミーセルＤＭはメモリセルＭＣ、ダミーセルＴＣとほぼ同様の構造となっているが、このダミーセルＤＭの記憶データは無効なデータとなっている。
【００２２】
複数のビット線ＢＬはそれぞれ列方向（Ｙ方向）に延伸しており、列方向に併設したＮＡＮＤセルユニットＵＣに対応してビット線ＢＬが１本構成されている。ソース線ＣＳＬは２つのブロックＢ間に位置して行方向に延伸しており、当該２つのブロックＢが共用している。
【００２３】
ワード線ＷＬ0は、行方向に併設された各セルユニットＵＣのドレイン側のダミーセルＤＭのコントロールゲート電極ＣＧ（図４参照）を共通接続してダミーワード線として機能し、ワード線ＷＬ65は、行方向に併設された各セルユニットＵＣのソース側のダミーセルＤＭのコントロールゲート電極ＣＧを共通接続してダミーワード線として機能する。これらのワード線ＷＬ0、ＷＬ65は、書込時においてセルユニットＵＣの端部に発生する強電界による電界を緩和することで誤書込を防止する。
【００２４】
ワード線ＷＬ1〜ＷＬ64は、それぞれ、行方向に併設された各セルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣを交互に連結している。
すなわち、例えば、奇数番のワード線ＷＬ（１、３、５、…、６３）は、偶数番のセルユニットＵＣのメモリセルＭＣのコントロールゲート電極ＣＧ（図４参照）を電気的に接続すると共に、奇数番のセルユニットＵＣのダミーセルＴＣのコントロールゲート電極ＣＧ（図４参照）を電気的に接続する。
【００２５】
偶数番のワード線ＷＬ（２、４、…、６４）は、奇数番のセルユニットＵＣのメモリセルＭＣのコントロールゲート電極ＣＧを電気的に接続すると共に、偶数番のセルユニットＵＣのダミーセルＴＣのコントロールゲート電極ＣＧを電気的に接続する。行方向に併設された複数のセルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣが１ページを構成する。通常、１ページ分のセルＭＣおよびＴＣは、例えば１つのブロックＢ内に合計４２２４個構成され、このうち、メモリセルＭＣは２０４８個、ダミーセルＴＣが２０４８個、その他の１２８個のセルをリダンダンシ領域またはその他の領域として適用できる。
【００２６】
前述したセル群ＧＭは、メモリセルＭＣおよびダミーセルＴＣが隣接するセルユニットＵＣに渡って同一のワード線ＷＬにより接続されるセル群であり、これらはワード線ＷＬ方向（Ｘ方向）に沿って一対構成される。
【００２７】
選択ゲート線ＳＧＬＤは、行方向に併設されたセルユニットＵＣの選択ゲートトランジスタＳＴＤのゲート電極ＳＧＤ（図４参照）を連結して共通接続している。また、選択ゲート線ＳＧＬＳは、行方向に併設されたセルユニットＵＣの選択ゲートトランジスタＳＴＳのゲート電極ＳＧＳ（図４参照）を連結して共通接続している。
【００２８】
図３は、メモリセルアレイの一部の平面図を模式的に示している。この図３に示すように、複数のアクティブエリアＡＡが半導体基板２（図４参照）の表層に位置してＹ方向に延伸して形成されている。これら複数のアクティブエリアＡＡの幅はそれぞれ同一の所定幅に形成されている。アクティブエリアＡＡは２本毎に第１幅Ｗ１だけ離間しており、２本（一対）のアクティブエリアＡＡ間の間隔は第２幅Ｗ２（＜Ｗ１）に形成されている。
【００２９】
また、複数のワード線ＷＬは、それぞれ、複数のアクティブエリアＡＡに交差するようにＸ方向に延伸して形成されている。また、ダミーワード線ＷＬ0、ＷＬ65、選択ゲート線ＳＧＬＤ、ＳＧＬＳがＸ方向に延伸して形成される。なお、図３には図示していないが、アクティブエリアＡＡの上方（掲載面の垂直方向）に位置してビット線ＢＬが形成される（図４参照）。
【００３０】
メモリセルＭＣは、複数のアクティブエリアＡＡと複数のワード線ＷＬとの交差領域に位置しており、ダミーセルＴＣもまた、複数のアクティブエリアＡＡと複数のワード線ＷＬとの交差領域に位置している。一本のアクティブエリアＡＡにはメモリセルＭＣおよびダミーセルＴＣがＹ方向に渡って交互に複数構成されている。見方を変えると、メモリセルＭＣは一対のアクティブエリアＡＡにジグザグ（千鳥状）に配設されており、ダミーセルＴＣはメモリセルＭＣの配設位置を補うように一対のアクティブエリアＡＡにジグザグに配設されている。
【００３１】
図４は、ＮＡＮＤセルユニットのＹ方向に沿う断面構造を模式的に示している。なお、フラッシュメモリ装置１の表面および裏面など本実施形態の特徴に直接関わらない部分については図示を省略している。
【００３２】
この図４に示すように、半導体基板（例えばシリコン基板）２の表層にはｎウェル２ａおよびｐウェル２ｂが順に形成される。ｐウェル２ｂ上には、ゲート絶縁膜３を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成される。この選択ゲート電極ＳＧＤの形成領域から平面的に離間して、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳがｐウェル領域２ｂ上にゲート絶縁膜３を介して形成される。
【００３３】
選択ゲート電極ＳＧＤの脇の半導体基板２ｂ上にはゲート絶縁膜３を介してダミーセルＤＭのダミーゲート電極ＤＧが形成される。選択ゲート電極ＳＧＳの脇の半導体基板２ｂ上にはゲート絶縁膜３を介してダミーセルＤＭのダミーゲート電極ＤＧが形成される。これらのダミーゲート電極ＤＧ−ＤＧ間には、メモリセルＭＣのゲート電極ＭＧ、および、ダミーセルＴＣのダミーゲート電極ＴＧが交互に形成される。
【００３４】
ゲート電極ＭＧは、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間にゲート間絶縁膜４を挟んで積層されている。また、ダミーゲート電極ＤＧはゲート電極ＭＧと同様の構造をなしている。また、選択ゲート電極ＳＧＤ、ＳＧＳは、ゲート電極ＭＧの構造をベースとして当該ゲート電極ＭＧを構成するゲート間絶縁膜４の中央に貫通孔を通じてゲート電極ＦＧおよびＣＧが電気的に導通接続している。
【００３５】
各ゲート電極ＳＧＤ−ＤＧ間、ＤＧ−ＭＧ間、ＴＧ−ＭＧ間、ＴＧ−ＤＧ間、ＤＧ−ＳＧＳ間の半導体基板２の表層には、ソース／ドレイン領域２ｃが形成される。このソース／ドレイン領域２ｃは一般的にイオン注入することで形成できるが、各メモリセルＭＣおよびダミーセルＴＣが直列接続されているときにはイオン注入を省略しても良い。
【００３６】
選択ゲート電極ＳＧＳの片脇の半導体基板２の表層には、ソース線コンタクトＣＳ用のソース線コンタクト領域２ｄが形成される。このソース線コンタクト領域２ｄ上にはソース線コンタクトＣＳを介してソース線ＣＳＬが電気的に接続される。選択ゲート電極ＳＧＤの片脇の半導体基板２の表層にはビット線コンタクトＣＢ用のビット線コンタクト領域２ｅが形成される。このビット線コンタクト領域２ｅ上にはビット線コンタクトＣＢを介してビット線ＢＬが構成されている。図４の断面においては、アクティブエリアＡＡはビット線コンタクト領域２ｅからソース線コンタクト領域２ｄにかけてｐウェル２ｂの表層部分に渡って形成される。
【００３７】
図５は、図３のＸ方向のＶ−Ｖ線に沿う断面構造を模式的に示している。なお、前述のビット線ＢＬや、フラッシュメモリ装置１の表面および裏面など本実施形態の特徴に直接関わらない部分については図示を省略している。
【００３８】
図５に示すように、半導体基板２の表層には、Ｘ方向に離間して複数の素子分離溝（トレンチ）５が形成される。これらの素子分離溝５は、その深さがＸ方向に半導体基板２の表面からの第１深さＤ１、第２深さＤ２（＜Ｄ１）と交互に繰り返し形成される。また、第１深さＤ１の素子分離溝５の幅は、Ｘ方向に第１幅Ｗ１に形成される。第２深さＤ２の素子分離溝５の幅は、Ｘ方向に第２幅Ｗ２（＜Ｗ１）に形成される。
【００３９】
これらの複数の素子分離溝５内には素子分離絶縁膜６が形成され、当該素子分離絶縁膜６は、例えばシリコン酸化膜を用いてＳＴＩ（Shallow Trench Isolation）構造の素子分離領域として構成される。以下、第１深さＤ１の素子分離溝５に埋め込まれた素子分離絶縁膜６を素子分離絶縁膜６ａ、第２深さＤ２の素子分離溝５に埋め込まれた素子分離絶縁膜６を素子分離絶縁膜６ｂとして説明する。
【００４０】
これらの素子分離絶縁膜６ａ、６ｂは、その上面が半導体基板２の上面から上方に突出形成される。素子分離絶縁膜６ｂの上面高さＨ２は、素子分離絶縁膜６ａの上面高さＨ１よりも高く形成される。隣接する素子分離絶縁膜６ａおよび６ｂ間には、半導体基板２の表面にゲート絶縁膜３が形成され素子分離絶縁膜６ａおよび６ｂの側面の一部に挟まれるように形成される。
【００４１】
このゲート絶縁膜３の上面上にはフローティングゲート電極ＦＧが形成される。このフローティングゲート電極ＦＧには、例えば不純物ドープ多結晶シリコンを用い、その上面が隣接する素子分離絶縁膜６ａ、６ｂのそれぞれの上面高さＨ１、Ｈ２の何れの高さよりも高く形成される。なお、フローティングゲート電極ＦＧの上面は素子分離絶縁膜６ａ、６ｂの上面に面一に形成されても良い。
【００４２】
なお、図３に示すように、第２幅Ｗ２は、Ｘ方向に隣接した一および他のセル群ＧＭのメモリセルＭＣおよびダミーセルＴＣのＸ方向間隔となる。
ゲート間絶縁膜４は、フローティングゲート電極ＦＧおよび素子分離絶縁膜６ａ、６ｂの上面上に沿って形成される。このゲート間絶縁膜４には、例えばＯＮＯ（Oxide-Nitride-Oxide）膜、ＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜などを用いる。
【００４３】
ゲート間絶縁膜４上にはワード線ＷＬが形成される。このワード線ＷＬには、例えば多結晶シリコンとその上部を金属でシリサイド化したシリサイド層を用い、複数のセルユニットＵＣのメモリセルＭＣおよびダミーセルＴＣのコントロールゲート電極ＣＧを連結する。
【００４４】
このように、メモリセルＭＣはそれぞれフローティングゲート電極ＦＧを具備し、フローティングゲート電極ＦＧの蓄積電荷と、対になるダミーセルＴＣの蓄積電荷により決まるメモリセルＭＣの閾値に応じた２値データを記憶する。データは、ページごとに順次書込／読出可能に構成されており、ブロックＢ毎に一括消去可能に構成されている。
【００４５】
以下、本実施形態における２値記憶方式のＮＡＮＤ型フラッシュメモリ装置１の書込動作を主に説明する。２値ＮＡＮＤ型フラッシュメモリ装置１は、１つのメモリセルＭＣの閾値電圧Ｖｔが２通りの電圧分布の何れかの分布内に調整されることにより、１つのメモリセルＭＣが２値データ（”１”、”０”）を記憶する。メモリセルＭＣは、その閾値電圧Ｖｔがフローティングゲート電極ＦＧの蓄積電荷量と、隣接するダミーセルＴＣの蓄積電荷量に応じて設定される。
【００４６】
図６は、メモリセルの閾値電圧分布を示している。この図６において、Ｅ分布、Ａ分布は、それぞれ、２値データ（”１”、”０”）に対応した閾値電圧分布を示している。Ｅ分布は、ブロック一括消去後の比較的広い第１分布幅（上限電圧値Ｖｅｈ）の閾値電圧分布であり、メモリセルＭＣの閾値電圧ＶｔがこのＥ分布内にあるときにはデータ（”１”）を示している。
【００４７】
また、Ａ分布は、メモリセルＭＣの書込処理後の比較的狭い第２分布幅（下限電圧値Ｖａｌ、上限電圧値Ｖａｈ）の閾値電圧分布であり、メモリセルＭＣの閾値電圧ＶｔがこのＡ分布内であるときにはデータ（”０”）を示している。
【００４８】
これらのＥ分布の上限電圧値ＶｅｈはＡ分布の下限電圧値Ｖａｌよりも低く設定されており、これらの分布Ｅ、Ａはこの順に高くなるように互いに異なる電圧分布に設定されている。ベリファイ電圧Ｖｖｆｙが下限電圧値Ｖａｌよりもわずかに低い電圧値に設定されている。このベリファイ電圧Ｖｖｆｙは、データの書込を検証するために設けられる電圧である。
【００４９】
消去処理、書込処理、読出処理時のセル印加電圧およびその動作について概略的に説明する。
＜消去動作＞
フラッシュメモリ装置１は、１つのブロックＢ毎に一括消去することができる。消去動作時には、制御回路ＣＣはコントロールゲート電極ＣＧに接地電位（０Ｖ）を印加すると共にＰウェル２ｂに高電圧を印加する。すると、選択ブロックのフローティングゲート電極ＦＧから半導体基板２のＰウェル２ｂにトンネル電流が流れ、フローティングゲート電極ＦＧ中の電子が抜ける。この結果、消去選択ブロックＢのメモリセルＭＣ、ダミーセルＴＣの閾値電圧Ｖｔは正から負にシフトするが、各メモリセルＭＣ、ダミーセルＴＣの消去速度等の電気的諸特性がセル毎に異なるため閾値分布（Ｅ分布）は比較的広い第１分布幅に広がる。
【００５０】
＜書込動作＞
書込動作時には、制御回路ＣＣは、書込選択セルユニットＵＣのビット線ＢＬとソース線ＣＳＬをそれぞれ所定の低電圧（例えばそれぞれ０Ｖ、１．５Ｖ）として書込選択ワード線ＷＬに高電圧（例えば２０Ｖ）を印加する。すると、書込対象メモリセルＭＣのアクティブエリアＡＡは低電圧となると共に書込選択ワード線ＷＬは高電圧となるため、トンネル電流がゲート絶縁膜３を通じて流れ、当該書込対象メモリセルＭＣのフローティングゲート電極ＦＧに電子が注入される。この結果、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔを消去状態（Ｅ分布）の負状態から正へとシフトさせることで各メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整する。
【００５１】
なお、非書込選択セルユニットＵＣでは、半導体基板２のＰウェル２ｂのアクティブエリアＡＡ（チャネル領域）は、制御回路ＣＣがビット線ＢＬの電圧Ｖｄを正電源電圧Ｖｄｄに設定することで、コントロールゲート電極ＣＧとの容量カップリングにより所定の中間電圧（低電圧＜中間電圧＜正電圧）に昇圧される。したがって、書込選択ワード線ＷＬに高電圧が印加されたとしても非選択セルユニットＵＣの非書込対象メモリセルＭＣのフローティングゲート電極ＦＧへの電荷の注入は抑制されることになり書込禁止状態となる。
【００５２】
＜読出動作＞
読出動作時には、制御回路ＣＣは、選択セルユニットＵＣの読出選択ワード線ＷＬには０Ｖを印加し、選択セルユニットＵＣの読出非選択ワード線ＷＬには、設計上全セルの書込み時の閾値よりも高い電圧Ｖｒｅａｄ（＞０Ｖ）を印加する。すると、読出選択のメモリセルＭＣ以外のセルは転送ゲートトランジスタとして動作し、制御回路ＣＣは、例えば読出選択メモリセルＭＣのオンオフに対応したビット線ＢＬの電圧降下状態を検出することで当該メモリセルＭＣの閾値電圧Ｖｔに応じたデータを読出す。
【００５３】
以下、本実施形態の特徴部分となる消去処理および書込処理の動作について説明する。
本実施形態ではダミーセルＴＣはメモリセルＭＣの閾値電圧Ｖｔの調整用に用いる。このためメモリセルＭＣはデータの書込処理が行われることによってデータを記憶保持するものの、ダミーセルＴＣはデータを記憶保持しない。
【００５４】
図７は、本実施形態において制御回路が主として行う消去処理をフローチャートによって概略的に示している。この図７に示すように、制御回路ＣＣは消去選択ブロックＢの消去処理を行う（Ｓ１）。この消去処理が行われると、消去選択ブロックＢでは、メモリセルＭＣとダミーセルＴＣの閾値電圧Ｖｔがほぼ同様の閾値電圧値となる。前述したように、１ブロックＢ毎に同一印加電圧条件化で消去処理が行われるため、消去処理後には、同一ブロックＢ内のダミーセルＴＣはメモリセルＭＣと同様の閾値電圧分布となる。
【００５５】
制御回路ＣＣは、書換回数カウンタをブロックＢの消去毎に１加算し（Ｓ２）、このカウンタ値を内部に保持する。制御回路ＣＣは、書換回数カウンタが所定回数を超えたか否かを判定し（Ｓ３）、所定回数以下であれば（Ｓ３：ＮＯ）消去処理を終了するが、所定回数を超えたことを条件としてメモリセルＭＣとダミーセルＴＣの割当を入れ替える（Ｓ４）。
【００５６】
制御回路ＣＣは、ステップＳ４において割当フラグ記憶領域のデータを書換えることで割当を入れ替える。すなわち、データ記憶保持用のメモリセルＭＣと閾値電圧調整用のダミーセルＴＣの割当を入れ替える。
【００５７】
これは、書込／消去時において、セルＭＣ、ＴＣに高電圧が印加されると、各セルＭＣ、ＴＣのゲート絶縁膜３およびゲート間絶縁膜４のストレスが大きくなるが、セル間で割当が異なると、セルＭＣおよびＴＣ間で書込処理（後述参照）時の電圧印加状態が異なり、書込／消去が繰り返されるとストレス度の違いが蓄積されることになるためである。そこで、電圧印加状態をメモリセルアレイＡｒ内で均一に保つため割当を入れ替えると良い。すると、メモリセルアレイＡｒ内のセル印加ストレスの均一化を図ることができ、結果的に書換可能回数を多くでき、フラッシュメモリ装置１の寿命を延ばすことができる。
【００５８】
図８は、メモリセルＭＣおよびダミーセルＴＣの消去処理後の閾値電圧分布を示している。全てのメモリセルＭＣおよびダミーセルＴＣの閾値電圧Ｖｔは、所定のＥ分布（電圧上限値Ｖｅｈ）内に設定される。
【００５９】
図９は、本実施形態の選択セルユニットＵＣのメモリセルＭＣにデータ（”０”）を書込むときの書込処理をフローチャートにより示している。実際にはＷＬ1からＷＬ64まで順にページ書込処理が行われるが、図９に示すデータ書込処理は所定の１ページの書込処理時における制御回路ＣＣの処理を示している。
【００６０】
この図９に示すように、制御回路ＣＣは、セルユニットＵＣに対し、外部入力されたデータに応じて対象となるメモリセルＭＣにデータ（”０”）を書込むか否かを判定し（Ｔ１）、データ（”０”）を書込むときには（Ｔ１：ＹＥＳ）、セルユニットＵＣの電圧条件を前記の書込選択セルユニットＵＣの条件とする（書込動作参照）。このとき、書込対象メモリセルＭＣに隣接する同一セル群ＧＭのダミーセルＴＣに対しては、セルユニットＵＣの電圧条件を非選択セルユニットＵＣの条件とすることで書込禁止状態とする（書込動作参照）。なお、制御回路ＣＣがデータ（”０”）を書き込まないときには（Ｔ１：ＮＯ）、セルユニットＵＣの電圧条件を前記の非書込選択セルユニットＵＣの条件とする（書込動作参照）ことでメモリセルＭＣを書込対象としない。
【００６１】
そして、制御回路ＣＣは、１ページ分のセルユニットＵＣの電圧条件を設定した後、書込選択セルユニットＵＣ内の書込対象メモリセルＭＣの書込対象ワード線ＷＬに高電圧（第１の電圧）を印加し、メモリセルＭＣの閾値電圧Ｖｔを目標閾値電圧（ベリファイ電圧Ｖｖｆｙ，下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔとなる様に書込む（Ｔ２）。
【００６２】
図１０は、このときの閾値電圧分布を示している。この図１０の上図に示すように、書込対象メモリセルＭＣの閾値電圧Ｖｔを一旦ベリファイ電圧Ｖｖｆｙ未満のＢ分布内に書込む。このＢ分布は、その最大電圧がベリファイ電圧Ｖｖｆｙよりもわずか（１Ｖ程度）に低い分布であり、例えば、Ｅ分布とＢ分布の電圧分布間隔よりもＢ分布とＡ分布の電圧分布間隔が狭く設定された分布である。
【００６３】
予め書込対象メモリセルＭＣに粗書込処理してＢ分布内の閾値電圧Ｖｔにする理由は、次のステップにてダミーセルＴＣに電圧を印加してフローティングゲート電極ＦＧに電荷を注入するときに、出来る限り少ない電荷注入量で済むようにするためである。
【００６４】
なお、この時点では、図１０の下図の左側にダミーセルＴＣの閾値電圧分布を示すように、書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣは書込禁止状態とされているため、ダミーセルＴＣの閾値電圧ＶｔはメモリセルＭＣの消去状態とほぼ同様の閾値電圧分布（Ｅ分布）内に設定される。
【００６５】
次に、制御回路ＣＣは、書込対象メモリセルＭＣの書込対象セルユニットＵＣのビット線ＢＬの電圧Ｖｄを正電源電圧Ｖｄｄとすることで書込対象メモリセルＭＣを書込禁止状態とし、同一セル群ＧＭに属する側の当該書込対象セルユニットＵＣに隣接した隣接セルユニットＵＣのビット線ＢＬに低電圧（０Ｖ）を印加することで閾値電圧調整用のダミーセルＴＣを電圧印加対象のセルとする。この状態とした後、制御回路ＣＣは、書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣに対しステップアップ書込方式による書込処理を行う。
【００６６】
制御回路ＣＣが、ステップアップ電圧を印加するときには、図９のステップＴ３に示すように、印加電圧Ｖｐｇｍ（第２の電圧）を初期印加電圧Ｖpgm#initに設定し（Ｔ３）、粗書込処理後の書込対象メモリセルＭＣに隣接した同一セル群ＧＭのダミーセルＴＣに電圧Ｖｐｇｍを印加して書込む（Ｔ４）。
【００６７】
セル群ＧＭは他のセル群ＧＭとはＸ方向に距離Ｗ１だけ離間しており、同一セル群ＧＭのメモリセルＭＣと閾値調整用のダミーセルＴＣとは距離Ｗ２（＜Ｗ１）で隣接しているため、同一セル群ＧＭの隣接するセルＭＣ、ＴＣのフローティングゲート電極ＦＧ間の容量値は大きくなる。したがって、閾値電圧ＶｔがＢ分布内に上昇したメモリセルＭＣは、ダミーセルＴＣに書き込まれた蓄積電荷による近接効果の影響を受けやすくなり、さらに閾値電圧Ｖｔが上昇する（図１０の上図のＢ分布→Ａ分布参照）。他方、異なるセル群ＧＭ間では、距離Ｗ１（＞Ｗ２）だけ離間しているため実質的な影響は少ない。
【００６８】
この後、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔがベリファイ電圧Ｖｖｆｙを超える電圧であるか否かを判定し（Ｔ５）ベリファイ電圧Ｖｖｆｙを超えていなければ（Ｔ５：ＮＧ）、ダミーセルＴＣの印加電圧Ｖｐｇｍをステップ電圧ΔＶｐｇｍだけステップアップしステップＴ４に戻って再書込処理する。そして、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔがベリファイ電圧Ｖｖｆｙを上回った（Ｔ５：ＯＫ）ことを条件として書込処理を終了する。
【００６９】
なお、ベリファイ処理は、ダミーセルＴＣに行われるわけではなく、メモリセルＭＣに行われる。これは、メモリセルＭＣの閾値電圧Ｖｔが構造ばらつきなどに応じて各々異なる場合もあるためである。そのため、実際にデータを記憶するメモリセルＭＣにベリファイ処理を行うと良い。
【００７０】
図１１は、ステップアップ電圧印加方式による印加電圧の時間変化を示している。このステップアップ電圧印加方式では、印加電圧Ｖｐｇｍを１サイクル毎にステップ電圧ΔＶｐｇｍ（例えば０．３Ｖ、０．５Ｖ、０．６Ｖ）ずつ上昇させて書込む。このステップ電圧印加方式を適用すると、ゲート絶縁膜３に加わる電界が一定となるように処理が行われるため、電圧印加時間に対する閾値電圧のシフト量を原則一定に保つことができる。また、このステップ電圧ΔＶｐｇｍを細かく設定することで閾値電圧の調整量を細かくできるため、最終的な所望の閾値電圧分布（Ａ分布）を狭く調整することができる。
【００７１】
このようにしてステップアップ電圧印加方式によりダミーセルＴＣに電圧を印加することで書込対象メモリセルＭＣの閾値電圧Ｖｔｈを所望の閾値電圧分布（Ａ分布）内に調整する。この方式を適用すると、制御回路ＣＣがダミーセルＴＣにステップ電圧ΔＶｐｇｍずつ上昇させた電圧を印加することでダミーセルＴＣの閾値電圧Ｖｔを原理的にΔＶｐｇｍに近い電圧ずつ上昇させることになる。そのダミーセルＴＣと同一セル群ＧＭのメモリセルＭＣは、ダミーセルＴＣの近接効果によってその閾値電圧Ｖｔが調整されることになるため、前述のステップ電圧ΔＶｐｇｍよりも低いステップ電圧で閾値電圧Ｖｔが上昇する（図１０における各セルＭＣ、ＴＣの閾値電圧Ｖｔの変化度の違い参照）。したがって、結果的に細かい閾値電圧調整が可能になる。逆に、ステップ電圧ΔＶｐｇｍを粗くしたとしても閾値電圧調整を容易にできる。
【００７２】
なお、多数のメモリセルＭＣは書込速度などの諸特性がそれぞれ異なるため、複数のメモリセルＭＣ間で同一の書込ステップ電圧印加回数とならない場合もあり、この場合、ベリファイ電圧Ｖｖｆｙをやや上回る狭い分布内でメモリセルＭＣの閾値電圧Ｖｔを調整できる。そして全ページ書き込みが終了するまでページ書込処理が繰り返される。
【００７３】
図１２は、Ｘ方向に沿って示す各フローティングゲート電極付近の各ノード間の容量を示している。図１２中、ＴＣ（ＦＧ）はダミーセルＴＣのフローティングゲート電極ＦＧ、ＭＣ（ＦＧ）はメモリセルＭＣのフローティングゲート電極ＦＧ、Ｖcgはコントロールゲート電極ＣＧ（ワード線ＷＬ）に印加する電圧、ＴＣ（Ｖch）はダミーセルＴＣのチャネル電圧、ＭＣ（Ｖch）はメモリセルＭＣのチャネル電圧を示している。
【００７４】
また、ＣIPDはゲート間絶縁膜４を挟んで対向するフローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧ間の容量値、Ｃoxはゲート絶縁膜３を挟んで対向するフローティングゲート電極ＦＧおよび半導体基板２のチャネル間の容量値を示している。また、Ｃsp1は素子分離絶縁膜６ａを挟んで隣接するフローティングゲート電極ＦＧ間の容量値、Ｃsp2は素子分離絶縁膜６ｂを挟んで隣接するフローティングゲート電極ＦＧ間の容量値を示している。
【００７５】
素子分離絶縁膜６ｂの第２幅Ｗ２は、素子分離絶縁膜６ａの第１幅Ｗ１よりも狭いため、図１２に示すように、容量Ｃsp2は容量Ｃsp1よりも大きくなる。したがって、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の近接効果の影響はより大きくなるため、あるセル群ＧＭのダミーセルＴＣに高電圧を印加すると、同一セル群ＧＭのメモリセルＭＣの閾値電圧Ｖｔは上昇する。
【００７６】
このようにして、積極的に近接効果を利用してメモリセルＭＣの閾値電圧Ｖｔを調整できる。ステップ電圧Ｖｐｇｍは、書込対象メモリセルＭＣに印加されるわけではないため、メモリセルＭＣのゲート絶縁膜３およびゲート間絶縁膜４に与えられる書込ストレスは弱い。したがって、メモリセルＭＣの電圧印加ストレスに応じた劣化を抑制でき信頼性を向上できる。
【００７７】
本実施形態では、制御回路ＣＣは、書込対象メモリセルＭＣにＸ方向に隣接した閾値電圧調整用のダミーセルＴＣに電圧を印加することで近接効果の影響を積極的に利用し、隣接するメモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整している。
【００７８】
これにより、たとえメモリセルＭＣが、不純物導入揺らぎによる閾値電圧Ｖｔのバラつき、寸法または形状のバラつき、または、プログラムノイズなどに起因して書込時における閾値電圧分布の拡大化が懸念されたとしても、ダミーセルＴＣに電圧を印加することでメモリセルＭＣの閾値電圧Ｖｔを調整できるため、書込時の最終的な閾値電圧分布（Ａ分布）の幅を縮小化できる。このため、ダミーセルＴＣを閾値調整用に設けることでデータの信頼性を向上できる。また、メモリセルＭＣの閾値電圧ＶｔのＡ分布幅を狭くできるため、閾値マージンを広くすることができる。書込の高速化を図ることができる。
【００７９】
制御回路ＣＣは、消去状態（Ｅ分布内）の閾値電圧Ｖｔとなっている書込対象メモリセルＭＣに粗書込処理しＢ分布内に調整した後、所望の閾値電圧分布（Ａ分布）内に調整している。すると、粗書込分布（Ｂ分布）から所望の閾値電圧分布（Ａ分布）に閾値電圧Ｖｔを調整するときの差分電圧を少なくすることができ、メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整するときに、極力狭い所望の閾値電圧分布（Ａ分布）内に調整しやすくなる。これにより、閾値電圧Ｖｔを微調整できる。
【００８０】
また、制御回路ＣＣは、書込対象メモリセルＭＣに粗書込処理した後、ステップアップ電圧印加方式によりダミーセルＴＣにステップ的に徐々に上昇させた電圧を印加することで書込対象メモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）内に調整しているため、閾値電圧Ｖｔｈを微調整することができ閾値電圧Ｖｔを極力狭い所望の閾値電圧分布（Ａ分布）内に調整することができる。
【００８１】
メモリセルアレイＡｒはほぼ同一のセル構造を多数備えるが、これらのセルのうち、メモリセルＭＣの１個に対応してダミーセルＴＣを１個設けており、メモリセルアレイＡｒ内ではメモリセルＭＣおよびダミーセルＴＣはそれぞれ半数構成されている。このため、特にダミーセルＴＣを閾値調整用に設けることでデータ書込信頼性を向上できる。
【００８２】
また、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の距離Ｗ２は、他のセル群ＧＭまでの距離Ｗ１よりも短く構成されているため、隣接した他のセル群ＧＭによる近接効果を実質的に無視することができる。また逆に、一のセル群ＧＭのダミーセルＴＣに電圧を印加するときに、他のセル群ＧＭに与える近接効果の影響を少なくすることができる。
【００８３】
メモリセルＭＣが所定回数書込／消去処理されると、制御回路ＣＣはメモリセルＭＣとダミーセルＴＣの割当を入れ替えているため、メモリセルアレイＡｒの全セルのストレスの均一化を図ることができる。
【００８４】
＜製造方法＞
以下、前述のセル群ＧＭの製造方法について説明する。
図１３ないし図２２は、セル群ＧＭの製造方法を示している。なお、これらの図１３ないし図２２では、例えばウェハ裏面などの構成の一部の図示を省略している。
【００８５】
半導体基板２の表層部にウェル２ａ、２ｂ（図４参照）を順に形成し、図１３に示すように、半導体基板２上にゲート絶縁膜３、フローティングゲート電極ＦＧの材料膜を順に形成する。半導体基板２には、シリコン等の半導体材料を用いた基板を用いる。
【００８６】
また、ゲート絶縁膜３には、例えば熱酸化法、プラズマ酸化法、ＣＶＤ(Chemical Vapor Deposition)法などを用いて成膜したシリコン酸化膜を用いる。また、フローティングゲート電極ＦＧは、例えばＣＶＤ法などにより成膜された不純物ドープ型の多結晶シリコン膜を用いる。
【００８７】
次に、素子分離溝５を形成するためのマスク材を形成する。マスク材の形成処理には、例えば側壁転写技術を用いたダブルパターニングと称されるリソグラフィ限界幅以下の幅に形成する。例えば、図１４に示すように、フローティングゲート電極ＦＧの材料膜上にマスク材７および８を、ＣＶＤなどにより順に積層する。マスク材７は、例えば、シリコン窒化膜またはシリコン酸化膜を用いる。マスク材８はマスク材７とはエッチング選択性を有すると共に材質の異なる膜を用いるが、マスク材７がシリコン窒化膜の場合にはマスク材８はシリコン酸化膜またはアモルファスシリコン膜を用いる。またマスク材７がシリコン酸化膜の場合にはマスク材８はシリコン窒化膜またはアモルファスシリコン膜を用いる。
【００８８】
次に、図１５に示すように、マスク材８は、側壁転写技術の芯材として用いるものであり、このマスク材８をパターニングするためのレジストパターン９を形成する。レジストパターン９はフォトリソグラフィ技術を用いて形成できる。レジストパターン９のピッチはメモリセルＭＣの倍の幅で形成する。ここでこの幅は幅Ｗ１＋Ｗ２である。
【００８９】
次に、図１６に示すように、レジストパターン９をマスクとしてマスク材８をパターニングし、レジストパターン９を剥離する。
次に、図１７に示すように、マスク材８による芯材をスリミングする。スリミング後のマスク材８の幅は、素子分離溝５の幅に対応した幅であり、例えば、幅Ｗ２にエッチング変換差等のプロセス上の補正をした幅である。具体的には、例えばレジストパターン９の幅の２５％以下とする。
【００９０】
次に、図１８に示すように、マスク材８の側面に沿って側壁材１０を形成する。この側壁材１０は、素子分離溝５を形成するときのマスクとして機能する。側壁材１０は、マスク材８のスリミング後、フローティングゲート電極ＦＧとマスク材８とを覆うように成膜し、この後、異方性エッチング処理を行うことでマスク材８の側面に沿って残留させることで形成できる。
【００９１】
次に、図１９に示すように、側壁材１０を残留させてマスク材８を除去処理する。マスク材８の除去処理には例えばウェットエッチング処理を用いる。
なお、メモリセルアレイＡｒを形成する領域以外の領域（周辺領域）、例えばロウデコーダＲＤ、カラムデコーダＣＤ、制御回路ＣＣなどの形成する領域については、マスク材８を除去する必要がない場合がある。この場合、マスク材８の除去前に必要に応じて周辺領域にフォトレジストを用いてマスクを形成すると良い。
【００９２】
次に、図２０に示すように、側壁材１０をマスクとして、マスク材７、フローティングゲート電極ＦＧの材料膜、ゲート絶縁膜３、半導体基板２（ｐウェル２ｂ）をエッチング処理することで素子分離溝５を形成する。このエッチング処理は、異方性エッチング、例えばＲＩＥ(Reactive Ion Etching)を用いる。
【００９３】
このとき、素子分離溝５の深さは素子分離溝５の幅に依存し、側壁材１０同士の間隔が狭い部分の素子分離溝５の深さは浅く、側壁材１０同士の間隔が広い部分の素子分離溝５の深さは深い。これは、エッチング処理のマイクロローディング効果によるものである。
【００９４】
次に、側壁材１０、マスク材７を除去処理し、図２１に示すように、素子分離溝５内に素子分離膜６ａ、６ｂを埋込む。これらの素子分離膜６ａ、６ｂの埋込には、例えばシリコン酸化膜などの絶縁膜についてＣＶＤ法などを用いて埋込んだり、ＳＯＧ（Spin On Glass）法により塗布膜を塗布しその後シリコン酸化膜に転換する方法がある。絶縁膜の埋込後、ＣＭＰ（Chemical Mechanical Polishing）法により素子分離膜６ａ、６ｂの上面を平坦化処理することで図２１の構造を得る。
【００９５】
次に、図２２に示すように、素子分離膜６ａ、６ｂの高さがフローティングゲート電極ＦＧの高さよりも低くなるまで素子分離膜６ａ、６ｂをエッチング処理する。ここで、素子分離膜６ａ、６ｂのそれぞれの高さは、素子分離膜６ａ、６ｂのそれぞれの幅に依存し、幅の広い素子分離膜６ａの上面高さは低くなり、幅の狭い素子分離膜６ｂの上面高さは高くなる。
【００９６】
また、フローティングゲート電極ＦＧが素子分離膜６ａ、６ｂの上面から上方に突出する部分についても、エッチング選択比を適切に選択することによりエッチング処理が進み、フローティングゲート電極ＦＧの上角部が丸く形成されることになる。
【００９７】
次に、図５に示すように、ゲート間絶縁膜４、ワード線ＷＬを順に形成する。ゲート間絶縁膜４は、例えばＣＶＤ法により成膜したＯＮＯ(Oxide-Nitride-Oxide)膜、ＮＯＮＯＮ(Nitride-Oxide-Nitride-Oxide-Nitride)膜などのシリコン酸化膜およびシリコン窒化膜の積層構造を用いる。また、例えば酸化アルミニウムなどより高誘電率の高誘電率絶縁膜をシリコン酸化膜間、または、シリコン酸化膜およびシリコン窒化膜間に挟んだ積層膜を用いても良い。ワード線ＷＬには例えばＣＶＤ法により成膜した多結晶シリコン、および、当該多結晶シリコンの上に金属をシリサイド化したシリサイド層の積層構造を用いる。
【００９８】
次に、図４に示すように、複数のゲート電極ＳＧＤ、ＳＧＳ、ＭＧ、ＴＧ、ＤＧをＹ方向に分断する。このゲート電極の分断方法は異方性エッチング（例えばＲＩＥ法）により行うことができる。次に、図４には図示していないが、各ゲート電極ＳＧＤ、ＳＧＳ、ＭＧ、ＴＧ、ＤＧ間のそれぞれに層間絶縁膜（図示せず）を形成する。この層間絶縁膜は例えばＣＶＤ法によりシリコン酸化膜を形成することができる。
【００９９】
次に、図４に示すように、層間絶縁膜にコンタクトホールを半導体基板２の上面に至るまで形成し、当該コンタクトホール内にビット線コンタクトＣＢ、ソース線コンタクトＣＳを形成し、この上にビット線ＢＬを形成する。ビット線コンタクトＣＢ、ソース線コンタクトＣＳの構造は、例えば窒化チタニウム（ＴｉＮ）のバリアメタル膜にタングステン（Ｗ）などの金属層を組み合わせた導電膜、さらに多結晶シリコンなどによるポリプラグなどを組み合わせて形成される。この後の工程は、本実施形態に特に関わりないため省略する。
【０１００】
以上に示した製造方法を適用することで、通常のリソグラフィ技術の限界を超える設計ルールにおいても、本実施形態に係る構造を製造することができ、高速動作すると共に信頼性の高いフラッシュメモリ装置１を提供することができる。
【０１０１】
（第２実施形態）
図２３は、第２実施形態を示すもので、前述実施形態と異なるところは、メモリセルＭＣが一の同一のアクティブエリアＡＡに渡って複数隣接して構成され、他の同一のアクティブエリアＡＡに渡ってダミーセルＴＣが複数隣接して構成されているところにある。制御回路ＣＣは割当フラグ記憶領域にメモリセルＭＣとダミーセルＴＣの割当を変更して記憶させることでセルの機能を割当てる。
【０１０２】
このような実施形態においても、同一セル群ＧＭのメモリセルＭＣはダミーセルＴＣと隣接して構成することができるため、前述実施形態とほぼ同様の作用効果を奏する。
なお、書込処理時には、１番目のページ１（ワード線ＷＬ1）から順に書込処理が行われるため、ｋ番目のワード線ＷＬkによるページｋ（ワード線ＷＬk）の書込処理時には、ｋ−１番目のページ（ｋ−１）の書込処理の前に書き込まれたメモリセルＭＣのフローティングゲート電極ＦＧの電荷注入量に影響が及ぼされる。
【０１０３】
このため、当該メモリセルＭＣの閾値電圧Ｖｔは、Ｘ方向に隣接するダミーセルＴＣから影響を受けると共に、Ｙ方向に隣接するセルからも影響を受けることになり近接効果によって変動する。
【０１０４】
特に、前述実施形態と本実施形態では、メモリセルＭＣとダミーセルＴＣの割当が異なるため、メモリセルＭＣが隣接セルから受ける影響は２つの実施形態の配置で互いに異なることになる。前述実施形態と本実施形態の何れの配置態様が望ましいかは、セル構造や閾値電圧Ｖｔの設計値などによって変化するため、用途、設計値などに応じて配置態様を変更すると良い。
【０１０５】
（第３実施形態）
図２４ないし図３５は、第３実施形態を示すもので、前述実施形態と異なるところは、１つのセル群ＧＭが１つのメモリセルＭＣと当該メモリセルＭＣの両脇に位置して２つのダミーセルＴＣを備えた構成に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【０１０６】
図２４は、図３に代わる平面図を示しており、図２５は、図５に代わる縦断面構造（図２４のＸＸＶ−ＸＸＶ線に沿う縦断面構造）を示している。前述実施形態の図５では、２本のアクティブエリアＡＡがＸ方向に間隔Ｗ２で隣接していたが、本実施形態では、図２４に示すように、３本のアクティブエリアＡＡがＸ方向に間隔Ｗ２で互いに隣接してＹ方向に沿っている。図２５に示す断面では、これらの３本のアクティブエリアＡＡ上にゲート絶縁膜３を介してフローティングゲート電極ＦＧがそれぞれ形成され、当該フローティングゲート電極ＦＧ上にゲート間絶縁膜４を介してワード線ＷＬが形成される。
【０１０７】
セル群ＧＭは、中央に位置するメモリセルＭＣと当該メモリセルＭＣの両側に位置するダミーセルＴＣを備える。メモリセルＭＣのフローティングゲート電極ＦＧの高さはダミーセルＴＣのフローティングゲート電極ＦＧの高さよりも高く形成される。このセル群ＧＭは、隣接した他のセル群ＧＭとの間隔が間隔Ｗ１に形成されている。
制御回路ＣＣが中央のメモリセルＭＣに粗書込処理した後、その両脇に位置する閾値調整用のダミーセルＴＣに電圧を印加することでメモリセルＭＣの閾値電圧Ｖｔを調整する。すると、書込対象メモリセルＭＣの両脇から電圧を印加することができ、前述実施形態に比較して閾値調整用のダミーセルＴＣの閾値電圧を前述実施形態よりも上昇させる必要がなくなり、ダミーセルＴＣの印加ストレス軽減を図ることができる。
【０１０８】
＜製造方法について＞
以下、本実施形態に係る製造方法について説明する。この製造方法の説明では、前述実施形態で説明した製造方法と異なる部分について説明する。マスク材の形成処理には側壁転写技術を適用したトリプルパターニングとなるリソグラフィ限界幅以下の幅に形成している。
【０１０９】
図２６に示すように、通常のリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、当該レジストパターンをマスクとして異方性エッチング処理してマスク材８を形成する工程までは、前述の第１実施形態の製造方法と同様である。
【０１１０】
この後、図２７に示すように、マスク材８についてスリミング技術を用いてスリミングする。スリミング後のマスク材８の幅は、メモリセルＭＣのゲート電極ＭＧの幅に対応した幅であり、ゲート電極ＭＧの幅にエッチング変換差等のプロセス上の補正をした幅である。
【０１１１】
次に、図２８に示すように、マスク材８の側面に沿って側壁材１０を形成する。この方法は前述実施形態の側壁材１０の製造方法とほぼ同様である。
次に、図２９に示すように、側壁材１０を残留させてマスク材８を除去処理する。この方法も前述実施形態のマスク材の除去方法とほぼ同様である。
【０１１２】
次に、図３０に示すように、側壁材１０をマスクとして、マスク材７をエッチング処理する。このエッチング処理は、異方性エッチング、例えばＲＩＥ法を用いる。このとき残留したマスク材７は芯材として形成されるが、このマスク材７は、同一セル群ＧＭのメモリセルＭＣおよびダミーセルＴＣ間の素子分離膜６ｂに対応して構成されるものであり、このマスク材７の幅は幅Ｗ２に対応した幅となっている。
【０１１３】
次に、図３１に示すように、隣り合う一対のマスク材７の間、一対のマスク材７の側面に沿ってマスク材１１を形成する。このマスク材１１は、その材料がフローティングゲート電極ＦＧの材質膜、マスク材７の材料とは異なり、互いにエッチング選択性を有する材料膜で形成される。このマスク材１１は一対のマスク材７を覆うように形成された後、異方性エッチング処理により一対のマスク材７の側壁に沿って残留することで形成される。なお、この工程後には、一対のマスク材７の間にはマスク材１１は残留したままとなる。
【０１１４】
次に、図３２に示すように、残留したマスク材１１の間のマスク材７を除去処理する。このマスク材７の除去処理には例えばウェットエッチング処理を用いる。
次に、図３３に示すように、マスク材１１をマスクとして、フローティングゲート電極ＦＧの材料膜、ゲート絶縁膜３、半導体基板２（ｐウェル２ｂ）をエッチング処理することで素子分離溝５を形成する。このエッチング処理は、異方性エッチング、例えばＲＩＥ法を用いる。
【０１１５】
このとき、前述実施形態と同様に、素子分離溝５の深さは素子分離溝５の幅に依存するため、マスク材１１同士の間隔が狭い部分の素子分離溝５の深さは浅く、マスク材１１同士の間隔が広い部分の素子分離溝５の深さは深い。
【０１１６】
次に、マスク材１１を除去処理し、図３４に示すように、素子分離溝５内に素子分離膜６ａ、６ｂを埋込む。この製造方法は前述実施形態とほぼ同様である。
次に、図３５に示すように、素子分離膜６ａ、６ｂの高さがフローティングゲート電極ＦＧの高さよりも低くなるまでエッチング処理する。ここで、前述実施形態と同一の理由により、素子分離膜６ｂはその幅が狭いため高くなり、素子分離膜６ａはその幅が広いため上面高さが低くなる。
【０１１７】
また、フローティングゲート電極ＦＧが素子分離膜６ａ、６ｂの上面から上方に突出する部分についてもエッチング処理が進み、フローティングゲート電極ＦＧの上角部が丸く形成される。その後、ゲート間絶縁膜４、ワード線ＷＬを順に積層し、層間絶縁膜、コンタクトプラグＣＢ、ＣＳ、ビット線ＢＬ、ソース線ＣＳＬなどを形成するが、これらの製造方法、材質などは、前述実施形態と同様であるため説明を省略する。この後の工程は、本実施形態に特に関わりないため説明を省略する。
【０１１８】
以上のような製造方法を適用することで、通常のリソグラフィ技術の限界を超える設計ルールにおいても、本実施形態に係る構造を製造することができ、高速動作すると共に信頼性の高いフラッシュメモリ装置１を提供することができる。
【０１１９】
（第４実施形態）
図３６および図３７は、第４実施形態を示すもので、前述実施形態と異なるところは、閾値調整用のダミーセルＴＣをメモリセルＭＣの両脇に構成したときに、別々に閾値調整用のセルとして用いるところにある。前述実施形態と同一または類似の部分については同一符号を付して説明を省略する。
【０１２０】
図３６は、メモリセルＭＣ、ダミーセルＴＣの割当を示している。この図３６には、メモリセルＭＣの一方の脇に位置するダミーセルＴＣをダミーセルＴＣ１、メモリセルＭＣの他方の脇に位置するダミーセルＴＣをダミーセルＴＣ２として示しており、本実施形態では、これらのダミーセルＴＣ１、ＴＣ２は順に閾値調整用の電圧印加対象セルとして動作する。ダミーセルＴＣ１は、メモリセルＭＣの形成アクティブエリアＡＡの一方の脇に位置する同一のアクティブエリアＡＡに位置して複数併設されている。ダミーセルＴＣ２は、メモリセルＭＣのアクティブエリアＡＡの他方の脇に位置する同一のアクティブエリアＡＡに位置して複数併設されている。
【０１２１】
図３７は、この場合のメモリセルＭＣ、ダミーセルＴＣの閾値電圧分布を示している。この図３７に示すように、制御回路ＣＣは、メモリセルＭＣの閾値電圧Ｖｔを消去電圧分布（Ｅ分布）内から粗書込電圧分布（Ｂ分布）まで一旦書込み（図３７（ａ）参照）、ダミーセルＴＣ１に電圧を印加することで、メモリセルＭＣの閾値電圧Ｖｔをベリファイ電圧Ｖvfy1以上の電圧分布（Ｂ２分布）内に調整する（図３７（ｂ）参照）。この調整処理は、前述実施形態に示したステップアップ電圧印加方式により行われる。
【０１２２】
次に、制御回路ＣＣは、ダミーセルＴＣ２に電圧を印加することで、メモリセルＭＣの閾値電圧Ｖｔをベリファイ電圧Ｖvfy2（＞Ｖvfy1）以上の所望の閾値電圧分布（Ａ分布）に調整する（図３７（ｃ）参照）。すると、ダミーセルＴＣ１、ＴＣ２に順に電圧を印加することで、当該ダミーセルＴＣ１およびＴＣ２の間に位置するメモリセルＭＣの閾値電圧Ｖｔを所望の閾値電圧分布（Ａ分布）まで上昇させることができる。この場合、所望の閾値電圧分布（Ａ分布）内の電圧付近までダミーセルＴＣ１、ＴＣ２の印加電圧を上げる必要がなくなる。すなわち、ダミーセルＴＣ１、ＴＣ２の印加電圧を前述実施形態に比較して低下させることができる。これにより、ダミーセルＴＣ１、ＴＣ２双方のストレスを軽減できる。
【０１２３】
（他の実施形態）
前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
半導体基板２としてはＳＯＩウェハを適用しても良い。図３８は、ＳＯＩ構造の半導体基板を用いた例を示している。図３８に示すように、半導体基板２に代わる半導体基板１２として、表面に半導体領域１２ａが形成されたＳＯＩ（Silicon On Insulator）ウェハを用いている。この半導体基板１２には、当該半導体領域１２ａにそれぞれメモリセルＭＣおよびダミーセルＴＣの構造が形成される。ＳＯＩ構造を構成する絶縁膜１２ｂは、その上面高さが複数のアクティブエリアＡＡに渡ってほぼ同一高さであり、したがって、素子分離絶縁膜６ａ、６ｂの深さはほぼ同一深さとなっている。絶縁膜１２ｂおよび素子分離絶縁膜６ａ、６ｂが、各メモリセルＭＣおよびダミーセルＴＣのアクティブエリアＡＡを分断している。このような形態においても前述実施形態と同様の作用効果を奏する。
【０１２４】
前述実施形態では、メモリセルＭＣの閾値電圧Ｖｔを目標閾値電圧（ベリファイ電圧Ｖｖｆｙまたは下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔに書込むときには、１回のみで粗書込処理するようにしているが、前述のステップアップ書込方式により複数回に分けて粗書込処理するようにしても良い。
【０１２５】
制御回路ＣＣが、粗書込処理時に目標閾値電圧（ベリファイ電圧Ｖｖｆｙまたは下限電圧値Ｖａｌ）よりも低い閾値電圧Ｖｔに書込む実施形態を示したが、ベリファイ電圧Ｖｖｆｙまたは下限電圧設定値Ｖａｌ以上の閾値電圧Ｖｔに粗書込処理しても良い。
【０１２６】
セル群ＧＭ（セルＭＣおよびＴＣ）のＸ方向断面構造は図５または図１４に示した例に限られない。隣り合うセルＭＣおよびＴＣ間の距離が互いに異なっており、図１２に示す容量の関係に形成できれば良いためである。
【０１２７】
前述実施形態では２値の書込処理について特徴を示したが、３値または４値またはそれ以上の書込処理に適用しても良い。メモリセルアレイＡｒの一部に２値、その他に多値のセルを備えた構成に適用しても良い。
【０１２８】
ＮＡＮＤ型フラッシュメモリ装置１に適用したが、その他のＥＥＰＲＯＭ、例えばＡＮＤ型等の不揮発性半導体記憶装置に適用できる。
前述実施形態では、メモリセルアレイＡｒの全体がセル群ＧＭにより構成されている実施形態を示したが、メモリセルアレイＡｒの一部にセル群ＧＭを具備した構成に適用しても良い。この場合も同様に、メモリセルアレイＡｒの一部に２値、その他に多値のセルを備えた構成に適用しても良い。
【０１２９】
前述実施形態では、メモリセルアレイＡｒは単一構成である実施形態を示したが、複数の領域（プレーン）に分割構成されていても良い。
各セルユニットＵＣのドレイン側の選択ゲートトランジスタＳＴＤ側、ソース側の選択ゲートトランジスタＳＴＳ側にそれぞれ１個のダミーセルＤＭを備えた実施形態を示したが、それぞれ複数（例えば２個や３個）のダミーセルＤＭを備えた形態に適用しても良いし設けなくても良い。
【０１３０】
本発明のいくつかの実施形態を説明したが、各実施形態に示した構成、各種条件に限定されることはなく、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、ＣＣは制御回路（書込回路）、ＧＭはセル群、ＭＣはメモリセル、ＴＣはダミーセル、ＦＧはフローティングゲート電極、ＡＡはアクティブエリア、ＷＬはワード線を示す。
【特許請求の範囲】
【請求項１】
第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、
書込回路とを備え、
前記第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、
前記書込回路が、前記セル群の前記第１のメモリセルにデータを書込むときには、
前記セル群の前記第２のメモリセルに電圧を印加し、前記セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１アクティブエリア上にゲート絶縁膜を介して第１フローティングゲート電極を備えた第１のメモリセル、および、ワード線に沿う第１方向に前記メモリセルと隣接した第２のメモリセルであって前記第１アクティブエリアから第１方向に素子分離領域を挟んで隣接した第２アクティブエリア上にゲート絶縁膜を介して第２フローティングゲート電極を備えた前記第２のメモリセルを備え、前記ワード線が前記第１および第２フローティングゲート電極上に沿ってゲート間絶縁膜を介して形成されたセル群であって、前記第１および第２のメモリセルの一方はデータ記憶保持用、前記第１および第２のメモリセルの他方は一方の閾値電圧調整用に形成されたセル群と、書込回路とを備え、
前記書込回路が前記セル群の前記第１メモリセルにデータを書込むときには、
前記セル群の前記第２のメモリセルの第２フローティングゲート電極を挟んだ前記ワード線および前記第２アクティブエリア間に電圧を印加し、当該第２のメモリセルに隣接した同一セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記書込回路が前記セル群の第２のメモリセルに電圧を印加するときには、印加電圧をステップ的に徐々に上昇させながら印加することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記書込回路は、前記セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧分布未満の第２閾値電圧分布内に粗書込処理した後、前記セル群の前記第２のメモリセルに電圧を印加することにより前記第１のメモリセルの閾値電圧を第１閾値電圧より高く調整することを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記書込回路は、前記第２閾値電圧分布内に粗書込処理するときには、印加電圧をステップ的に徐々に上昇させながら印加することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルが所定回数書込／消去処理が繰り替えされた時、前記第１および第２のメモリセルの他方をデータ記憶保持に、一方を他方の閾値調整に用いる制御回路を備えたことを特徴とする請求項１ないし５の何れかに記載の不揮発性半導体記憶装置。
【請求項７】
第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群とを備えた不揮発性半導体装置の制御方法であって、
前記セル群の前記第１のメモリセルにデータを書込むときには、
前記セル群の前記第１のメモリセルに第１の電圧を印加し、
前記セル群の前記第２のメモリセルに第２の電圧を印加し、
前記セル群の前記第１のメモリセルの閾値電圧が所望の閾値電圧より高いかどうかを判断し、
前記判断の結果、所望の閾値電圧より高くない場合には、所望の閾値電圧になるまで徐々に第２の電圧を高くしながら前記セル群の第２のメモリセルに第２の電圧を繰り返し印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項１】
第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群と、
書込回路とを備え、
前記第１および第２のメモリセルの一方をデータ記憶保持に、他方を一方の閾値調整に用い、
前記書込回路が、前記セル群の前記第１のメモリセルにデータを書込むときには、
前記セル群の前記第２のメモリセルに電圧を印加し、前記セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１アクティブエリア上にゲート絶縁膜を介して第１フローティングゲート電極を備えた第１のメモリセル、および、ワード線に沿う第１方向に前記メモリセルと隣接した第２のメモリセルであって前記第１アクティブエリアから第１方向に素子分離領域を挟んで隣接した第２アクティブエリア上にゲート絶縁膜を介して第２フローティングゲート電極を備えた前記第２のメモリセルを備え、前記ワード線が前記第１および第２フローティングゲート電極上に沿ってゲート間絶縁膜を介して形成されたセル群であって、前記第１および第２のメモリセルの一方はデータ記憶保持用、前記第１および第２のメモリセルの他方は一方の閾値電圧調整用に形成されたセル群と、書込回路とを備え、
前記書込回路が前記セル群の前記第１メモリセルにデータを書込むときには、
前記セル群の前記第２のメモリセルの第２フローティングゲート電極を挟んだ前記ワード線および前記第２アクティブエリア間に電圧を印加し、当該第２のメモリセルに隣接した同一セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧より高く調整することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記書込回路が前記セル群の第２のメモリセルに電圧を印加するときには、印加電圧をステップ的に徐々に上昇させながら印加することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記書込回路は、前記セル群の前記第１のメモリセルの閾値電圧を所望の第１閾値電圧分布未満の第２閾値電圧分布内に粗書込処理した後、前記セル群の前記第２のメモリセルに電圧を印加することにより前記第１のメモリセルの閾値電圧を第１閾値電圧より高く調整することを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記書込回路は、前記第２閾値電圧分布内に粗書込処理するときには、印加電圧をステップ的に徐々に上昇させながら印加することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルが所定回数書込／消去処理が繰り替えされた時、前記第１および第２のメモリセルの他方をデータ記憶保持に、一方を他方の閾値調整に用いる制御回路を備えたことを特徴とする請求項１ないし５の何れかに記載の不揮発性半導体記憶装置。
【請求項７】
第１のメモリセル、および、前記第１のメモリセルに対し第１方向に隣接して配置された第２のメモリセルを備えたセル群とを備えた不揮発性半導体装置の制御方法であって、
前記セル群の前記第１のメモリセルにデータを書込むときには、
前記セル群の前記第１のメモリセルに第１の電圧を印加し、
前記セル群の前記第２のメモリセルに第２の電圧を印加し、
前記セル群の前記第１のメモリセルの閾値電圧が所望の閾値電圧より高いかどうかを判断し、
前記判断の結果、所望の閾値電圧より高くない場合には、所望の閾値電圧になるまで徐々に第２の電圧を高くしながら前記セル群の第２のメモリセルに第２の電圧を繰り返し印加することを特徴とする不揮発性半導体記憶装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１２−６９１９３（Ｐ２０１２−６９１９３Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１２２２１（Ｐ２０１０−２１２２２１）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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