強誘電体メモリおよびその制御方法
【課題】セルデータ読み出しのシグナルマージンを向上させることができる強誘電体メモリおよびその制御方法を実現する。
【解決手段】本発明の実施形態における強誘電体メモリは、セルキャパシタとセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つのメモリセルにおいてセルキャパシタの下部電極同士または上部電極同士が接続されるよう複数のメモリセルが直列に接続されて、その一端がビット線（/ＢＬ、ＢＬ）に接続され、他端がプレート線（/ＰＬ０、ＰＬ０）に接続されたセルブロック（ＭＢ０、ＭＢ１）と、下部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合と、上部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合とでセルキャパシタの電極間にかかる電界が同じ方向に印加されるようにプレート線（/ＰＬ０、ＰＬ０）およびビット線（/ＢＬ、ＢＬ）を制御する制御回路１１および１２を有する。
【解決手段】本発明の実施形態における強誘電体メモリは、セルキャパシタとセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つのメモリセルにおいてセルキャパシタの下部電極同士または上部電極同士が接続されるよう複数のメモリセルが直列に接続されて、その一端がビット線（/ＢＬ、ＢＬ）に接続され、他端がプレート線（/ＰＬ０、ＰＬ０）に接続されたセルブロック（ＭＢ０、ＭＢ１）と、下部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合と、上部電極がプレート線（/ＰＬ０、ＰＬ０）に電気的に接続される場合とでセルキャパシタの電極間にかかる電界が同じ方向に印加されるようにプレート線（/ＰＬ０、ＰＬ０）およびビット線（/ＢＬ、ＢＬ）を制御する制御回路１１および１２を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、強誘電体メモリおよびその制御方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体の特性の１つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる２つの分極の大きさによって２値データを不揮発に記憶する半導体記憶装置である。一般に、強誘電体メモリでは、残留分極量でデータを保持するので信号電荷（セルデータ）をビット線に読み出すためには強誘電体キャパシタの電極間に電位差を生じさせる必要があり、ＤＲＡＭなどとは異なりプレート線を駆動することが必要となる。したがって、強誘電体メモリのメモリセルにＤＲＡＭと同様のアーキテクチャを採用した場合には、同時に選択されるワード線方向のメモリセルに対してプレート線およびプレート線駆動回路が必要となり、チップ面積の増加を招くことになる。これに対して、プレート線およびプレート線駆動回路の面積を抑える強誘電体メモリのセルアレイ方式としていわゆるＴＣ並列ユニット直列接続型強誘電体メモリ（例えば、「非特許文献１」、「特許文献１」を参照。）が開発されている。これはメモリセルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットを構成し、このユニットセル（メモリセル）を複数個直列接続してメモリセルブロックを構成するものである。このＴＣ並列ユニット直列接続型強誘電体メモリでは、複数のユニットセルでプレート線およびプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００３】
しかしながら、従来のＴＣ並列ユニット直列接続型強誘電体メモリでは、隣り合うメモリセルで強誘電体キャパシタ（メモリセルキャパシタ）の下部電極同士または上部電極同士が接続されているため、データ読み出しに際して選択されるメモリセルによって電極間の電界方向が逆になり、特に、強誘電体キャパシタのヒステリシス特性が印加電圧に対して非対称である場合には選択されるメモリセルによってビット線への読み出し電位が大きく異なってしまうという問題があった。このため、データ読み出し時のシグナルマージンが大幅に減少し、場合によっては、チップの歩留まりが低下して製造コストを押し上げてしまうという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１０８２９８号公報
【非特許文献】
【０００５】
【非特許文献１】D.Takashima et al. “High-density chain Ferroelectric random memory (CFeRAM)” in proc.VLSI Symp. June 1997, pp.83-84
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、セルデータ読み出しのシグナルマージンを向上させることができる強誘電体メモリおよびその制御方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線を制御する制御手段と、を有することを特徴とする強誘電体メモリが提供される。
【０００８】
また、本発明の別の一態様によれば、強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、を備えた強誘電体メモリの制御方法であって、前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線が制御されることを特徴とする強誘電体メモリの制御方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る強誘電体メモリを示す回路図。
【図２】本発明の実施例１に係る強誘電体メモリにおけるメモリセルブロックの構造を示す断面図。
【図３】本発明の実施例１に係る強誘電体メモリのメモリセルブロックにおける電気的な接続経路を示すイメージ図。
【図４】本発明の実施例１に係る強誘電体メモリの制御方法を示す波形図。
【図５】本発明の実施例１に係る強誘電体メモリのメモリセルキャパシタにおけるヒステリシス特性の一例を示す図。
【図６】本発明の実施例２に係る強誘電体メモリの制御方法を示すイメージ図。
【図７】本発明の実施例３に係る強誘電体メモリを示す回路図。
【図８】本発明の実施例３に係る強誘電体メモリの制御方法を示す波形図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルブロックとその読み出し制御にかかわる部分を示した。また、図面を簡略にするため、１組のビット線対（ＢＬ、/ＢＬ）とそれらに接続されたそれぞれ１つずつのメモリセルブロック（ＭＢ０、ＭＢ１）、読み出し動作にかかわる制御回路、およびセンスアンプ回路（Ｓ/Ａ）を示した。
【００１２】
本発明の実施例１に係る強誘電体メモリは、互いに平行に対向して延設されたビット線（ＢＬ、/ＢＬ）、/ＢＬおよびＢＬにそれぞれ接続されるメモリセルブロック（ＭＢ０、ＭＢ１）、ＭＢ０およびＭＢ１に共通に接続されるワード線（ＷＬ０〜ＷＬ７）、ＭＢ０およびＭＢ１にそれぞれ接続されるブロック選択線（ＢＳ０、ＢＳ１）、ＭＢ０およびＭＢ１にそれぞれ接続されるプレート線（/ＰＬ０、ＰＬ０）、プレート線制御回路１１、ビット線制御回路１２、およびセンスアンプ回路１３（以下、「Ｓ/Ａ１３」ともいう。）を備えている。
【００１３】
ＭＢ０の一端は/ＰＬ０に接続され、ＭＢ０の他端は/ＢＬに接続され、ＭＢ０の第１の制御入力にはＷＬ０〜ＷＬ７が接続され、ＭＢ０の第２の制御入力にはＢＳ０が接続され、/ＰＬ０の一端はプレート線制御回路１１の第１の出力に接続されている。ＭＢ１の一端はＰＬ０に接続され、ＭＢ１の他端はＢＬに接続され、ＭＢ１の第１の制御入力にはＷＬ０〜ＷＬ７が接続され、ＭＢ１の第２の制御入力にはＢＳ１が接続され、ＰＬ０の一端はプレート線制御回路１１の第２の出力に接続されている。ビット線制御回路１２の一端はＢＬに接続され、ビット線制御回路１２の他端は/ＢＬに接続され、ＢＬの一端はＳ/Ａ１３の第１の入出力に接続され、/ＢＬの一端はＳ/Ａ１３の第２の入出力に接続されている。
【００１４】
ＭＢ０は、８個のメモリセルが直列に接続され、その一端がブロック選択トランジスタＴｂ０を介して/ＢＬに接続され、他端が/ＰＬ０に接続され、Ｔｂ０のゲートにはＢＳ０が接続されている。また、ＭＢ１は、８個のメモリセルが直列に接続され、その一端がブロック選択トランジスタＴｂ１を介してＢＬに接続され、他端がＰＬ０に接続され、Ｔｂ１のゲートにはＢＳ１が接続されている。
【００１５】
メモリセルブロック（ＭＢ０、ＭＢ１）では、ＷＬ０〜ＷＬ７によって８個のメモリセルのうち１つが選択されてメモリセルキャパシタからＢＬまたは/ＢＬにセルデータが読み出される。
【００１６】
メモリセルは、図１に示したように、メモリセルキャパシタ（強誘電体キャパシタ）とメモリセルトランジスタとが並列接続されて構成されている。すなわち、メモリセルトランジスタのドレインにメモリセルキャパシタの一端が接続され、メモリセルトランジスタのソースにメモリセルキャパシタの他端が接続され、メモリセルトランジスタのゲートにはワード線（ＷＬ０〜ＷＬ７）がそれぞれ接続されている。また、隣り合う２つのメモリセルでは、強誘電体キャパシタ（メモリセルキャパシタ）の上部電極（ＴＥ）同士または下部電極（ＢＥ）同士が接続されるよう構成されている。メモリセルの断面構造の詳細は、図２を用いて後述する。
【００１７】
プレート線制御回路１１は、セルデータが読み出される時に、選択されたメモリセルにおいて、プレート線に電気的に接続されるメモリセルキャパシタの電極に応じてプレート線の電位を制御する。
【００１８】
例えば、ＭＢ０において、選択されたメモリセルの下部電極（ＢＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ０，ＷＬ２，ＷＬ４，またはＷＬ６で選択された場合。）には、プレート線制御回路１１は、/ＰＬ０をスタンバイ状態から電源電位（以下、「Ｖｉｎｔ」という。）に設定する。逆に、選択されたメモリセルの上部電極（ＴＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ１，ＷＬ３，ＷＬ５，またはＷＬ７で選択された場合。）には、プレート線制御回路１１は、/ＰＬ０をスタンバイ状態から接地電位（以下、「Ｖｓｓ」という。）に設定する。
【００１９】
ビット線制御回路１２は、セルデータが読み出される時に、選択されたメモリセルにおいて、プレート線に電気的に接続されるメモリセルキャパシタの電極に応じてビット線の電位を制御する。
【００２０】
例えば、ＭＢ０において、選択されたメモリセルの下部電極（ＢＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ０，ＷＬ２，ＷＬ４，またはＷＬ６で選択された場合。）、つまり、上部電極（ＴＥ）がＴｂ０を介して/ＢＬに接続される場合には、ビット線制御回路１２は、/ＢＬをスタンバイ状態からＶｓｓに設定した後 /ＢＬをフローティング状態にする。逆に、選択されたメモリセルの上部電極（ＴＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ１，ＷＬ３，ＷＬ５，またはＷＬ７で選択された場合。）、つまり、下部電極（ＢＥ）がＴｂ０を介して/ＢＬに接続される場合には、ビット線制御回路１２は、/ＢＬをスタンバイ状態からＶｉｎｔに設定した後 /ＢＬをフローティング状態にする。
【００２１】
Ｓ/Ａ１３は、クロスカップルされたＣＭＯＳタイプの通常の構成（例えば、「特許文献１」を参照。）であり、ビット線対（ＢＬ、/ＢＬ）に読み出されたセルデータと参照電位とを比較増幅する。
【００２２】
図２は、本発明の実施例１に係る強誘電体メモリにおけるメモリセルブロックの構造を示す断面図である。ここでは、一例として、ＭＢ０のＷＬ０〜ＷＬ３およびＢＳ０にかかわる部分の断面を示した。また、図を簡略にするため、各メモリセルを繋ぐ内部配線層より上の配線層、例えば、ビット線、プレート線などは省略し、さらに、層間絶縁膜等のハッチングは省略した。
【００２３】
本発明の実施例１に係る強誘電体メモリは、半導体基板表面に形成されたメモリセルトランジスタ（Ｔｃ０〜Ｔｃ３）およびブロック選択トランジスタ（Ｔｂ０）、層間絶縁膜を挟んでトランジスタの上部に形成されたメモリセルキャパシタ（Ｍｃ０〜Ｍｃ３）、層間絶縁膜を挟んでメモリセルキャパシタの上部に形成された内部配線（ＣＬ０〜Ｃｌ２）、および層間絶縁膜中に上下方向に形成されたコンタクトプラグ（以下、「ＣＰ」という。）を備えている。
【００２４】
メモリセルキャパシタは、図２に示したように、対向する上部電極（ＴＥ）および下部電極（ＢＥ）の間に強誘電体膜（Ｆｅｒｒｏ）が形成されて構成され、ＴＥおよびＢＥはそれぞれＣＰによって内部配線（ＣＬ０〜ＣＬ２）またはＴｃ０〜Ｔｃ３の拡散層に接続される。
【００２５】
Ｔｂ０の一方の拡散層はビット線（/ＢＬ）に電気的に接続され、Ｔｂ０の他方の拡散層はＴｃ０の一方の拡散層と共通に形成され、ＣＬ０は一端がＣＰを介してＴｂ０およびＴｃ０の共通拡散層に接続されて他端がＣＰを介してＭｃ０のＴＥに接続されるよう形成され、Ｍｃ０はＢＥがＣＰを介してＴｃ０の他方の拡散層に接続されるよう形成され、Ｔｃ０の他方の拡散層はＴｃ１の一方の拡散層と共通に形成されている。
【００２６】
Ｍｃ１はＢＥがＣＰを介してＴｃ０およびＴｃ１の共通拡散層に接続されてＴＥがＣＰを介してＣＬ１の一端に接続されるよう形成され、Ｔｃ１の他方の拡散層はＴｃ２の一方の拡散層と共通に形成され、ＣＬ１は他端がＣＰを介してＭｃ２のＴＥに接続されるよう形成され、Ｔｃ１およびＴｃ２の共通拡散層はＣＰを介してＣＬ１に接続され、Ｍｃ２はＢＥがＣＰを介してＴｃ２の他方の拡散層に接続されるよう形成され、Ｔｃ２の他方の拡散層とＴｃ３の一方の拡散層は共通に形成され、Ｍｃ３はＢＥがＣＰを介してＴｃ２およびＴｃ３の共通拡散層に接続されてＴＥがＣＰを介してＣＬ２の一端に接続されるよう形成され、Ｔｃ３の他方の拡散層はＣＰを介してＣＬ２に接続されている。図２には示していないが、Ｔｃ４〜Ｔｃ７およびＭｃ４〜Ｍｃ７の断面構造も同様である。
【００２７】
すなわち、メモリセルブロック（ＭＢ０、ＭＢ１）は、隣り合う２つのメモリセルにおいて、Ｔｃ０〜Ｔｃ７は拡散層を共有し、Ｍｃ０〜Ｍｃ７は強誘電体キャパシタの上部電極（ＴＥ）同士または下部電極（ＢＥ）同士が接続されるよう形成されている。
【００２８】
図３は、本発明の実施例１に係る強誘電体メモリのメモリセルブロックにおける電気的な接続経路を示すイメージ図である。ここでは、一例として、ＷＬ０が選択された場合（図３（ａ）とＷＬ１が選択された場合（図３（ｂ））を示した。
【００２９】
メモリセルブロック（ＭＢ０、ＭＢ１）においては、ＷＬ０〜ＷＬ８のうち１つがＶｓｓに設定されてメモリセルが選択される。すなわち、ワード線が高電位（Ｖｐｐ）であるメモリセルはメモリセルトランジスタがオン状態でありメモリセルキャパシタの両端が同電位でそのメモリセルは選択されず、ワード線がＶｓｓであるメモリセルはメモリセルトランジスタがオフ状態でありメモリセルキャパシタの両端に/ＰＬ０と/ＢＬの電位が印加されてそのメモリセルが選択される。
【００３０】
例えば、ＭＢ０においてＷＬ０が選択された場合、Ｔｃ１〜Ｔｃ７およびＴｂ０はオン状態、Ｔｃ０はオフ状態となる。この時、プレート線（/ＰＬ０）からビット線（/ＢＬ）に至る電気的な接続経路は、図３（ａ）に太い破線で示したように、
/ＰＬ０ → Ｔｃ７〜Ｔｃ１ → Ｍｃ０のＢＥ → Ｍｃ０のＴＥ → Ｔｂ０ → /ＢＬ
となる。すなわち、選択されたＭｃ０のＢＥがプレート線に電気的に接続され、Ｍｃ０のＴＥがビット線に電気的に接続される。
【００３１】
また、ＭＢ０においてＷＬ１が選択された場合、Ｔｃ０、Ｔｃ２〜Ｔｃ７、およびＴｂ０はオン状態、Ｔｃ１はオフ状態となる。この時、プレート線（/ＰＬ０）からビット線（/ＢＬ）に至る電気的な接続経路は、図３（ｂ）に太い破線で示したように、
/ＰＬ０ → Ｔｃ７〜Ｔｃ２ → Ｍｃ１のＴＥ → Ｍｃ１のＢＥ → Ｔｃ０ → Ｔｂ０ → /ＢＬ
となる。すなわち、選択されたＭｃ１のＴＥがプレート線に電気的に接続され、Ｍｃ１のＢＥがビット線に電気的に接続される。
【００３２】
同様に、ＷＬ２、ＷＬ４、または、ＷＬ６が選択された場合には、選択されたメモリセルにおいて、強誘電体キャパシタのＢＥがプレート線に電気的に接続され、ＴＥがビット線に電気的に接続される。また、ＷＬ３、ＷＬ５、または、ＷＬ７が選択された場合には、選択されたメモリセルにおいて、強誘電体キャパシタのＴＥがプレート線に電気的に接続され、ＢＥがビット線に電気的に接続される（図３（ｃ））。すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６が選択された場合とワード線ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７が選択された場合とで強誘電体キャパシタのプレート線とビット線の電気的な接続関係が逆になる。
【００３３】
次に、上述した構成を持つ実施例１に係る強誘電体メモリの制御方法について説明する。
図４は、本発明の実施例１に係る強誘電体メモリの制御方法を示す波形図である。ここでは、主に、メモリセルからの読み出し動作にかかわる主要信号の波形を示した。
【００３４】
“ＷＬ”はＷＬ０〜ＷＬ７のうち選択されたワード線の波形を表し、“ＢＳ０，ＢＳ１”は選択されたメモリセルブロックに対応するブロック選択線の波形を表し、“/ＰＬ０，ＰＬ０”は選択されたメモリセルブロックに対応するプレート線の波形を表し、“/ＢＬ，ＢＬ”は選択されたメモリセルブロックに対応するビット線の波形（“０”データおよび“１”データ）を表している。
【００３５】
読み出されるメモリセルが、ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６で選択される場合には、図４（ａ）に示したように、ビット線（/ＢＬ、ＢＬ）がＶｓｓに設定された後フローティング状態にされ、プレート線（/ＰＬ０、ＰＬ０）がＶｉｎｔに設定される。
【００３６】
すなわち、まず、スタンバイ状態で、ＷＬ０〜ＷＬ７は全て高電位（Ｖｐｐ）に設定されてＴｃ０〜Ｔｃ７は全てオン状態にあり、プレート線およびビット線はＶｉｎｔとＶｓｓの中間電位（Ｖｒｅｆ）に設定されている。また、ブロック選択線（ＢＳ０、ＢＳ１）はＶｓｓに設定されてＴｂ０およびＴｂ１はオフ状態にある。次に、例えばＷＬ０が選択されてＭＢ０のＭｃ０からセルデータが読み出される場合には、ＷＬ０がＶｓｓに設定されてＴｃ０がオフ状態になり、ＢＳ０が“Ｈ”に設定されてＴｂ０がオン状態になりＭＢ０が/ＢＬに接続される。そして、ビット線制御回路１２によって/ＢＬがＶｓｓに設定された後フローティング状態にされ、さらに、プレート線制御回路１１によって/ＰＬ０がＶｉｎｔに設定されてＭｃ０に電界が印加されＭｃ０の電荷（セルデータ）が/ＢＬに読み出される。
【００３７】
この時、図３（ａ）で示したように、Ｍｃ０の上部電極（ＴＥ）は/ＢＬに電気的に接続されＭｃ０の下部電極（ＢＥ）は/ＰＬ０に電気的に接続されるので、Ｍｃ０にはＢＥからＴＥに向かう電界が印加されることになる。同様に、ＷＬ２、ＷＬ４、または、ＷＬ６が選択される場合もそれぞれのメモリセルキャパシタでは、ＴＥが/ＢＬに電気的に接続されＢＥが/ＰＬ０に電気的に接続されるので、ＢＥからＴＥに向かう電界が印加される。
【００３８】
また、読み出されるメモリセルが、ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７で選択される場合には、図４（ｂ）に示したように、ビット線（/ＢＬ、ＢＬ）がＶｉｎｔに設定された後フローティング状態にされ、プレート線（/ＰＬ０、ＰＬ０）がＶｓｓに設定される。
【００３９】
すなわち、まず、スタンバイ状態で、ＷＬ０〜ＷＬ７は全て高電位（Ｖｐｐ）に設定されてＴｃ０〜Ｔｃ７は全てオン状態にあり、プレート線およびビット線はＶｉｎｔとＶｓｓの中間電位（Ｖｒｅｆ）に設定されている。また、ブロック選択線（ＢＳ０、ＢＳ１）はＶｓｓに設定されてＴｂ０およびＴｂ１はオフ状態にある。次に、例えばＷＬ１が選択されてＭＢ０のＭｃ１からセルデータが読み出される場合には、ＷＬ１がＶｓｓに設定されてＴｃ１がオフ状態になり、ＢＳ０が“Ｈ”に設定されてＴｂ０がオン状態になりＭＢ０が/ＢＬに接続される。そして、ビット線制御回路１２によって/ＢＬがＶｉｎｔに設定された後フローティング状態にされ、さらに、プレート線制御回路１１によって/ＰＬ０がＶｓｓに設定されてＭｃ１に電界が印加されＭｃ１の電荷（セルデータ）が/ＢＬに読み出される。
【００４０】
この時、図３（ｂ）で示したように、Ｍｃ１の上部電極（ＴＥ）は/ＰＬ０に電気的に接続されＭｃ１の下部電極（ＢＥ）は/ＢＬに電気的に接続されるので、Ｍｃ１にはＢＥからＴＥに向かう電界が印加されることになる。つまり、ＷＬ０で選択されるＭｃ０の場合と同じ方向の電界が強誘電体キャパシタ（Ｍｃ１）に印加されることになる。同様に、ＷＬ３、ＷＬ５、または、ＷＬ７が選択される場合もそれぞれのメモリセルキャパシタでは、ＴＥが/ＰＬ０に電気的に接続されＢＥが/ＢＬに電気的に接続されるので、ＢＥからＴＥに向かう電界が印加される。
【００４１】
このように、プレート線制御回路１１およびビット線制御回路１２は、ビット線にセルデータが読み出される時に、選択されるメモリセルに応じて、強誘電体キャパシタ（メモリセルキャパシタ）の電界が常にＢＥからＴＥに向かう同じ方向に印加されるようプレート線およびビット線の電位を制御する。
【００４２】
図５は、本発明の実施例１に係る強誘電体メモリのメモリセルキャパシタにおけるヒステリシス特性の一例を示す図である。ここでは、一例として、強誘電体のヒステリシス特性が印加電圧の正、負に対して非対称になる場合を示した。また、図の横軸は電極間の電圧を示し、縦軸は電荷量を任意のスケールで示した。
【００４３】
このようなヒステリシス特性の非対称性は、強誘電体キャパシタの製造工程に内在する物理的な非対称性などに起因するもので、この場合、図５に示したように、強誘電体キャパシタの電極間に印加される電圧の正、負の違いによって、読み出し電位が大きく異なった値となる。しかし、本実施例では、上述したように、選択されるメモリセル（ワード線）によらず常に下部電極（ＢＥ）から上部電極（ＴＥ）に向かう同じ方向の電界が強誘電体キャパシタの電極間に印加されるので、ヒステリシス特性が印加電圧の正、負に対して非対称であったとしても、ビット線に読み出される信号量が選択されるメモリセルによって大きく異なることはない。
【００４４】
上記実施例１によれば、メモリセルキャパシタの電極間に印加される電界は常に同じ方向となるので、読み出される信号量のばらつきが低減され、高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００４５】
上述の実施例１では、メモリセルブロック（ＭＢ０、ＭＢ１）は８個のメモリセルを直列接続した構成であるとしたが、本発明はこれに限られるものではなく、原理的には任意の数のメモリセルを有するメモリセルブロックに適用可能である。
【００４６】
また、上述の実施例１では、プレート線制御回路１１およびビット線制御回路１２は選択されたメモリセルの強誘電体キャパシタにおいて常にＢＥからＴＥへ向かう方向に電界を印加するとしたが、本発明はこれに限られるものではなく、例えば、ＴＥからＢＥへ向かう方向に電界を印加するように構成しても良い。
【実施例２】
【００４７】
ここでは、実施例１と同様のメモリセルブロック構成を持つ強誘電体メモリにおけるチップ全体の制御方法について説明する。メモリセルブロックおよびその読み出しにかかわるプレート線、ビット線、制御回路等の構成、動作、および機能は実施例１と同様であるので、詳しい説明は省略し実施例１と同じ符号を使用する。
【００４８】
図６は、本発明の実施例２に係る強誘電体メモリの制御方法を示すイメージ図である。ここでは、一例として、（８×１６）個のメモリセルマット（以下、「マット」ともいう。）を備えた強誘電体メモリを示した。
【００４９】
本発明の実施例２に係る強誘電体メモリは、（８×８）個のメモリセルマットからなる２つのグループ、マットＡおよびマットＢを備えている。
各メモリセルマットでは、実施例１で説明したメモリセルブロックがマトリクス状に複数配置され、紙面左右方向にビット線が延設され、紙面上下方向にワード線が延設されている。各メモリセルマットは、外部から入力されるアドレスの上位ビットで活性化が指定され、（８×１６）マットのうち８個のメモリセルマットが同時に活性化される。図６（ａ）でハッチングを施したメモリセルマットは、外部から入力されるアドレスに基づいて同時に活性化される複数のアクティブマットの一例である。
【００５０】
マットＡでは、４個のメモリセルマットが同時に活性化され、これらのマットでは外部から入力されるアドレスの下位３ビット（Ａ０〜Ａ２）が図６（ｂ）上段の表のようにデコードされてワード線ＷＬ０〜ＷＬ７のうち１つが選択される。同様に、４個のアクティブマットを持つマットＢでは、図６（ｂ）下段の表のようにアドレスがデコードされてメモリセルが選択される。
【００５１】
図６（ｂ）に点線矢印で示したように、マットＡとマットＢでは、最下位ビットＡ０のデコード方法が異なっており、例えば、マットＡでＷＬ０が選択される場合にはマットＢではＷＬ１が選択され、マットＡでＷＬ１が選択される場合にはマットＢではＷＬ０が選択されるようになっている。実施例１で説明したように、ＷＬ０が選択される場合には、プレート線制御回路１１はプレート線をＶｉｎｔに設定し、ビット線制御回路１２はビット線をＶｓｓに設定する。また、ＷＬ１が選択される場合には、プレート線制御回路１１はプレート線をＶｓｓに設定し、ビット線制御回路１２はビット線をＶｉｎｔに設定する。
【００５２】
このように、マットＡとマットＢで異なる読み出し方式を同時に実行することで、電流ピークを分散させ、チップ全体として電源電圧を安定化させることが可能となる。
【００５３】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、チップ全体の電源電圧を安定化することができるので、より高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００５４】
上述の実施例２では、（８×１６）個のメモリセルマットを２組に分類するとしたが、本発明はこれに限られるものではなく、同時に活性化されるマットで異なる読み出し方式を採用することができれば、原理的には任意の数のメモリセルマットを持った強誘電体メモリに適用可能である。
【実施例３】
【００５５】
ここでは、実施例１に対応して適切な参照電位を生成する参照電位発生回路およびその制御方法について説明する。プレート線、ビット線の電位関係において２つの異なる読み出し方式があるため、参照電位の発生方法もそれぞれに対応した適切なものにすることが望ましい。
【００５６】
図７は、本発明の実施例３に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルブロックとその読み出し制御にかかわる部分を示した。また、図面を簡略にするため、１組のビット線対（ＢＬ、/ＢＬ）とそれらに接続されたそれぞれ１つずつのメモリセルブロック（ＭＢ０、ＭＢ１）、読み出し動作にかかわる制御回路、およびセンスアンプ回路（Ｓ/Ａ）を示した。
【００５７】
本発明の実施例３に係る強誘電体メモリは、互いに平行に対向して延設されたビット線（ＢＬ、/ＢＬ）、/ＢＬおよびＢＬにそれぞれ接続されるメモリセルブロック（ＭＢ０、ＭＢ１）、ＭＢ０およびＭＢ１に共通に接続されるワード線（ＷＬ０〜ＷＬ７）、ＭＢ０およびＭＢ１にそれぞれ接続されるブロック選択線（ＢＳ０、ＢＳ１）、ＭＢ０およびＭＢ１にそれぞれ接続されるプレート線（/ＰＬ０、ＰＬ０）、プレート線制御回路１１、ビット線制御回路１２、参照電位発生回路７１、およびセンスアンプ回路１３（以下、「Ｓ/Ａ１３」ともいう。）を備えている。
【００５８】
参照電位発生回路７１を除くその他の回路、信号の構成、動作、および機能は実施例１と同様であるので、詳しい説明は省略し実施例１と同じ符号を使用する。
【００５９】
参照電位発生回路７１は、３つのＭＯＳトランジスタ（Ｔｗ０、Ｔｗ１、およびＴｒｓｔ）およびリファレンスキャパシタ（Ｒｃ）を備えている。
Ｔｗ０のドレインは/ＢＬに接続され、Ｔｗ０のゲートには第１のダミーセル選択線（ＤＷＬ０）が接続され、Ｔｗ１のドレインはＢＬに接続され、Ｔｗ１のゲートには第２のダミーセル選択線（ＤＷＬ１）が接続され、Ｔｗ１のソースはＴｗ０のソースに接続され、Ｔｒｓｔのドレインはリファレンス基準電位（ＶＤＣ）に接続され、Ｔｒｓｔのゲートにはリセット信号線（ＤＲＳＴ）が接続され、ＴｒｓｔのソースはＴｗ０のソースに接続され、Ｒｃの一端はＴｗ０のソースに接続され、Ｒｃの他端はダミープレート線（ＤＰＬ）に接続されている。
【００６０】
次に、上述した構成を持つ実施例３に係る強誘電体メモリの制御方法について説明する。
図８は、本発明の実施例３に係る強誘電体メモリの制御方法を示す波形図である。ここでは、主に、メモリセルからの読み出し動作にかかわる主要信号の波形を示した。
【００６１】
“ＷＬ”はＷＬ０〜ＷＬ７のうち選択されたワード線の波形を表し、“ＢＳ０，ＢＳ１”は選択されたメモリセルブロックに対応するブロック選択線の波形を表し、“/ＰＬ０，ＰＬ０”は選択されたメモリセルブロックに対応するプレート線の波形を表し、“/ＢＬ，ＢＬ”は選択されたメモリセルブロックに対応するビット線の波形（“０”データおよび“１”データ）を表し、“ＤＷＬ０，ＤＷＬ１”は選択されたメモリセルブロックに対応するダミーセル選択線の波形を表し、“ＤＰＬ”はダミープレート線の波形を表し、“ＤＲＳＴ”はリセット信号線の波形を表している。
“ＷＬ”、“ＢＳ０，ＢＳ１”、“/ＰＬ０，ＰＬ０”、および“/ＢＬ，ＢＬ”の動作、機能については実施例１と同様であるので、詳しい説明は省略する。
【００６２】
読み出されるメモリセルが、ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６で選択される場合には、図８（ａ）に示したように、参照電位発生回路７１は、比較増幅のための参照電位をＶｓｓを基準として生成しＢＬに出力する。
【００６３】
すなわち、まず、スタンバイ状態で、ＤＲＳＴは“Ｈ”に設定されてＴｒｓｔがオン状態であり、Ｒｃの一端はＶＤＣに電気的に接続されている。この時、ＤＰＬはＶｓｓに設定されており、ＲｃにはＶｓｓを基準としたリファレンス基準電位がチャージされている。そして、ＤＲＳＴが“Ｌ”に設定されると、Ｔｒｓｔはオフ状態となり、Ｒｃの一端はフローティング状態となる。次に、ビット線制御回路１２が/ＢＬをＶｓｓに設定した後フローティング状態にすると、ＴＷＬ１は“Ｈ”に設定されてＴｗ１がオン状態となりＲｃの一端はＢＬに接続される。そして、ＤＰＬがキック（Ｖｓｓ→Ｖｉｎｔ）されて、ＢＬとＲｃの容量分割により決まる参照電位が生成されてＢＬに出力される。Ｓ/Ａ１３は、/ＢＬに読み出されたセルデータとＢＬに出力されたこのＶｓｓを基準とした参照電位とを比較増幅してビット線対における“０”データ、“１”データを確定させる。
【００６４】
また、読み出されるメモリセルが、ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７で選択される場合には、図８（ｂ）に示したように、参照電位発生回路７１は、比較増幅のための参照電位をＶｉｎｔを基準として生成しＢＬに出力する。
【００６５】
すなわち、まず、スタンバイ状態で、ＤＲＳＴは“Ｈ”に設定されてＴｒｓｔがオン状態であり、Ｒｃの一端はＶＤＣに電気的に接続されている。この時、ＤＰＬはＶｉｎｔに設定されており、ＲｃにはＶｉｎｔを基準としたリファレンス基準電位がチャージされている。そして、ＤＲＳＴが“Ｌ”に設定されると、Ｔｒｓｔはオフ状態となり、Ｒｃの一端はフローティング状態となる。次に、ビット線制御回路１２が/ＢＬをＶｉｎｔに設定した後フローティング状態にすると、ＴＷＬ１は“Ｈ”に設定されてＴｗ１がオン状態となりＲｃの一端がＢＬに接続される。そして、ＤＰＬがキックダウン（Ｖｉｎｔ→Ｖｓｓ）されて、ＢＬとＲｃの容量分割により決まる参照電位が生成されてＢＬに出力される。Ｓ/Ａ１３は、/ＢＬに読み出されたセルデータとＢＬに出力されたこのＶｉｎｔを基準とした参照電位とを比較増幅してビット線対における“０”データ、“１”データを確定させる。
【００６６】
上記実施例３によれば、実施例１と同様の効果が得られるばかりでなく、ビット線に読み出されたセルデータの読み出し方式に応じて適切な参照電位を生成できるので、より高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００６７】
以上説明した実施例１〜実施例３によれば、セルデータ読み出しのシグナルマージンを大幅に向上させることができるので、チップの歩留まりを向上させ製造コストの低減を図ることができる。
【００６８】
以上において本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
ＢＬ、/ＢＬ ビット線
ＭＢ０、ＭＢ１ メモリセルブロック
ＷＬ０〜ＷＬ７ ワード線
ＢＳ０、ＢＳ１ ブロック選択線
ＰＬ０、/ＰＬ０ プレート線
１１ プレート線制御回路
１２ ビット線制御回路
１３ センスアンプ回路（Ｓ/Ａ）
【技術分野】
【０００１】
本発明の実施形態は、強誘電体メモリおよびその制御方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体の特性の１つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる２つの分極の大きさによって２値データを不揮発に記憶する半導体記憶装置である。一般に、強誘電体メモリでは、残留分極量でデータを保持するので信号電荷（セルデータ）をビット線に読み出すためには強誘電体キャパシタの電極間に電位差を生じさせる必要があり、ＤＲＡＭなどとは異なりプレート線を駆動することが必要となる。したがって、強誘電体メモリのメモリセルにＤＲＡＭと同様のアーキテクチャを採用した場合には、同時に選択されるワード線方向のメモリセルに対してプレート線およびプレート線駆動回路が必要となり、チップ面積の増加を招くことになる。これに対して、プレート線およびプレート線駆動回路の面積を抑える強誘電体メモリのセルアレイ方式としていわゆるＴＣ並列ユニット直列接続型強誘電体メモリ（例えば、「非特許文献１」、「特許文献１」を参照。）が開発されている。これはメモリセルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットを構成し、このユニットセル（メモリセル）を複数個直列接続してメモリセルブロックを構成するものである。このＴＣ並列ユニット直列接続型強誘電体メモリでは、複数のユニットセルでプレート線およびプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００３】
しかしながら、従来のＴＣ並列ユニット直列接続型強誘電体メモリでは、隣り合うメモリセルで強誘電体キャパシタ（メモリセルキャパシタ）の下部電極同士または上部電極同士が接続されているため、データ読み出しに際して選択されるメモリセルによって電極間の電界方向が逆になり、特に、強誘電体キャパシタのヒステリシス特性が印加電圧に対して非対称である場合には選択されるメモリセルによってビット線への読み出し電位が大きく異なってしまうという問題があった。このため、データ読み出し時のシグナルマージンが大幅に減少し、場合によっては、チップの歩留まりが低下して製造コストを押し上げてしまうという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１０８２９８号公報
【非特許文献】
【０００５】
【非特許文献１】D.Takashima et al. “High-density chain Ferroelectric random memory (CFeRAM)” in proc.VLSI Symp. June 1997, pp.83-84
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、セルデータ読み出しのシグナルマージンを向上させることができる強誘電体メモリおよびその制御方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線を制御する制御手段と、を有することを特徴とする強誘電体メモリが提供される。
【０００８】
また、本発明の別の一態様によれば、強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、を備えた強誘電体メモリの制御方法であって、前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線が制御されることを特徴とする強誘電体メモリの制御方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る強誘電体メモリを示す回路図。
【図２】本発明の実施例１に係る強誘電体メモリにおけるメモリセルブロックの構造を示す断面図。
【図３】本発明の実施例１に係る強誘電体メモリのメモリセルブロックにおける電気的な接続経路を示すイメージ図。
【図４】本発明の実施例１に係る強誘電体メモリの制御方法を示す波形図。
【図５】本発明の実施例１に係る強誘電体メモリのメモリセルキャパシタにおけるヒステリシス特性の一例を示す図。
【図６】本発明の実施例２に係る強誘電体メモリの制御方法を示すイメージ図。
【図７】本発明の実施例３に係る強誘電体メモリを示す回路図。
【図８】本発明の実施例３に係る強誘電体メモリの制御方法を示す波形図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルブロックとその読み出し制御にかかわる部分を示した。また、図面を簡略にするため、１組のビット線対（ＢＬ、/ＢＬ）とそれらに接続されたそれぞれ１つずつのメモリセルブロック（ＭＢ０、ＭＢ１）、読み出し動作にかかわる制御回路、およびセンスアンプ回路（Ｓ/Ａ）を示した。
【００１２】
本発明の実施例１に係る強誘電体メモリは、互いに平行に対向して延設されたビット線（ＢＬ、/ＢＬ）、/ＢＬおよびＢＬにそれぞれ接続されるメモリセルブロック（ＭＢ０、ＭＢ１）、ＭＢ０およびＭＢ１に共通に接続されるワード線（ＷＬ０〜ＷＬ７）、ＭＢ０およびＭＢ１にそれぞれ接続されるブロック選択線（ＢＳ０、ＢＳ１）、ＭＢ０およびＭＢ１にそれぞれ接続されるプレート線（/ＰＬ０、ＰＬ０）、プレート線制御回路１１、ビット線制御回路１２、およびセンスアンプ回路１３（以下、「Ｓ/Ａ１３」ともいう。）を備えている。
【００１３】
ＭＢ０の一端は/ＰＬ０に接続され、ＭＢ０の他端は/ＢＬに接続され、ＭＢ０の第１の制御入力にはＷＬ０〜ＷＬ７が接続され、ＭＢ０の第２の制御入力にはＢＳ０が接続され、/ＰＬ０の一端はプレート線制御回路１１の第１の出力に接続されている。ＭＢ１の一端はＰＬ０に接続され、ＭＢ１の他端はＢＬに接続され、ＭＢ１の第１の制御入力にはＷＬ０〜ＷＬ７が接続され、ＭＢ１の第２の制御入力にはＢＳ１が接続され、ＰＬ０の一端はプレート線制御回路１１の第２の出力に接続されている。ビット線制御回路１２の一端はＢＬに接続され、ビット線制御回路１２の他端は/ＢＬに接続され、ＢＬの一端はＳ/Ａ１３の第１の入出力に接続され、/ＢＬの一端はＳ/Ａ１３の第２の入出力に接続されている。
【００１４】
ＭＢ０は、８個のメモリセルが直列に接続され、その一端がブロック選択トランジスタＴｂ０を介して/ＢＬに接続され、他端が/ＰＬ０に接続され、Ｔｂ０のゲートにはＢＳ０が接続されている。また、ＭＢ１は、８個のメモリセルが直列に接続され、その一端がブロック選択トランジスタＴｂ１を介してＢＬに接続され、他端がＰＬ０に接続され、Ｔｂ１のゲートにはＢＳ１が接続されている。
【００１５】
メモリセルブロック（ＭＢ０、ＭＢ１）では、ＷＬ０〜ＷＬ７によって８個のメモリセルのうち１つが選択されてメモリセルキャパシタからＢＬまたは/ＢＬにセルデータが読み出される。
【００１６】
メモリセルは、図１に示したように、メモリセルキャパシタ（強誘電体キャパシタ）とメモリセルトランジスタとが並列接続されて構成されている。すなわち、メモリセルトランジスタのドレインにメモリセルキャパシタの一端が接続され、メモリセルトランジスタのソースにメモリセルキャパシタの他端が接続され、メモリセルトランジスタのゲートにはワード線（ＷＬ０〜ＷＬ７）がそれぞれ接続されている。また、隣り合う２つのメモリセルでは、強誘電体キャパシタ（メモリセルキャパシタ）の上部電極（ＴＥ）同士または下部電極（ＢＥ）同士が接続されるよう構成されている。メモリセルの断面構造の詳細は、図２を用いて後述する。
【００１７】
プレート線制御回路１１は、セルデータが読み出される時に、選択されたメモリセルにおいて、プレート線に電気的に接続されるメモリセルキャパシタの電極に応じてプレート線の電位を制御する。
【００１８】
例えば、ＭＢ０において、選択されたメモリセルの下部電極（ＢＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ０，ＷＬ２，ＷＬ４，またはＷＬ６で選択された場合。）には、プレート線制御回路１１は、/ＰＬ０をスタンバイ状態から電源電位（以下、「Ｖｉｎｔ」という。）に設定する。逆に、選択されたメモリセルの上部電極（ＴＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ１，ＷＬ３，ＷＬ５，またはＷＬ７で選択された場合。）には、プレート線制御回路１１は、/ＰＬ０をスタンバイ状態から接地電位（以下、「Ｖｓｓ」という。）に設定する。
【００１９】
ビット線制御回路１２は、セルデータが読み出される時に、選択されたメモリセルにおいて、プレート線に電気的に接続されるメモリセルキャパシタの電極に応じてビット線の電位を制御する。
【００２０】
例えば、ＭＢ０において、選択されたメモリセルの下部電極（ＢＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ０，ＷＬ２，ＷＬ４，またはＷＬ６で選択された場合。）、つまり、上部電極（ＴＥ）がＴｂ０を介して/ＢＬに接続される場合には、ビット線制御回路１２は、/ＢＬをスタンバイ状態からＶｓｓに設定した後 /ＢＬをフローティング状態にする。逆に、選択されたメモリセルの上部電極（ＴＥ）が/ＰＬ０に電気的に接続される場合（ＷＬ１，ＷＬ３，ＷＬ５，またはＷＬ７で選択された場合。）、つまり、下部電極（ＢＥ）がＴｂ０を介して/ＢＬに接続される場合には、ビット線制御回路１２は、/ＢＬをスタンバイ状態からＶｉｎｔに設定した後 /ＢＬをフローティング状態にする。
【００２１】
Ｓ/Ａ１３は、クロスカップルされたＣＭＯＳタイプの通常の構成（例えば、「特許文献１」を参照。）であり、ビット線対（ＢＬ、/ＢＬ）に読み出されたセルデータと参照電位とを比較増幅する。
【００２２】
図２は、本発明の実施例１に係る強誘電体メモリにおけるメモリセルブロックの構造を示す断面図である。ここでは、一例として、ＭＢ０のＷＬ０〜ＷＬ３およびＢＳ０にかかわる部分の断面を示した。また、図を簡略にするため、各メモリセルを繋ぐ内部配線層より上の配線層、例えば、ビット線、プレート線などは省略し、さらに、層間絶縁膜等のハッチングは省略した。
【００２３】
本発明の実施例１に係る強誘電体メモリは、半導体基板表面に形成されたメモリセルトランジスタ（Ｔｃ０〜Ｔｃ３）およびブロック選択トランジスタ（Ｔｂ０）、層間絶縁膜を挟んでトランジスタの上部に形成されたメモリセルキャパシタ（Ｍｃ０〜Ｍｃ３）、層間絶縁膜を挟んでメモリセルキャパシタの上部に形成された内部配線（ＣＬ０〜Ｃｌ２）、および層間絶縁膜中に上下方向に形成されたコンタクトプラグ（以下、「ＣＰ」という。）を備えている。
【００２４】
メモリセルキャパシタは、図２に示したように、対向する上部電極（ＴＥ）および下部電極（ＢＥ）の間に強誘電体膜（Ｆｅｒｒｏ）が形成されて構成され、ＴＥおよびＢＥはそれぞれＣＰによって内部配線（ＣＬ０〜ＣＬ２）またはＴｃ０〜Ｔｃ３の拡散層に接続される。
【００２５】
Ｔｂ０の一方の拡散層はビット線（/ＢＬ）に電気的に接続され、Ｔｂ０の他方の拡散層はＴｃ０の一方の拡散層と共通に形成され、ＣＬ０は一端がＣＰを介してＴｂ０およびＴｃ０の共通拡散層に接続されて他端がＣＰを介してＭｃ０のＴＥに接続されるよう形成され、Ｍｃ０はＢＥがＣＰを介してＴｃ０の他方の拡散層に接続されるよう形成され、Ｔｃ０の他方の拡散層はＴｃ１の一方の拡散層と共通に形成されている。
【００２６】
Ｍｃ１はＢＥがＣＰを介してＴｃ０およびＴｃ１の共通拡散層に接続されてＴＥがＣＰを介してＣＬ１の一端に接続されるよう形成され、Ｔｃ１の他方の拡散層はＴｃ２の一方の拡散層と共通に形成され、ＣＬ１は他端がＣＰを介してＭｃ２のＴＥに接続されるよう形成され、Ｔｃ１およびＴｃ２の共通拡散層はＣＰを介してＣＬ１に接続され、Ｍｃ２はＢＥがＣＰを介してＴｃ２の他方の拡散層に接続されるよう形成され、Ｔｃ２の他方の拡散層とＴｃ３の一方の拡散層は共通に形成され、Ｍｃ３はＢＥがＣＰを介してＴｃ２およびＴｃ３の共通拡散層に接続されてＴＥがＣＰを介してＣＬ２の一端に接続されるよう形成され、Ｔｃ３の他方の拡散層はＣＰを介してＣＬ２に接続されている。図２には示していないが、Ｔｃ４〜Ｔｃ７およびＭｃ４〜Ｍｃ７の断面構造も同様である。
【００２７】
すなわち、メモリセルブロック（ＭＢ０、ＭＢ１）は、隣り合う２つのメモリセルにおいて、Ｔｃ０〜Ｔｃ７は拡散層を共有し、Ｍｃ０〜Ｍｃ７は強誘電体キャパシタの上部電極（ＴＥ）同士または下部電極（ＢＥ）同士が接続されるよう形成されている。
【００２８】
図３は、本発明の実施例１に係る強誘電体メモリのメモリセルブロックにおける電気的な接続経路を示すイメージ図である。ここでは、一例として、ＷＬ０が選択された場合（図３（ａ）とＷＬ１が選択された場合（図３（ｂ））を示した。
【００２９】
メモリセルブロック（ＭＢ０、ＭＢ１）においては、ＷＬ０〜ＷＬ８のうち１つがＶｓｓに設定されてメモリセルが選択される。すなわち、ワード線が高電位（Ｖｐｐ）であるメモリセルはメモリセルトランジスタがオン状態でありメモリセルキャパシタの両端が同電位でそのメモリセルは選択されず、ワード線がＶｓｓであるメモリセルはメモリセルトランジスタがオフ状態でありメモリセルキャパシタの両端に/ＰＬ０と/ＢＬの電位が印加されてそのメモリセルが選択される。
【００３０】
例えば、ＭＢ０においてＷＬ０が選択された場合、Ｔｃ１〜Ｔｃ７およびＴｂ０はオン状態、Ｔｃ０はオフ状態となる。この時、プレート線（/ＰＬ０）からビット線（/ＢＬ）に至る電気的な接続経路は、図３（ａ）に太い破線で示したように、
/ＰＬ０ → Ｔｃ７〜Ｔｃ１ → Ｍｃ０のＢＥ → Ｍｃ０のＴＥ → Ｔｂ０ → /ＢＬ
となる。すなわち、選択されたＭｃ０のＢＥがプレート線に電気的に接続され、Ｍｃ０のＴＥがビット線に電気的に接続される。
【００３１】
また、ＭＢ０においてＷＬ１が選択された場合、Ｔｃ０、Ｔｃ２〜Ｔｃ７、およびＴｂ０はオン状態、Ｔｃ１はオフ状態となる。この時、プレート線（/ＰＬ０）からビット線（/ＢＬ）に至る電気的な接続経路は、図３（ｂ）に太い破線で示したように、
/ＰＬ０ → Ｔｃ７〜Ｔｃ２ → Ｍｃ１のＴＥ → Ｍｃ１のＢＥ → Ｔｃ０ → Ｔｂ０ → /ＢＬ
となる。すなわち、選択されたＭｃ１のＴＥがプレート線に電気的に接続され、Ｍｃ１のＢＥがビット線に電気的に接続される。
【００３２】
同様に、ＷＬ２、ＷＬ４、または、ＷＬ６が選択された場合には、選択されたメモリセルにおいて、強誘電体キャパシタのＢＥがプレート線に電気的に接続され、ＴＥがビット線に電気的に接続される。また、ＷＬ３、ＷＬ５、または、ＷＬ７が選択された場合には、選択されたメモリセルにおいて、強誘電体キャパシタのＴＥがプレート線に電気的に接続され、ＢＥがビット線に電気的に接続される（図３（ｃ））。すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６が選択された場合とワード線ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７が選択された場合とで強誘電体キャパシタのプレート線とビット線の電気的な接続関係が逆になる。
【００３３】
次に、上述した構成を持つ実施例１に係る強誘電体メモリの制御方法について説明する。
図４は、本発明の実施例１に係る強誘電体メモリの制御方法を示す波形図である。ここでは、主に、メモリセルからの読み出し動作にかかわる主要信号の波形を示した。
【００３４】
“ＷＬ”はＷＬ０〜ＷＬ７のうち選択されたワード線の波形を表し、“ＢＳ０，ＢＳ１”は選択されたメモリセルブロックに対応するブロック選択線の波形を表し、“/ＰＬ０，ＰＬ０”は選択されたメモリセルブロックに対応するプレート線の波形を表し、“/ＢＬ，ＢＬ”は選択されたメモリセルブロックに対応するビット線の波形（“０”データおよび“１”データ）を表している。
【００３５】
読み出されるメモリセルが、ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６で選択される場合には、図４（ａ）に示したように、ビット線（/ＢＬ、ＢＬ）がＶｓｓに設定された後フローティング状態にされ、プレート線（/ＰＬ０、ＰＬ０）がＶｉｎｔに設定される。
【００３６】
すなわち、まず、スタンバイ状態で、ＷＬ０〜ＷＬ７は全て高電位（Ｖｐｐ）に設定されてＴｃ０〜Ｔｃ７は全てオン状態にあり、プレート線およびビット線はＶｉｎｔとＶｓｓの中間電位（Ｖｒｅｆ）に設定されている。また、ブロック選択線（ＢＳ０、ＢＳ１）はＶｓｓに設定されてＴｂ０およびＴｂ１はオフ状態にある。次に、例えばＷＬ０が選択されてＭＢ０のＭｃ０からセルデータが読み出される場合には、ＷＬ０がＶｓｓに設定されてＴｃ０がオフ状態になり、ＢＳ０が“Ｈ”に設定されてＴｂ０がオン状態になりＭＢ０が/ＢＬに接続される。そして、ビット線制御回路１２によって/ＢＬがＶｓｓに設定された後フローティング状態にされ、さらに、プレート線制御回路１１によって/ＰＬ０がＶｉｎｔに設定されてＭｃ０に電界が印加されＭｃ０の電荷（セルデータ）が/ＢＬに読み出される。
【００３７】
この時、図３（ａ）で示したように、Ｍｃ０の上部電極（ＴＥ）は/ＢＬに電気的に接続されＭｃ０の下部電極（ＢＥ）は/ＰＬ０に電気的に接続されるので、Ｍｃ０にはＢＥからＴＥに向かう電界が印加されることになる。同様に、ＷＬ２、ＷＬ４、または、ＷＬ６が選択される場合もそれぞれのメモリセルキャパシタでは、ＴＥが/ＢＬに電気的に接続されＢＥが/ＰＬ０に電気的に接続されるので、ＢＥからＴＥに向かう電界が印加される。
【００３８】
また、読み出されるメモリセルが、ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７で選択される場合には、図４（ｂ）に示したように、ビット線（/ＢＬ、ＢＬ）がＶｉｎｔに設定された後フローティング状態にされ、プレート線（/ＰＬ０、ＰＬ０）がＶｓｓに設定される。
【００３９】
すなわち、まず、スタンバイ状態で、ＷＬ０〜ＷＬ７は全て高電位（Ｖｐｐ）に設定されてＴｃ０〜Ｔｃ７は全てオン状態にあり、プレート線およびビット線はＶｉｎｔとＶｓｓの中間電位（Ｖｒｅｆ）に設定されている。また、ブロック選択線（ＢＳ０、ＢＳ１）はＶｓｓに設定されてＴｂ０およびＴｂ１はオフ状態にある。次に、例えばＷＬ１が選択されてＭＢ０のＭｃ１からセルデータが読み出される場合には、ＷＬ１がＶｓｓに設定されてＴｃ１がオフ状態になり、ＢＳ０が“Ｈ”に設定されてＴｂ０がオン状態になりＭＢ０が/ＢＬに接続される。そして、ビット線制御回路１２によって/ＢＬがＶｉｎｔに設定された後フローティング状態にされ、さらに、プレート線制御回路１１によって/ＰＬ０がＶｓｓに設定されてＭｃ１に電界が印加されＭｃ１の電荷（セルデータ）が/ＢＬに読み出される。
【００４０】
この時、図３（ｂ）で示したように、Ｍｃ１の上部電極（ＴＥ）は/ＰＬ０に電気的に接続されＭｃ１の下部電極（ＢＥ）は/ＢＬに電気的に接続されるので、Ｍｃ１にはＢＥからＴＥに向かう電界が印加されることになる。つまり、ＷＬ０で選択されるＭｃ０の場合と同じ方向の電界が強誘電体キャパシタ（Ｍｃ１）に印加されることになる。同様に、ＷＬ３、ＷＬ５、または、ＷＬ７が選択される場合もそれぞれのメモリセルキャパシタでは、ＴＥが/ＰＬ０に電気的に接続されＢＥが/ＢＬに電気的に接続されるので、ＢＥからＴＥに向かう電界が印加される。
【００４１】
このように、プレート線制御回路１１およびビット線制御回路１２は、ビット線にセルデータが読み出される時に、選択されるメモリセルに応じて、強誘電体キャパシタ（メモリセルキャパシタ）の電界が常にＢＥからＴＥに向かう同じ方向に印加されるようプレート線およびビット線の電位を制御する。
【００４２】
図５は、本発明の実施例１に係る強誘電体メモリのメモリセルキャパシタにおけるヒステリシス特性の一例を示す図である。ここでは、一例として、強誘電体のヒステリシス特性が印加電圧の正、負に対して非対称になる場合を示した。また、図の横軸は電極間の電圧を示し、縦軸は電荷量を任意のスケールで示した。
【００４３】
このようなヒステリシス特性の非対称性は、強誘電体キャパシタの製造工程に内在する物理的な非対称性などに起因するもので、この場合、図５に示したように、強誘電体キャパシタの電極間に印加される電圧の正、負の違いによって、読み出し電位が大きく異なった値となる。しかし、本実施例では、上述したように、選択されるメモリセル（ワード線）によらず常に下部電極（ＢＥ）から上部電極（ＴＥ）に向かう同じ方向の電界が強誘電体キャパシタの電極間に印加されるので、ヒステリシス特性が印加電圧の正、負に対して非対称であったとしても、ビット線に読み出される信号量が選択されるメモリセルによって大きく異なることはない。
【００４４】
上記実施例１によれば、メモリセルキャパシタの電極間に印加される電界は常に同じ方向となるので、読み出される信号量のばらつきが低減され、高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００４５】
上述の実施例１では、メモリセルブロック（ＭＢ０、ＭＢ１）は８個のメモリセルを直列接続した構成であるとしたが、本発明はこれに限られるものではなく、原理的には任意の数のメモリセルを有するメモリセルブロックに適用可能である。
【００４６】
また、上述の実施例１では、プレート線制御回路１１およびビット線制御回路１２は選択されたメモリセルの強誘電体キャパシタにおいて常にＢＥからＴＥへ向かう方向に電界を印加するとしたが、本発明はこれに限られるものではなく、例えば、ＴＥからＢＥへ向かう方向に電界を印加するように構成しても良い。
【実施例２】
【００４７】
ここでは、実施例１と同様のメモリセルブロック構成を持つ強誘電体メモリにおけるチップ全体の制御方法について説明する。メモリセルブロックおよびその読み出しにかかわるプレート線、ビット線、制御回路等の構成、動作、および機能は実施例１と同様であるので、詳しい説明は省略し実施例１と同じ符号を使用する。
【００４８】
図６は、本発明の実施例２に係る強誘電体メモリの制御方法を示すイメージ図である。ここでは、一例として、（８×１６）個のメモリセルマット（以下、「マット」ともいう。）を備えた強誘電体メモリを示した。
【００４９】
本発明の実施例２に係る強誘電体メモリは、（８×８）個のメモリセルマットからなる２つのグループ、マットＡおよびマットＢを備えている。
各メモリセルマットでは、実施例１で説明したメモリセルブロックがマトリクス状に複数配置され、紙面左右方向にビット線が延設され、紙面上下方向にワード線が延設されている。各メモリセルマットは、外部から入力されるアドレスの上位ビットで活性化が指定され、（８×１６）マットのうち８個のメモリセルマットが同時に活性化される。図６（ａ）でハッチングを施したメモリセルマットは、外部から入力されるアドレスに基づいて同時に活性化される複数のアクティブマットの一例である。
【００５０】
マットＡでは、４個のメモリセルマットが同時に活性化され、これらのマットでは外部から入力されるアドレスの下位３ビット（Ａ０〜Ａ２）が図６（ｂ）上段の表のようにデコードされてワード線ＷＬ０〜ＷＬ７のうち１つが選択される。同様に、４個のアクティブマットを持つマットＢでは、図６（ｂ）下段の表のようにアドレスがデコードされてメモリセルが選択される。
【００５１】
図６（ｂ）に点線矢印で示したように、マットＡとマットＢでは、最下位ビットＡ０のデコード方法が異なっており、例えば、マットＡでＷＬ０が選択される場合にはマットＢではＷＬ１が選択され、マットＡでＷＬ１が選択される場合にはマットＢではＷＬ０が選択されるようになっている。実施例１で説明したように、ＷＬ０が選択される場合には、プレート線制御回路１１はプレート線をＶｉｎｔに設定し、ビット線制御回路１２はビット線をＶｓｓに設定する。また、ＷＬ１が選択される場合には、プレート線制御回路１１はプレート線をＶｓｓに設定し、ビット線制御回路１２はビット線をＶｉｎｔに設定する。
【００５２】
このように、マットＡとマットＢで異なる読み出し方式を同時に実行することで、電流ピークを分散させ、チップ全体として電源電圧を安定化させることが可能となる。
【００５３】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、チップ全体の電源電圧を安定化することができるので、より高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００５４】
上述の実施例２では、（８×１６）個のメモリセルマットを２組に分類するとしたが、本発明はこれに限られるものではなく、同時に活性化されるマットで異なる読み出し方式を採用することができれば、原理的には任意の数のメモリセルマットを持った強誘電体メモリに適用可能である。
【実施例３】
【００５５】
ここでは、実施例１に対応して適切な参照電位を生成する参照電位発生回路およびその制御方法について説明する。プレート線、ビット線の電位関係において２つの異なる読み出し方式があるため、参照電位の発生方法もそれぞれに対応した適切なものにすることが望ましい。
【００５６】
図７は、本発明の実施例３に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルブロックとその読み出し制御にかかわる部分を示した。また、図面を簡略にするため、１組のビット線対（ＢＬ、/ＢＬ）とそれらに接続されたそれぞれ１つずつのメモリセルブロック（ＭＢ０、ＭＢ１）、読み出し動作にかかわる制御回路、およびセンスアンプ回路（Ｓ/Ａ）を示した。
【００５７】
本発明の実施例３に係る強誘電体メモリは、互いに平行に対向して延設されたビット線（ＢＬ、/ＢＬ）、/ＢＬおよびＢＬにそれぞれ接続されるメモリセルブロック（ＭＢ０、ＭＢ１）、ＭＢ０およびＭＢ１に共通に接続されるワード線（ＷＬ０〜ＷＬ７）、ＭＢ０およびＭＢ１にそれぞれ接続されるブロック選択線（ＢＳ０、ＢＳ１）、ＭＢ０およびＭＢ１にそれぞれ接続されるプレート線（/ＰＬ０、ＰＬ０）、プレート線制御回路１１、ビット線制御回路１２、参照電位発生回路７１、およびセンスアンプ回路１３（以下、「Ｓ/Ａ１３」ともいう。）を備えている。
【００５８】
参照電位発生回路７１を除くその他の回路、信号の構成、動作、および機能は実施例１と同様であるので、詳しい説明は省略し実施例１と同じ符号を使用する。
【００５９】
参照電位発生回路７１は、３つのＭＯＳトランジスタ（Ｔｗ０、Ｔｗ１、およびＴｒｓｔ）およびリファレンスキャパシタ（Ｒｃ）を備えている。
Ｔｗ０のドレインは/ＢＬに接続され、Ｔｗ０のゲートには第１のダミーセル選択線（ＤＷＬ０）が接続され、Ｔｗ１のドレインはＢＬに接続され、Ｔｗ１のゲートには第２のダミーセル選択線（ＤＷＬ１）が接続され、Ｔｗ１のソースはＴｗ０のソースに接続され、Ｔｒｓｔのドレインはリファレンス基準電位（ＶＤＣ）に接続され、Ｔｒｓｔのゲートにはリセット信号線（ＤＲＳＴ）が接続され、ＴｒｓｔのソースはＴｗ０のソースに接続され、Ｒｃの一端はＴｗ０のソースに接続され、Ｒｃの他端はダミープレート線（ＤＰＬ）に接続されている。
【００６０】
次に、上述した構成を持つ実施例３に係る強誘電体メモリの制御方法について説明する。
図８は、本発明の実施例３に係る強誘電体メモリの制御方法を示す波形図である。ここでは、主に、メモリセルからの読み出し動作にかかわる主要信号の波形を示した。
【００６１】
“ＷＬ”はＷＬ０〜ＷＬ７のうち選択されたワード線の波形を表し、“ＢＳ０，ＢＳ１”は選択されたメモリセルブロックに対応するブロック選択線の波形を表し、“/ＰＬ０，ＰＬ０”は選択されたメモリセルブロックに対応するプレート線の波形を表し、“/ＢＬ，ＢＬ”は選択されたメモリセルブロックに対応するビット線の波形（“０”データおよび“１”データ）を表し、“ＤＷＬ０，ＤＷＬ１”は選択されたメモリセルブロックに対応するダミーセル選択線の波形を表し、“ＤＰＬ”はダミープレート線の波形を表し、“ＤＲＳＴ”はリセット信号線の波形を表している。
“ＷＬ”、“ＢＳ０，ＢＳ１”、“/ＰＬ０，ＰＬ０”、および“/ＢＬ，ＢＬ”の動作、機能については実施例１と同様であるので、詳しい説明は省略する。
【００６２】
読み出されるメモリセルが、ＷＬ０、ＷＬ２、ＷＬ４、または、ＷＬ６で選択される場合には、図８（ａ）に示したように、参照電位発生回路７１は、比較増幅のための参照電位をＶｓｓを基準として生成しＢＬに出力する。
【００６３】
すなわち、まず、スタンバイ状態で、ＤＲＳＴは“Ｈ”に設定されてＴｒｓｔがオン状態であり、Ｒｃの一端はＶＤＣに電気的に接続されている。この時、ＤＰＬはＶｓｓに設定されており、ＲｃにはＶｓｓを基準としたリファレンス基準電位がチャージされている。そして、ＤＲＳＴが“Ｌ”に設定されると、Ｔｒｓｔはオフ状態となり、Ｒｃの一端はフローティング状態となる。次に、ビット線制御回路１２が/ＢＬをＶｓｓに設定した後フローティング状態にすると、ＴＷＬ１は“Ｈ”に設定されてＴｗ１がオン状態となりＲｃの一端はＢＬに接続される。そして、ＤＰＬがキック（Ｖｓｓ→Ｖｉｎｔ）されて、ＢＬとＲｃの容量分割により決まる参照電位が生成されてＢＬに出力される。Ｓ/Ａ１３は、/ＢＬに読み出されたセルデータとＢＬに出力されたこのＶｓｓを基準とした参照電位とを比較増幅してビット線対における“０”データ、“１”データを確定させる。
【００６４】
また、読み出されるメモリセルが、ＷＬ１、ＷＬ３、ＷＬ５、または、ＷＬ７で選択される場合には、図８（ｂ）に示したように、参照電位発生回路７１は、比較増幅のための参照電位をＶｉｎｔを基準として生成しＢＬに出力する。
【００６５】
すなわち、まず、スタンバイ状態で、ＤＲＳＴは“Ｈ”に設定されてＴｒｓｔがオン状態であり、Ｒｃの一端はＶＤＣに電気的に接続されている。この時、ＤＰＬはＶｉｎｔに設定されており、ＲｃにはＶｉｎｔを基準としたリファレンス基準電位がチャージされている。そして、ＤＲＳＴが“Ｌ”に設定されると、Ｔｒｓｔはオフ状態となり、Ｒｃの一端はフローティング状態となる。次に、ビット線制御回路１２が/ＢＬをＶｉｎｔに設定した後フローティング状態にすると、ＴＷＬ１は“Ｈ”に設定されてＴｗ１がオン状態となりＲｃの一端がＢＬに接続される。そして、ＤＰＬがキックダウン（Ｖｉｎｔ→Ｖｓｓ）されて、ＢＬとＲｃの容量分割により決まる参照電位が生成されてＢＬに出力される。Ｓ/Ａ１３は、/ＢＬに読み出されたセルデータとＢＬに出力されたこのＶｉｎｔを基準とした参照電位とを比較増幅してビット線対における“０”データ、“１”データを確定させる。
【００６６】
上記実施例３によれば、実施例１と同様の効果が得られるばかりでなく、ビット線に読み出されたセルデータの読み出し方式に応じて適切な参照電位を生成できるので、より高いシグナルマージンを持った強誘電体メモリおよびその制御方法を実現することができる。
【００６７】
以上説明した実施例１〜実施例３によれば、セルデータ読み出しのシグナルマージンを大幅に向上させることができるので、チップの歩留まりを向上させ製造コストの低減を図ることができる。
【００６８】
以上において本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
ＢＬ、/ＢＬ ビット線
ＭＢ０、ＭＢ１ メモリセルブロック
ＷＬ０〜ＷＬ７ ワード線
ＢＳ０、ＢＳ１ ブロック選択線
ＰＬ０、/ＰＬ０ プレート線
１１ プレート線制御回路
１２ ビット線制御回路
１３ センスアンプ回路（Ｓ/Ａ）
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、
隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、
前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線を制御する制御手段と、
を有することを特徴とする強誘電体メモリ。
【請求項２】
前記制御手段は、
前記選択されたメモリセルの前記第１の電極が前記プレート線に電気的に接続される場合に前記プレート線を第１の電位に設定し、前記選択されたメモリセルの前記第２の電極が前記プレート線に電気的に接続される場合に前記プレート線を第２の電位に設定するプレート線制御手段と、
前記選択されたメモリセルの前記第１の電極が前記プレート線に電気的に接続される場合に前記ビット線を前記第２の電位に設定した後前記ビット線をフローティング状態にし、前記選択されたメモリセルの前記第２の電極が前記プレート線に電気的に接続される場合に前記ビット線を前記第１の電位に設定した後前記ビット線をフローティング状態にするビット線制御手段と、
を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
外部から入力されるアドレスに応じて同時に活性化される第１および第２の前記メモリセルブロックと、
前記第１のメモリセルブロックを制御する第１の前記制御手段と、
前記第２のメモリセルブロックを制御する第２の前記制御手段と、を備え、
前記第１の制御手段は、前記選択されたメモリセルの前記強誘電体キャパシタの電極間において第１の方向に電界が印加されるよう前記プレート線および前記ビット線を制御し、
前記第２の制御手段は、前記選択されたメモリセルの前記強誘電体キャパシタの電極間において前記第１の方向とは逆の第２の方向に電界が印加されるよう前記プレート線および前記ビット線を制御することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
前記ビット線に読み出された前記セルデータを比較増幅するために、前記ビット線制御手段が前記ビット線を前記第１の電位に設定した後フローティング状態にする場合、比較増幅のための参照電位を前記第１の電位を基準として生成し、前記ビット線制御手段が前記ビット線を前記第２の電位に設定した後フローティング状態にする場合、比較増幅のための参照電位を前記第２の電位を基準として生成する参照電位発生手段をさらに有することを特徴とする請求項２に記載の強誘電体メモリ。
【請求項５】
強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、
隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、
を備えた強誘電体メモリの制御方法であって、
前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線が制御されることを特徴とする強誘電体メモリの制御方法。
【請求項１】
強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、
隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、
前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線を制御する制御手段と、
を有することを特徴とする強誘電体メモリ。
【請求項２】
前記制御手段は、
前記選択されたメモリセルの前記第１の電極が前記プレート線に電気的に接続される場合に前記プレート線を第１の電位に設定し、前記選択されたメモリセルの前記第２の電極が前記プレート線に電気的に接続される場合に前記プレート線を第２の電位に設定するプレート線制御手段と、
前記選択されたメモリセルの前記第１の電極が前記プレート線に電気的に接続される場合に前記ビット線を前記第２の電位に設定した後前記ビット線をフローティング状態にし、前記選択されたメモリセルの前記第２の電極が前記プレート線に電気的に接続される場合に前記ビット線を前記第１の電位に設定した後前記ビット線をフローティング状態にするビット線制御手段と、
を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
外部から入力されるアドレスに応じて同時に活性化される第１および第２の前記メモリセルブロックと、
前記第１のメモリセルブロックを制御する第１の前記制御手段と、
前記第２のメモリセルブロックを制御する第２の前記制御手段と、を備え、
前記第１の制御手段は、前記選択されたメモリセルの前記強誘電体キャパシタの電極間において第１の方向に電界が印加されるよう前記プレート線および前記ビット線を制御し、
前記第２の制御手段は、前記選択されたメモリセルの前記強誘電体キャパシタの電極間において前記第１の方向とは逆の第２の方向に電界が印加されるよう前記プレート線および前記ビット線を制御することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
前記ビット線に読み出された前記セルデータを比較増幅するために、前記ビット線制御手段が前記ビット線を前記第１の電位に設定した後フローティング状態にする場合、比較増幅のための参照電位を前記第１の電位を基準として生成し、前記ビット線制御手段が前記ビット線を前記第２の電位に設定した後フローティング状態にする場合、比較増幅のための参照電位を前記第２の電位を基準として生成する参照電位発生手段をさらに有することを特徴とする請求項２に記載の強誘電体メモリ。
【請求項５】
強誘電体キャパシタとメモリセルトランジスタとが並列接続された複数のメモリセルと、
隣り合う２つの前記メモリセルにおいて前記強誘電体キャパシタの第１の電極同士または第２の電極同士が接続されるよう前記複数のメモリセルが直列に接続されて、その一端が選択トランジスタを介してビット線に接続され、他端がプレート線に接続されたメモリセルブロックと、
を備えた強誘電体メモリの制御方法であって、
前記複数のメモリセルのうち１つが選択されて前記ビット線にセルデータが読み出される時に、前記選択されたメモリセルにおいて、前記第１の電極が前記プレート線に電気的に接続される場合と、前記第２の電極が前記プレート線に電気的に接続される場合とで前記強誘電体キャパシタの電極間にかかる電界が同じ方向に印加されるように前記プレート線および前記ビット線が制御されることを特徴とする強誘電体メモリの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−８４１９４（Ｐ２０１２−８４１９４Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２７９９０（Ｐ２０１０−２２７９９０）
【出願日】平成２２年１０月７日（２０１０．１０．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月７日（２０１０．１０．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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