【課題】ランダム・アクセス電気的プログラム可能なｅヒューズＲＯＭを提供する。
【解決手段】１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）が、アグレッシブにスケール縮小された、シリサイド移動可能なｅヒューズの２次元配列において実施される。ワード・ライン選択は、Ｖ_ＤＤにおいて動作するデコード論理によって実施され、一方ビット・ライン・ドライブは、Ｖ_ＤＤとプログラミングのためのより高い電圧Ｖ_Ｐとの間でスイッチ切替えされる。ＯＴＰＲＯＭは、それゆえコストを加算することなしに他の技術と適合可能で、統合することができ、そして、ヒューズ・プログラミングの間、電圧降下を最小にする高電流経路の最適化をサポートする。プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。 （もっと読む）

【課題】相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させる技術を提供する。
【解決手段】読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

【課題】高度に集積化したＤＲＡＭを提供する。
【解決手段】基板２０１上にメモリセルアレイを駆動するための回路２０２を形成し、その上にビット線２０５を形成し、ビット線２０５上に半導体領域２０８とワード線２１０ａ、２１０ｂ、キャパシタを形成する。ビット線が半導体領域２０８の下に位置し、ワード線２１０ａ、２１０ｂ、キャパシタが半導体領域２０８の上に位置するため、ビット線２０５の配置の自由度が高まり、オープンビット線型のＤＲＡＭとすることで６Ｆ^２以下、あるいはセルトランジスタの構造を特殊なものとすることで４Ｆ^２以下とできる。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】ゲートの端部に集中する電界を緩和し、電荷のトラップおよびトンネル絶縁膜の破壊を抑制し、信頼性を向上させる。
【解決手段】半導体記憶装置は、半導体基板上に設けられたアクティブエリアを備えている。素子分離部が、アクティブエリア間に設けられ、絶縁膜で充填されている。データを記憶する複数のメモリセルがアクティブエリアに形成されている。空洞が、アクティブエリアのメモリセルが形成された部分の上端縁部と素子分離部内の絶縁膜との間に設けられている。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減する。
【解決手段】半導体記憶装置は、複数の要素ブロックＡ及びＢを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックＡに隣接して設けられるが実際には使用されないダミーブロックＤ１及びＤ２と、を有し、ダミーブロックＤ１及びＤ２のレイアウトパターンは、要素ブロックＡのレイアウトパターンの一部分のみである。 （もっと読む）

【課題】データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供。
【解決手段】各メモリセルに、第１容量素子と、第２容量素子と、上記第１容量素子及び第２容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。また、第１容量素子の容量値が、第２容量素子の容量値の１０００倍以上、好ましくは１００００倍以上となるようにする。そして、通常動作の時に、第１容量素子及び第２容量素子を用いて電荷の保持を行う。また、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、第２容量素子を用いて電荷の保持を行う。 （もっと読む）

【課題】トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０内に形成された素子領域１０Ａと、素子領域１０Ａ上に形成された第１のゲート絶縁膜１４と、第１のゲート絶縁膜１４上に形成された第１のゲート電極１５と、第１のゲート電極１５上に形成され、開口を有するゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成され、開口を介して第１のゲート電極１５と接する第２のゲート電極１２と、素子領域１０Ａ、第１のゲート絶縁膜１４および第１のゲート電極１５によって形成された積層構造を囲む素子分離領域１１とを備える。素子領域１０Ａの側面、第１のゲート絶縁膜１４の側面及び第１のゲート電極１５の側面と、素子分離領域１１との間には空隙１８Ａが形成されている。 （もっと読む）

【課題】制御チップと複数の被制御チップが積層されたタイプの半導体装置において、コマンド信号よりも層アドレス信号を早く伝送させる。
【解決手段】互いに異なる層情報を保持する複数の被制御チップＣＣ０〜ＣＣ７と、被制御チップＣＣ０〜ＣＣ７に対して層アドレス信号Ａ１３〜Ａ１５及びコマンド信号ＩＣＭＤを共通に供給する制御チップＩＦとを備える。層アドレス信号Ａ１３〜Ａ１５を構成する各ビットは、複数の第１の貫通電極のうち、被制御チップごとに並列接続された少なくとも２本の貫通電極を経由して伝送され、コマンド信号ＩＣＭＤを構成する各ビットは、出力切り替え回路及び入力切り替え回路によって選択された対応する１本の貫通電極を経由して伝送される。これにより、コマンド信号ＩＣＭＤよりも先に層アドレス信号Ａ１３〜Ａ１５が各被制御チップに到達する。 （もっと読む）

【課題】マルチチップパッケージのパッケージングを容易にし、半導体メモリチップとマルチチップパッケージのパッドとを接続するボンディングによって伝送される信号のローディングを一定にすることができるようにした半導体メモリチップを提供すること。
【解決手段】第１のデータ信号と第１のストローブ信号と第１のマスク信号とが入力される第１のパッド部と、第１のモードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第１の書き込み経路回路に伝達し、交換モードでは、前記第１のデータ信号と前記第１のストローブ信号と前記第１のマスク信号とを第２の書き込み経路回路に伝達する第１の選択伝達部と、を備えることを特徴とする。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、基板、配線層、メモリ層、回路層及び第１、第２コンタクト配線を含む半導体記憶装置が提供される。配線層は、基板に平行な第１方向に沿う第１配線と、第２配線と、を含む。メモリ層は基板と配線層との間に設けられる。メモリ層は、第１配線と接続されたメモリセルを含む第１メモリセルアレイ部と、第１メモリセルアレイ部と第１方向に沿って並置され第１配線と接続されたメモリセルを含む第２メモリセルアレイ部と、を含む。回路層はメモリ層と基板との間に設けられ、回路部を含む。第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。
【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。 （もっと読む）

【課題】面積の縮小を図る。
【解決手段】不揮発性半導体記憶装置は、複数のメモリストリング２００を具備し、各メモリストリングは、一対の柱状部Ａ、および一対の柱状部の下端を連結させるように形成された連結部Ｂを有する半導体層ＳＰと、柱状部に直交したコントロールゲートＣＧと、一対の柱状部の一方と直交し、コントロールゲートの上方に形成された第１選択ゲートＳＧＳと、一対の柱状部の他方と直交し、コントロールゲートの上方に形成され、第１選択ゲートと同一レベルでかつ一体である第２選択ゲートＳＧＤと、柱状部とコントロールゲートとの各交差部に形成されたメモリセルトランジスタＭＴｒと、柱状部と第１選択ゲートとの交差部に形成された第１選択トランジスタＳＳＴｒと、柱状部と第２選択ゲートとの交差部に形成された第２選択トランジスタＳＤＴｒと、を含む。 （もっと読む）

【課題】動作速度を向上させることが可能な記憶装置およびその動作方法を提供する。
【解決手段】一のワード線ＷＬｎ上に位置するメモリセル２０nn内の記憶素子２１に対してセット動作を行うと共に、このワード線ＷＬｎ上に位置するメモリセル２０n(n+1)内の記憶素子２１に対してリセット動作を行う際に、以下のように電圧の印加を行う。まず、ワード線ＷＬｎに対して所定のワード線電位Ｖwl_resetが印加されると共に、メモリセル２０nn内の記憶素子２１に対応する低電位側のビット線ＢＬ１ｎの電位が、メモリセル２０n(n+1)内の記憶素子２１に対応する低電位側のビット線ＢＬ２(n+1)の電位と比べて所定の電位差ΔＶの分だけ高くなるように設定される。同一のワード線ＷＬｎ上に位置する任意の（複数の）メモリセル２０nn，２０n(n+1)に対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。 （もっと読む）

【課題】シリンダ型下部電極の剥がれ落ちを防止する、半導体装置の製造方法を提供する。
【解決手段】複数の第１の開口を有するコア絶縁膜を半導体基板上に形成し、複数の第１の開口の側面を導電膜で覆う、シリンダ状の複数の下部電極を形成し、少なくとも複数の下部電極間のコア絶縁膜の上面を覆うサポート膜を形成し、サポート膜を用いて少なくとも複数の下部電極が形成される領域の外側を除去したマスク膜を形成し、マスク膜を形成した後、複数の下部電極間の一部にコア絶縁膜が残るように、コア絶縁膜に対して等方性エッチングを行うものである。 （もっと読む）