記憶装置およびその動作方法
【課題】動作速度を向上させることが可能な記憶装置およびその動作方法を提供する。
【解決手段】一のワード線ＷＬｎ上に位置するメモリセル２０nn内の記憶素子２１に対してセット動作を行うと共に、このワード線ＷＬｎ上に位置するメモリセル２０n(n+1)内の記憶素子２１に対してリセット動作を行う際に、以下のように電圧の印加を行う。まず、ワード線ＷＬｎに対して所定のワード線電位Ｖwl_resetが印加されると共に、メモリセル２０nn内の記憶素子２１に対応する低電位側のビット線ＢＬ１ｎの電位が、メモリセル２０n(n+1)内の記憶素子２１に対応する低電位側のビット線ＢＬ２(n+1)の電位と比べて所定の電位差ΔＶの分だけ高くなるように設定される。同一のワード線ＷＬｎ上に位置する任意の（複数の）メモリセル２０nn，２０n(n+1)に対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【解決手段】一のワード線ＷＬｎ上に位置するメモリセル２０nn内の記憶素子２１に対してセット動作を行うと共に、このワード線ＷＬｎ上に位置するメモリセル２０n(n+1)内の記憶素子２１に対してリセット動作を行う際に、以下のように電圧の印加を行う。まず、ワード線ＷＬｎに対して所定のワード線電位Ｖwl_resetが印加されると共に、メモリセル２０nn内の記憶素子２１に対応する低電位側のビット線ＢＬ１ｎの電位が、メモリセル２０n(n+1)内の記憶素子２１に対応する低電位側のビット線ＢＬ２(n+1)の電位と比べて所定の電位差ΔＶの分だけ高くなるように設定される。同一のワード線ＷＬｎ上に位置する任意の（複数の）メモリセル２０nn，２０n(n+1)に対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子を備えた記憶装置、およびそのような記憶装置の動作方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
一方、近年では、電流を流す方向によって低抵抗状態および高抵抗状態を記録する、いわゆるバイポーラ型の抵抗変化型記憶素子が開発されている。また、このようなバイポーラ型の抵抗変化型記憶素子と選択用のトランジスタとを組み合わせてなる、いわゆる１Ｔ１Ｒ型（１つのトランジスタに対して１つの記憶素子を備えた）の不揮発性メモリセルの提案もなされている。例えば特許文献１には、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの抵抗変化型の記憶素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９６５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この特許文献１の記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（記憶層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。
【０００６】
ところで、上記したバイポーラ型の抵抗変化型記憶素子では一般に、高抵抗状態から低抵抗状態に変化させる動作（セット動作）の際に流れる電流と同程度の電流が逆方向に流れると、低抵抗状態から高抵抗状態へと変化する動作（リセット動作）がなされることが知られている。このような特性に起因して、上記した１Ｔ１Ｒ型の不揮発性メモリセルがアレイ化された記憶装置（不揮発性メモリアレイ）では、トランジスタのゲート（ワード線）に印加される電圧（ワード線電位）が、セット動作時とリセット動作時とで異なる値となってしまう。
【０００７】
このため、従来の不揮発性メモリアレイ（記憶装置）では、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができない。その結果、同一のワード線上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となっていた。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、動作速度を向上させることが可能な記憶装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線と、ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。この駆動部は、一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、上記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する。
【００１０】
本発明の第１の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えた記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、上記一のワード線上に位置する第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、第１および第２のビット線の間に所定の電圧を印加することにより、第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。
【００１１】
本発明の第１の記憶装置および第１の記憶装置の動作方法では、ワード線ならびに第１および第２のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、一のワード線上に位置する第１の記憶素子に対してセット動作（抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作）を行うと共に、上記一のワード線上に位置する第２の記憶素子に対してリセット動作（抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作）を行う際には、上記一のワード線に対して所定のワード線電位が印加されると共に、第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定される。これにより、上記一のワード線に印加される電圧（上記ワード線電位）が、セット動作時（第１の記憶素子側）とリセット動作時（第２の記憶素子側）とで共通化される（同一となる）。その結果、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００１２】
なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１３】
本発明の第２の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線と、ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第１のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。
【００１４】
本発明の第２の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えると共に、メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第１のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位と、上記一のワード線上に位置する第２の記憶素子に対応する上記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、第１の記憶素子に対応する第１および第２のビット線の間にセット動作を行うための所定のセット電圧を、第２の記憶素子に対応する第１および第２のビット線の間にリセット動作を行うための所定のリセット電圧をそれぞれ印加することにより、第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。
【００１５】
本発明の第２の記憶装置および第２の記憶装置の動作方法では、ワード線ならびに第１および第２のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第１のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。すなわち、メモリセル内では、トランジスタを基準として第１のビット線側（抵抗素子側）と第２のビット線側（抵抗変化型の記憶素子側）とで、対称な回路構成となる。これにより、例えば、一のワード線上に位置する第１の記憶素子に対してセット動作（抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作）を行うと共に、上記一のワード線上に位置する第２の記憶素子に対してリセット動作（抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作）を行う際に、上記一のワード線に印加される電圧（ワード線電位）が、セット動作時（第１の記憶素子側）とリセット動作時（第２の記憶素子側）とで共通化可能となる（同一とすることが可能となる）。その結果、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【発明の効果】
【００１６】
本発明の第１の記憶装置および第１の記憶装置の動作方法によれば、一のワード線上に位置する第１の記憶素子に対してセット動作を行うと共に上記一のワード線上に位置する第２の記憶素子に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第１の記憶素子に対応する上記低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定するようにしたので、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。
【００１７】
本発明の第２の記憶装置および第２の記憶装置の動作方法によれば、上記メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第１のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る記憶装置の構成例を表すブロック図である。
【図２】図１に示したメモリアレイの構成例を表す回路図である。
【図３】図２に示したメモリセルの構成例を表す回路図である。
【図４】図２に示した記憶素子の構成例を表す断面図である。
【図５】図２に示したメモリアレイの構成例を表す平面図である。
【図６】図５に示したメモリアレイをＩＩ方向から見た構成例を表す側面図である。
【図７】図３に示したメモリセルにおけるセット動作およびリセット動作の概要を説明するための回路図である。
【図８】図４に示した記憶素子におけるセット動作およびリセット動作の概要を説明するための断面図である。
【図９】図４に示した記憶素子における電流電圧特性の一例を表す特性図である。
【図１０】比較例に係る記憶装置のセット動作およびリセット動作を表す回路図である。
【図１１】第１の実施の形態の実施例（実施例１）に係るセット動作およびリセット動作を表す回路図である。
【図１２】第２の実施の形態に係る記憶装置の構成例を表すブロック図である。
【図１３】図１２に示したメモリアレイの構成例を表す回路図である。
【図１４】図１３に示したメモリセルの構成例を表す回路図である。
【図１５】図１３に示したメモリアレイの構成例を表す側面図である。
【図１６】第２の実施の形態の実施例（実施例２）に係るセット動作およびリセット動作を表す回路図である。
【図１７】図１６に示したセット動作およびリセット動作をメモリセル内において詳細に説明するための回路図である。
【図１８】変形例１に係る記憶素子の構成例を表す断面図である。
【図１９】変形例２に係る記憶素子の構成例を表す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（セット動作側の記憶素子に対応するビット線電位が、リセット動作の記憶素子に対応するビット線電位と比べて高くなるように設定する例）
２．第２の実施の形態（選択用のトランジスタを基準として記憶素子と反対側の位置に、固定の抵抗値を示す抵抗素子を設けた例）
３．変形例
変形例１，２（記憶素子の他の構成例）
その他の変形例
【００２０】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る記憶装置（記憶装置１）のブロック構成を表すものである。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部」の一具体例に対応する。
【００２１】
ワード線駆動部３１は、行方向に平行して（並んで）配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
【００２２】
ビット線駆動・センスアンプ部３２は、列方向に平行して（並んで）配置された複数（ここではｍ個）のビット線ＢＬ１１〜ＢＬ１ｍ（第１のビット線）および複数（ここではｍ個）のビット線ＢＬ２１〜ＢＬ２ｍ（第２のビット線）に対してそれぞれ、所定の電位を印加するものである。これにより、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間においてそれぞれ、所定の電圧（後述するセット電圧またはリセット電圧）が印加されるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、各メモリセル２０から情報（データ）の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下では、ビット線ＢＬ１１〜ＢＬ１ｍの総称としてビット線ＢＬ１を、ビット線ＢＬ２１〜２ｍの総称としてビット線ＢＬ２を、適宜用いるものとする。
【００２３】
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作、消去動作または読み出し動作を選択的に行うようになっている。
【００２４】
［メモリアレイ２の構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、メモリアレイ２の回路構成例を表したものである。このメモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと、一対のビット線ＢＬ１，ＢＬ２とが接続されている。
【００２５】
また、図２および図３に示したように、各メモリセル２０は、１つの記憶素子２１と、１つの選択トランジスタ２２（トランジスタ）とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成（メモリセル）となっている。このメモリセル２０では、ワード線ＷＬがトランジスタ２２のゲートに接続され、ビット線ＢＬ１が、ビットコンタクトＢＣを介して、トランジスタ２２におけるソースおよびドレインのうちの一方側に接続されている。ビット線ＢＬ２は記憶素子２１を介して、トランジスタ２２におけるソースおよびドレインのうちの他方側（ノードコンタクトＮＣ側）に接続されている。また、ここでは図２に示したように、ビットコンタクトＢＣが、ビット線ＢＬ１方向に沿った上下２つのメモリセル２０同士で共有化（共通化）されている。これにより、メモリアレイ２の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトＢＣがメモリセル２０ごとに個別に設けられているようにしてもよい。
【００２６】
選択トランジスタ２２は、駆動対象の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００２７】
（記憶素子２１）
記憶素子２１は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ことを利用して、情報（データ）の記憶（書き込みおよび消去）を行う素子である。この記憶素子２１は、図４に断面図で示したように、下部電極２１１（第１電極）、記憶層２１２および上部電極２１３（第２電極）をこの順に有している。
【００２８】
下部電極２１１は、トランジスタ２２側（ノードコンタクトＮＣ側）に設けられた電極である。この下部電極２１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等の金属または金属窒化物により構成されている。ただし、下部電極２１の構成材料としては、これらには限られない。
【００２９】
記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ｂと、下部電極２１１側に設けられた抵抗変化層２１２Ａとを有する積層構造となっている。この記憶層２１２では、詳細は後述するが、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ようになっている。
【００３０】
イオン源層２１２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）やハフニウム（Ｈｆ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層２１２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２１２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）やホウ素（Ｂ）を含んでいてもよい
【００３１】
抵抗変化層２１２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２１２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層２１２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００３２】
上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層２１２Ｂと反応しない安定な材料が好ましい。
【００３３】
このような記憶素子２１を用いて構成されたメモリアレイ２は、例えば図５に示したような平面構成となっている。また、このメモリアレイ２を図５中のＩＩ方向から見ると、例えば図６に示したような側面構成となっている。
【００３４】
すなわち、メモリアレイ２は、例えば基板１１上に、複数の平行なワード線ＷＬと、複数の平行なビット線ＢＬ１と、複数の平行なビット線ＢＬ２とを有している。基板１１は、例えばシリコン（Ｓｉ）基板により構成され、その表面には、トランジスタ（例えば、前述した選択トランジスタ２２）の拡散層（活性領域）１１Ａが設けられている。この拡散層１１Ａは、素子分離層１１Ｂにより互いに分離されている。ワード線ＷＬは、トランジスタのゲートを兼ねており、基板１１上に、例えば図５において横方向に配置されている。ワード線ＷＬの上面および側面は、絶縁層１２Ａにより覆われている。ビット線ＢＬ１，ＢＬ２はそれぞれ、ワード線ＷＬに垂直な方向、例えば図５において縦方向に設けられている。このうち、ビット線ＢＬ１の上面および側面は、絶縁層１２Ｂにより覆われている。
【００３５】
隣接する２本のワード線ＷＬの間には、ビットコンタクトＢＣが設けられている。ビットコンタクトＢＣでは、ビット線ＢＬ１と拡散層１１Ａとが接続されるようになっており、トランジスタのソースまたはドレインの一方を兼ねている。ビットコンタクトＢＣと拡散層１１Ａとの間には、接続プラグ１３が設けられている。
【００３６】
ビットコンタクトＢＣを挟んで隣接する２本のワード線ＷＬのそれぞれを間にしてビットコンタクト電極ＢＣと反対側には、ノードコンタクトＮＣが設けられている。ノードコンタクトＮＣでは、下部電極２１１と拡散層１１Ａとが接続されるようになっており、トランジスタのソースまたはドレインの他方を兼ねている。ノードコンタクトＮＣと拡散層１１Ａとの間には、接続プラグ１４が設けられている。なお、ビットコンタクトＢＣは、隣接する２つのトランジスタにより共有される一方、ノードコンタクトＮＣは、各トランジスタに１つずつ設けられている。
【００３７】
上記した記憶素子２０における記憶層２１２の上面および側面は、絶縁層１２Ｃにより覆われている。また、この記憶層のうちのイオン源層２１２Ｂと上部電極２１３との間には、接続プラグ１５が設けられている。なお、記憶素子２０における上部電極２１３は、前述したビット線ＢＬ２の一部を兼ねている。
【００３８】
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１および図２に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（後述するワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍおよびｍ個のビット線ＢＬ２１〜ＢＬ２ｍに対してそれぞれ、所定の電位を印加する。換言すると、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間にそれぞれ、所定の電圧（後述するセット電圧またはリセット電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。
【００３９】
具体的には、各メモリセル２０内の記憶素子２１では、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に記憶層２１２の抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）。これを利用して記憶素子２１では、情報の書き込み動作または消去動作がなされる。
【００４０】
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、駆動対象（動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。このようにして、記憶素子２１から情報の読み出し動作がなされる。
【００４１】
なお、駆動対象（動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２間に所定の電圧（セット電圧またはリセット電圧）が印加される。一方、駆動対象（動作対象）外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２がそれぞれ、フローティング状態あるはグランド電位（０Ｖ）に設定される。
【００４２】
ここで、図７および図８を参照して、情報の書き込み動作または消去動作に対応する、セット動作およびリセット動作について詳細に説明する。セット動作とは、記憶素子２１（具体的には記憶層２１２）の抵抗状態を、高抵抗状態（初期状態）から低抵抗状態に変化させる（低抵抗化する）動作のことである。また、リセット動作とは、逆に、記憶素子２１（記憶層２１２）の抵抗状態を、低抵抗状態から高抵抗状態に変化させる（高抵抗化する）動作のことである。
【００４３】
具体的には、図７（Ａ）に示したセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ１の電位を基準として、ビット線ＢＬ１，ＢＬ２間に所定のセット電圧が印加される。すると、図７（Ａ）および図８（Ａ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に負電位が、上部電極２１３側に正電位がそれぞれ印加される（すなわち、記憶素子２１に対して正電圧が印加される）。これにより、記憶層２１２において、イオン源層２１２Ｂから例えばＣｕおよび／またはＺｒ，Ａｌなどの陽イオンがイオン伝導し、下部電極２１１側で電子と結合して析出する。その結果、下部電極２１１と抵抗変化層２１２Ａとの界面に、金属状態に還元された低抵抗のＺｒおよび／またはＣｕ，Ａｌなどの導電パス（フィラメント）が形成される。もしくは、抵抗変化層２１２Ａの中に導電パスが形成される。よって、抵抗変化層２１２Ａの抵抗値が低くなり（低抵抗化し）、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子２１においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子２１に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子２１に情報が書き込まれたことになる。
【００４４】
一方、図７（Ｂ）に示したリセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ２の電位を基準として、ビット線ＢＬ１，ＢＬ２間に所定のリセット電圧が印加される。すると、図７（Ｂ）および図８（Ｂ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に正電位が、上部電極２１３側に負電位がそれぞれ印加される（すなわち、記憶素子２１に対して負電圧が印加される）。これにより、上記したセット動作によって抵抗変化層２１２内に形成されていた導電パスのＺｒおよび／またはＣｕ，Ａｌが酸化してイオン化し、イオン源層２１２Ｂに溶解もしくはＴｅ等と結合して、Ｃｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して、抵抗値が高くなる（高抵抗化する）。あるいは、更にイオン源層２１２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子２１においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子２１に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子２１に書き込まれた情報を消去することが可能になる。
【００４５】
このようにして、このような過程（セット動作およびリセット動作）を繰り返すことにより、記憶素子２１において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。詳細には、例えば図９に示したようになる。この図９において、横軸は記憶素子２１に印加される電圧Ｖの大きさおよび極性を、縦軸はそのときに記憶素子２１に流れる電流Ｉを、それぞれ示す。最初に、記憶素子２１が高抵抗状態であった場合（初期状態）には、記憶素子２１に電圧を印加しても、電流Ｉはほとんど流れない。次いで、図中の矢印Ｐ２１で示したように、記憶素子２１に対して所定の閾値Ｖth+を超えた正電圧が印加されると、記憶素子２１は急激に電流が流れる状態（低抵抗状態）に遷移する。続いて、図中の矢印Ｐ２２で示したように、印加電圧Ｖを０Ｖに戻しても、この低抵抗状態は保持される。そののち、図中の矢印Ｐ２３で示したように、記憶素子２１に対して所定の閾値電圧Ｖth-を超えた負電圧が印加されると、記憶素子２１は急激に電流が流れない状態（高抵抗状態）に遷移する。そして、その後は印加電圧Ｖを０Ｖに戻しても、この高抵抗状態が保持される。このように、記憶素子２１に対して極性の異なる電圧を印加することにより、可逆的に抵抗値（抵抗状態）が変化することが分かる。
【００４６】
また、例えば、抵抗値の高い状態（高抵抗状態）を「０」の情報に、抵抗値の低い状態（低抵抗状態）を「１」の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、「０」の情報から「１」の情報に変化させ、負電圧の印加による情報の消去過程で、「１」の情報から「０」の情報に変化させることができる。
【００４７】
なお、記憶素子２１に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００４８】
（２．セット動作・リセット動作の詳細について）
次に、図１０および図１１を参照して、本発明の特徴的部分の１つである、記憶装置１におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。
【００４９】
（２−１．比較例）
まず、図１０に示した比較例に係る従来の記憶装置におけるメモリセル１０２では、以下のようにして、駆動対象の記憶素子２１（メモリセル２０）においてセット動作およびリセット動作がなされる。
【００５０】
具体的には、例えば図１０（Ａ）に示したように、セット動作時には、駆動対象のメモリセル２０に接続されたワード線ＷＬ（ここではワード線ＷＬｎ）に対して、セット動作用のワード線電位Ｖwl_setが印加される。また、駆動対象のメモリセル２０に接続されたビット線ＢＬ１ｎに対して０Ｖが、ビット線ＢＬ２ｎに対してセット動作を行うための電圧（セット電圧Ｖset）がそれぞれ印加されることにより、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。これにより、図７（Ａ）中に示したように、この駆動対象のメモリセル２０では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set＝Ｖwl_setが印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００５１】
一方、例えば図１０（Ｂ）に示したように、リセット動作時には、駆動対象のメモリセル２０に接続されたワード線ＷＬ（ここではワード線ＷＬｎ）に対して、リセット動作用のワード線電位Ｖwl_resetが印加される。また、駆動対象のメモリセル２０に接続されたビット線ＢＬ１ｎに対してリセット動作を行うための電圧（リセット電圧Ｖreset）が、ビット線ＢＬ２ｎに対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にリセット電圧Ｖresetが印加される。これにより、図７（Ｂ）中に示したように、この駆動対象のメモリセル２０では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝（Ｖwl_reset−Ｖnc（ノードコンタクトＮＣの電位））が印加されると共に、記憶素子２１に対して負電圧が印加され、前述したリセット動作がなされる。
【００５２】
ところで、例えば前述した図９に示したように、この記憶素子２１では、セット動作の際に流れる電流と同程度の電流が逆方向に流れると、リセット動作がなされることが分かる。ここで、このようにセット動作時とリセット動作時とで、逆方向の電流を同程度の大きさで流そうとすると、メモリセル２０の回路構成に起因して、比較例では以下の問題が生じてしまう。
【００５３】
すなわち、まず、図７（Ａ）に示したように、セット動作時のゲート・ソース間電圧Ｖgs_setは、ワード線ＷＬに印加される電位（ワード線電位Ｖwl_set）とビット線ＢＬ１に印加される電位（０Ｖ）との差分に対応する。一方、図７（Ｂ）に示したように、リセット動作時のゲート・ソース間電圧Ｖgs_resetは、ワード線ＷＬに印加される電位（ワード線電位Ｖwl_reset）とノードコンタクトＮＣにおける電位との差分に対応する。すなわち、セット動作時には選択トランジスタ２２のソースが０Ｖ（ビット線ＢＬ１の電位）となっているのに対し、リセット動作時には、選択トランジスタ２２のソースが０Ｖ（ビット線ＢＬ２の電位）となっていない。このため、セット動作時とリセット動作時とで、記憶素子２１（選択トランジスタ２２）に逆方向の電流を同程度の大きさで流そうとすると、必然的に、ワード線電位Ｖwl_set＜ワード線電位Ｖwl_resetに設定されることになる。すなわち、選択トランジスタ２２のゲート（ワード線ＷＬ）に印加される電圧（ワード線電位）が、セット動作時とリセット動作時とで異なる値となってしまう。このことから、比較例の記憶装置では、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセル２０に対して、同時に（並行して）セット動作とリセット動作とを実行することができないことになる。よって、同一のワード線ＷＬ上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となる。
【００５４】
（２−２．実施例１）
これに対して本実施の形態の記憶装置１では、例えば図１１に示した実施例（実施例１）のようにして、上記比較例における問題（記憶装置の動作速度の問題）を解決している。すなわち、以下のようにして、同一のワード線ＷＬ上に位置する複数（ここでは２つ）のメモリセル２０に対して、同時に（並行して）セット動作とリセット動作とを実行することを可能としている。以下、本実施の形態におけるセット動作およびリセット動作の詳細について説明する。なお、この実施例１では、ワード線ＷＬｎ上に位置するメモリセル２０nn（第１の記憶素子）に対してセット動作を行うと共に、同一のワード線ＷＬｎ上に位置するメモリセル２０n(n+1)（第２の記憶素子）に対してリセット動作を行うものとする。
【００５５】
まず、この実施例１では、セット動作の対象となるメモリセル２０nnおよびリセット動作の対象となるメモリセル２０n(n+1)がそれぞれ共通して接続されたワード線ＷＬｎに対して、上記比較例におけるリセット動作用のワード線電位Ｖwl_resetが印加される。すなわち、前述したように、ワード線電位Ｖwl_set＜ワード線電位Ｖwl_resetの関係が成り立つことから、これら２つのワード線電位のうちの高電位のほうのワード線電位Ｖwl_resetを、２つのメモリセル２０nn，２０n(n+1)に対して共通して供給する。
【００５６】
また、メモリセル２０n(n+1)に接続されたビット線ＢＬ１（n+1）に対してリセット電圧Ｖresetが、ビット線ＢＬ２（n+1）に対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１(n+1)，ＢＬ２(n+1)間にリセット電圧Ｖresetが印加される。これにより、上記比較例と同様に、このリセット動作の対象となるメモリセル２０n(n+1)では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝Ｖwl_reset−Ｖnc）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したリセット動作がなされる。
【００５７】
一方、セット動作の対象となるメモリセル２０nnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎにはそれぞれ、以下の電位が印加される。すなわち、リセット動作用のワード線電位Ｖwl_resetからセット動作用のワード線電位Ｖwl_setを差し引いて得られる電位差を、電位差Δ（＝Ｖwl_reset−Ｖwl_set）とすると、ビット線ＢＬ１ｎに対して電位差ΔＶの分の電位が、ビット線ＢＬ２ｎに対して（Ｖset＋ΔＶ）がそれぞれ印加される。換言すると、メモリセル２０nnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎのうちの低電位側のビット線ＢＬ１ｎの電位（＝ΔＶ）が、メモリセル２０n(n+1)に接続されたビット線ＢＬ１(n+1)，ＢＬ２(n+1)のうちの低電位側のビット線ＢＬ２(n+1)の電位（＝０Ｖ）と比べて、上記した電位差ΔＶの分だけ高くなるように設定される。つまり、ワード線ＷＬｎの電位が、セット動作用のワード線電位Ｖwl_setに比べて電位差ΔＶの分だけ高くなるように設定されているため、それに応じて、ビット線ＢＬ１ｎ，ＢＬ２ｎの電位もそれぞれ、上記比較例のセット動作時と比べて電位差ΔＶの分だけ高くなるように設定されている。これにより、上記比較例と同様に、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。また、上記比較例と同様に、このセット動作の対象となるメモリセル２０nnにおいて、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set（＝Ｖwl_reset−ΔＶ）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００５８】
このようにして本実施の形態では、同一のワード線ＷＬに印加される電圧（ワード線電位Ｖwl_reset）が、セット動作時（ここではメモリセル２０nn側）とリセット動作時（ここではメモリセル２０n(n+1)側）とで、共通化される（同一となる）。これにより、上記比較例とは異なり、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００５９】
以上のように本実施の形態では、一のワード線ＷＬ上に位置する記憶素子２０に対してセット動作を行うと共に上記一のワード線ＷＬ上に位置する記憶素子２０に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位Ｖwl_resetを印加すると共に、セット動作側の記憶素子２０に対応する低電位側のビット線ＢＬ１の電位が、リセット側の記憶素子２０に対応する低電位側のビット線ＢＬ２の電位と比べて所定の電位差ΔＶの分だけ高くなるように設定するようにしたので、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置１では、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。
【００６０】
また、メモリセル２０およびメモリアレイ２の回路構成自体は従来のものをそのまま用いることができるため、低コスト化を図る（開発コストの上昇を抑える）ことも可能となる。
【００６１】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００６２】
［記憶装置１Ａの構成］
図１２は、第２の実施の形態に係る記憶装置（記憶装置１Ａ）のブロック構成を表すものである。本実施の形態の記憶装置１Ａは、複数のメモリセル２０Ａを有するメモリアレイ２Ａと、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２Ａとを備えている。すなわち、この記憶装置１Ａは、第１の実施の形態の記憶装置１において、メモリアレイ２の代わりにメモリアレイ２Ａを設けると共に、ビット線駆動部・センスアンプ３２の代わりにビット線駆動部・センスアンプ３２Ａを設けたものとなっており、他の構成は同様となっている。したがって、ここではワード線駆動部３１およびビット線駆動部・センスアンプ３２Ａが、本発明における「駆動部」の一具体例に対応している。
【００６３】
ビット線駆動部・センスアンプ３２Ａは、基本的な動作についてはビット線駆動部・センスアンプ３２と同様であるが、セット動作およびリセット動作の際にビット線ＢＬ１，ＢＬ２に印加する電位が、上記第１の実施の形態とは異なっている。なお、この印加する電位の詳細については後述する。
【００６４】
［メモリアレイ２Ａの構成］
メモリアレイ２Ａでは、メモリアレイ２と同様に、複数のメモリセル２０Ａが行列状（マトリクス状）に配置されている。図１３は、メモリアレイ２Ａの回路構成例を表したものである。このメモリアレイ２Ａでは、メモリアレイ２と同様に、各メモリセル２０Ａに対して、１つのワード線ＷＬと、一対のビット線ＢＬ１，ＢＬ２とが接続されている。ただし、メモリアレイ２Ａにはメモリアレイ２とは異なり、後述する複数の固定抵抗素子２３が配設されている。
【００６５】
また、図１３および図１４に示したように、各メモリセル２０Ａは、メモリセル２０と同様に、１つの記憶素子２１と、１つの選択トランジスタ２２（トランジスタ）とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成（メモリセル）となっている。ただし、このメモリセル２０Ａでは、上記した固定抵抗素子２３との接続関係において、メモリセル２０とは異なる回路構成となっている。すなわち、メモリセル２０Ａでは、ワード線ＷＬがトランジスタ２２のゲートに接続され、ビット線ＢＬ１が、ビットコンタクトＢＣおよび固定抵抗素子２３を介して、トランジスタ２２におけるソースおよびドレインのうちの一方側に接続されている。ビット線ＢＬ２は記憶素子２１を介して、トランジスタ２２におけるソースおよびドレインのうちの他方側（ノードコンタクトＮＣ側）に接続されている。また、ここでは図１３に示したように、ビットコンタクトＢＣに加えて固定抵抗素子２３もが、ビット線ＢＬ１方向に沿った上下２つのメモリセル２０同士で共有化（共通化）されている。これにより、メモリアレイ２の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトＢＣおよび固定抵抗素子２３がそれぞれ、メモリセル２０Ａごとに個別に設けられているようにしてもよい。
【００６６】
固定抵抗素子２３は、固定の抵抗値を示す抵抗素子である。この固定の抵抗値は、例えば、記憶素子２１の低抵抗状態における抵抗値と略等しく（望ましくは等しく）なっている。これは、前述したように記憶素子２１では、セット動作時に流れる電流の大きさとリセット時に流れる電流の大きさとが同程度となるという特徴によるものである。なお、固定の抵抗値の具体的な値としては、例えば、１０ｋΩ〜５００ｋΩ程度であることが望ましい。
【００６７】
このような固定抵抗素子２３は、例えば図１５に示したメモリアレイ２Ａの側面構成を参照すると、以下の部分に形成されている。すなわち、ビット線ＢＬ１とトランジスタ（選択トランジスタ２２）におけるソースおよびドレインのうちの一方との接続部分である接続プラグ１３Ａに、固定抵抗素子２３が形成されている。具体的には、この接続プラグ１３Ａは、結晶性半導体（例えば、結晶性シリコン（ポリシリコン））、またはアモルファス（非晶質）半導体（例えば、アモルファスシリコン）からなる。そして、これらの結晶性半導体またはアモルファス半導体における不純物（例えば、リン（Ｐ））の濃度によって、固定抵抗素子２３の抵抗値が調整されるようになっている。なお、これに対して、ノードコンタクトＮＣを構成する接続プラグ１４は、例えばタングステン（Ｗ）等の金属からなる。
【００６８】
［記憶装置１Ａの作用・効果］
この記憶装置１Ａでは、基本的には上記第１の実施の形態の記憶装置１と同様にして、情報（データ）の書き込み動作、消去動作および読み取り動作がなされる。ただし、本実施の形態の記憶装置１Ａでは、記憶装置１における手法とは異なる手法を用いて、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して同時に（並行して）セット動作とリセット動作とを実行することを可能としている。以下、この手法について詳細に説明する。なお、以下説明する実施例２では、前述した実施例１と同様に、ワード線ＷＬｎ上に位置するメモリセル２０Ａnnに対してセット動作を行うと共に、同一のワード線ＷＬｎ上に位置するメモリセル２０Ａn(n+1)に対してリセット動作を行うものとする。
【００６９】
まず、図１６および図１７に示した本実施の形態の実施例（実施例２）では、セット動作の対象となるメモリセル２０Ａnnおよびリセット動作の対象となるメモリセル２０Ａn(n+1)がそれぞれ共通して接続されたワード線ＷＬｎに対して、上記実施例１と同様にリセット動作用のワード線電位Ｖwl_resetが印加される。
【００７０】
また、上記実施例１と同様に、メモリセル２０Ａn(n+1)に接続されたビット線ＢＬ１（n+1）に対してリセット電圧Ｖresetが、ビット線ＢＬ２（n+1）に対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１(n+1)，ＢＬ２(n+1)間にリセット電圧Ｖresetが印加される。これにより上記実施例１と同様に、図１７（Ｂ）に示したように、このリセット動作の対象となるメモリセル２０Ａn(n+1)では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝Ｖwl_reset−Ｖnc）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したリセット動作がなされる。
【００７１】
一方、セット動作の対象となるメモリセル２０Ａnnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎにはそれぞれ、上記実施例１とは異なり、以下の電位が印加される。すなわち、上記比較例と同様に、ビット線ＢＬ１ｎに対して０Ｖが、ビット線ＢＬ２ｎに対してセット電圧Ｖsetがそれぞれ印加される。換言すると、メモリセル２０Ａnnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎのうちの低電位側のビット線ＢＬ１ｎの電位（＝０Ｖ）と、メモリセル２０Ａn(n+1)に接続されたビット線ＢＬ１(n+1)，ＢＬ２(n+1)のうちの低電位側のビット線ＢＬ２(n+1)の電位（＝０Ｖ）とが、互いに等しくなるように設定される。これにより、上記比較例および実施例１と同様に、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。
【００７２】
ただし、本実施の形態では、メモリアレイ２Ａ内に、上記した固定抵抗素子２３が設けられている。具体的には、メモリセル２０Ａ内において、選択トランジスタ２２を基準として、ビット線ＢＬ１側（固定抵抗素子２３側）とビット線ＢＬ２側（記憶素子２１側）とで、（左右）対称な回路構成となっている。これにより、この実施例２では、セット動作の対象となるメモリセル２０Ａnnにおいて、セット動作の際に以下の作用が生ずる。すなわち、例えば図１７（Ａ）に示したように、固定抵抗素子２３の両端間（選択トランジスタ２２のソースとビットコンタクトＢＣとの間）に、前述した電位差ΔＶ（＝Ｖwl_reset−Ｖwl_set）が（自動的に）生じるようになる。これにより、上記比較例および実施例１と同様に、このセット動作の対象となるメモリセル２０Ａnnにおいて、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set（＝Ｖwl_reset−ΔＶ）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００７３】
なお、このような固定抵抗素子２３を付加したことによるリセット動作への影響については、以下のことが言える。すなわち、例えば図１７（Ｂ）に示したように、リセット動作時には固定抵抗素子２３は選択トランジスタ２２のドレイン側に接続されることになるため、リセット動作時に流れる電流への影響は限りなく小さいと言える。
【００７４】
このようにして本実施の形態においても、同一のワード線ＷＬに印加される電圧（ワード線電位Ｖwl_reset）が、セット動作時（ここではメモリセル２０Ａnn側）とリセット動作時（ここではメモリセル２０Ａn(n+1)側）とで、共通化される（同一となる）。これにより、上記第１の実施の形態と同様に、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００７５】
以上のように本実施の形態では、メモリセル２０Ａにおいて、ワード線ＷＬが選択トランジスタ２２のゲートに接続され、ビット線ＢＬ１が固定抵抗素子２３を介して選択トランジスタ２２におけるソースおよびドレインのうちの一方側に接続され、ビット線ＢＬ２が記憶素子２１を介して選択トランジスタ２２におけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置１においても、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。
【００７６】
＜変形例＞
続いて、上記第１および第２の実施の形態に共通の変形例（変形例１，２）について説明する。なお、これらの実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７７】
［変形例１］
図１８は、変形例１に係る記憶素子（記憶素子２１Ａ）の断面構成を表したものである。本変形例の記憶素子２１Ａは、ＰＣＭ（Phase Change Memory：相変化型メモリ）により構成されている。
【００７８】
この記憶素子２１Ａは、下部電極２１１と上部電極２１３との間に、例えばＧｅ2Ｓｂ2Ｔｅ5などのＧｅＳｂＴｅ合金よりなる記憶層２１４を有している。この記憶層２１４では、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値（抵抗状態）が可逆的に変化するようになっている。
【００７９】
本変形例の記憶素子２１Ａでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１４が、高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ａに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【００８０】
［変形例２］
図１９は、変形例２に係る記憶素子（記憶素子２１Ｂ）の断面構成を表したものである。本変形例の記憶素子２１Ｂは、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）により構成されている。
【００８１】
記憶素子２１Ｂは、下部電極２１１と上部電極２１３との間に、ＮｉＯ，ＴｉＯ2，ＰｒＣａＭｎＯ3などの酸化物よりなる記憶層２１５を有しており、この酸化物への電圧の印加により抵抗値（抵抗状態）が可逆的に変化するようになっている。
【００８２】
本変形例の記憶素子２１Ｂでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ｂに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【００８３】
［その他の変形例］
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【００８４】
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子２１，２１Ａ，２１Ｂおよび記録装置１Ａ等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８５】
更に、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子２１，２１Ａ，２１Ｂには限られず、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子であれば、他の構成の記憶素子を用いるようにしてもよい。具体的には、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）等で用いられているＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）や、遷移金属酸化物等の抵抗変化素子等の記憶素子を用いるようにしてもよい。
【符号の説明】
【００８６】
１，１Ａ…記憶装置、１１…基板、１１Ａ…拡散層、１１Ｂ…素子分離層、１２Ａ，１２Ｂ，１２Ｃ…絶縁層、１３，１３Ａ，１４，１５…接続プラグ、２，２Ａ…メモリアレイ、２０，２０Ａ…メモリセル、２１，２１Ａ，２１Ｂ…記憶素子、２１１…下部電極、２１２，２１４，２１５…記憶層、２１２Ａ…抵抗変化層、２１２Ｂ…イオン源層、２１３…上部電極、２２…選択トランジスタ、２３…固定抵抗素子、３１…ワード線駆動部、３２，３２Ａ…ビット線駆動部・センスアンプ、ＷＬ…ワード線、ＢＬ１，ＢＬ２…ビット線、ＢＣ…ビットコンタクト、ＮＣ…ノードコンタクト、Ｖgs_set，Ｖgs_reset…ゲート・ソース間電圧、Ｖth+，Ｖth-…閾値電圧、Ｖset…セット電圧、Ｖreset…リセット電圧、Ｖwl_set，Ｖwl_reset…ワード線電位、ΔＶ…電位差。
【技術分野】
【０００１】
本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子を備えた記憶装置、およびそのような記憶装置の動作方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
一方、近年では、電流を流す方向によって低抵抗状態および高抵抗状態を記録する、いわゆるバイポーラ型の抵抗変化型記憶素子が開発されている。また、このようなバイポーラ型の抵抗変化型記憶素子と選択用のトランジスタとを組み合わせてなる、いわゆる１Ｔ１Ｒ型（１つのトランジスタに対して１つの記憶素子を備えた）の不揮発性メモリセルの提案もなされている。例えば特許文献１には、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの抵抗変化型の記憶素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９６５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この特許文献１の記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（記憶層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。
【０００６】
ところで、上記したバイポーラ型の抵抗変化型記憶素子では一般に、高抵抗状態から低抵抗状態に変化させる動作（セット動作）の際に流れる電流と同程度の電流が逆方向に流れると、低抵抗状態から高抵抗状態へと変化する動作（リセット動作）がなされることが知られている。このような特性に起因して、上記した１Ｔ１Ｒ型の不揮発性メモリセルがアレイ化された記憶装置（不揮発性メモリアレイ）では、トランジスタのゲート（ワード線）に印加される電圧（ワード線電位）が、セット動作時とリセット動作時とで異なる値となってしまう。
【０００７】
このため、従来の不揮発性メモリアレイ（記憶装置）では、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができない。その結果、同一のワード線上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となっていた。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、動作速度を向上させることが可能な記憶装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線と、ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。この駆動部は、一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、上記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する。
【００１０】
本発明の第１の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えた記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、上記一のワード線上に位置する第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、第１および第２のビット線の間に所定の電圧を印加することにより、第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。
【００１１】
本発明の第１の記憶装置および第１の記憶装置の動作方法では、ワード線ならびに第１および第２のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、一のワード線上に位置する第１の記憶素子に対してセット動作（抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作）を行うと共に、上記一のワード線上に位置する第２の記憶素子に対してリセット動作（抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作）を行う際には、上記一のワード線に対して所定のワード線電位が印加されると共に、第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定される。これにより、上記一のワード線に印加される電圧（上記ワード線電位）が、セット動作時（第１の記憶素子側）とリセット動作時（第２の記憶素子側）とで共通化される（同一となる）。その結果、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００１２】
なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１３】
本発明の第２の記憶装置は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線と、ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第１のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。
【００１４】
本発明の第２の記憶装置の動作方法は、各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えると共に、メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第１のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、一のワード線に対して所定のワード線電位を印加すると共に、上記一のワード線上に位置する第１の記憶素子に対応する第１および第２のビット線のうちの低電位側のビット線の電位と、上記一のワード線上に位置する第２の記憶素子に対応する上記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、第１の記憶素子に対応する第１および第２のビット線の間にセット動作を行うための所定のセット電圧を、第２の記憶素子に対応する第１および第２のビット線の間にリセット動作を行うための所定のリセット電圧をそれぞれ印加することにより、第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、第２の記憶素子に対して、その抵抗状態を低抵抗状態から高抵抗状態へと変化させるリセット動作を行うようにしたものである。
【００１５】
本発明の第２の記憶装置および第２の記憶装置の動作方法では、ワード線ならびに第１および第２のビット線に対して所定の電位が印加されることにより、駆動対象の記憶素子の抵抗状態が、低抵抗状態と高抵抗状態との間で選択的に変化する。ここで、上記メモリセルでは、ワード線がトランジスタのゲートに接続され、第１のビット線が、抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が、記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されている。すなわち、メモリセル内では、トランジスタを基準として第１のビット線側（抵抗素子側）と第２のビット線側（抵抗変化型の記憶素子側）とで、対称な回路構成となる。これにより、例えば、一のワード線上に位置する第１の記憶素子に対してセット動作（抵抗状態を高抵抗状態から低抵抗状態へと変化させる動作）を行うと共に、上記一のワード線上に位置する第２の記憶素子に対してリセット動作（抵抗状態を低抵抗状態から高抵抗状態へと変化させる動作）を行う際に、上記一のワード線に印加される電圧（ワード線電位）が、セット動作時（第１の記憶素子側）とリセット動作時（第２の記憶素子側）とで共通化可能となる（同一とすることが可能となる）。その結果、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【発明の効果】
【００１６】
本発明の第１の記憶装置および第１の記憶装置の動作方法によれば、一のワード線上に位置する第１の記憶素子に対してセット動作を行うと共に上記一のワード線上に位置する第２の記憶素子に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位を印加すると共に、第１の記憶素子に対応する上記低電位側のビット線の電位が、第２の記憶素子に対応する上記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定するようにしたので、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。
【００１７】
本発明の第２の記憶装置および第２の記憶装置の動作方法によれば、上記メモリセルにおいて、ワード線がトランジスタのゲートに接続され、第１のビット線が抵抗素子を介してトランジスタにおけるソースおよびドレインのうちの一方側に接続され、第２のビット線が記憶素子を介してトランジスタにおけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、記憶装置の動作速度を向上させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る記憶装置の構成例を表すブロック図である。
【図２】図１に示したメモリアレイの構成例を表す回路図である。
【図３】図２に示したメモリセルの構成例を表す回路図である。
【図４】図２に示した記憶素子の構成例を表す断面図である。
【図５】図２に示したメモリアレイの構成例を表す平面図である。
【図６】図５に示したメモリアレイをＩＩ方向から見た構成例を表す側面図である。
【図７】図３に示したメモリセルにおけるセット動作およびリセット動作の概要を説明するための回路図である。
【図８】図４に示した記憶素子におけるセット動作およびリセット動作の概要を説明するための断面図である。
【図９】図４に示した記憶素子における電流電圧特性の一例を表す特性図である。
【図１０】比較例に係る記憶装置のセット動作およびリセット動作を表す回路図である。
【図１１】第１の実施の形態の実施例（実施例１）に係るセット動作およびリセット動作を表す回路図である。
【図１２】第２の実施の形態に係る記憶装置の構成例を表すブロック図である。
【図１３】図１２に示したメモリアレイの構成例を表す回路図である。
【図１４】図１３に示したメモリセルの構成例を表す回路図である。
【図１５】図１３に示したメモリアレイの構成例を表す側面図である。
【図１６】第２の実施の形態の実施例（実施例２）に係るセット動作およびリセット動作を表す回路図である。
【図１７】図１６に示したセット動作およびリセット動作をメモリセル内において詳細に説明するための回路図である。
【図１８】変形例１に係る記憶素子の構成例を表す断面図である。
【図１９】変形例２に係る記憶素子の構成例を表す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（セット動作側の記憶素子に対応するビット線電位が、リセット動作の記憶素子に対応するビット線電位と比べて高くなるように設定する例）
２．第２の実施の形態（選択用のトランジスタを基準として記憶素子と反対側の位置に、固定の抵抗値を示す抵抗素子を設けた例）
３．変形例
変形例１，２（記憶素子の他の構成例）
その他の変形例
【００２０】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る記憶装置（記憶装置１）のブロック構成を表すものである。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部」の一具体例に対応する。
【００２１】
ワード線駆動部３１は、行方向に平行して（並んで）配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
【００２２】
ビット線駆動・センスアンプ部３２は、列方向に平行して（並んで）配置された複数（ここではｍ個）のビット線ＢＬ１１〜ＢＬ１ｍ（第１のビット線）および複数（ここではｍ個）のビット線ＢＬ２１〜ＢＬ２ｍ（第２のビット線）に対してそれぞれ、所定の電位を印加するものである。これにより、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間においてそれぞれ、所定の電圧（後述するセット電圧またはリセット電圧）が印加されるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、各メモリセル２０から情報（データ）の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下では、ビット線ＢＬ１１〜ＢＬ１ｍの総称としてビット線ＢＬ１を、ビット線ＢＬ２１〜２ｍの総称としてビット線ＢＬ２を、適宜用いるものとする。
【００２３】
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作、消去動作または読み出し動作を選択的に行うようになっている。
【００２４】
［メモリアレイ２の構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、メモリアレイ２の回路構成例を表したものである。このメモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと、一対のビット線ＢＬ１，ＢＬ２とが接続されている。
【００２５】
また、図２および図３に示したように、各メモリセル２０は、１つの記憶素子２１と、１つの選択トランジスタ２２（トランジスタ）とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成（メモリセル）となっている。このメモリセル２０では、ワード線ＷＬがトランジスタ２２のゲートに接続され、ビット線ＢＬ１が、ビットコンタクトＢＣを介して、トランジスタ２２におけるソースおよびドレインのうちの一方側に接続されている。ビット線ＢＬ２は記憶素子２１を介して、トランジスタ２２におけるソースおよびドレインのうちの他方側（ノードコンタクトＮＣ側）に接続されている。また、ここでは図２に示したように、ビットコンタクトＢＣが、ビット線ＢＬ１方向に沿った上下２つのメモリセル２０同士で共有化（共通化）されている。これにより、メモリアレイ２の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトＢＣがメモリセル２０ごとに個別に設けられているようにしてもよい。
【００２６】
選択トランジスタ２２は、駆動対象の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００２７】
（記憶素子２１）
記憶素子２１は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ことを利用して、情報（データ）の記憶（書き込みおよび消去）を行う素子である。この記憶素子２１は、図４に断面図で示したように、下部電極２１１（第１電極）、記憶層２１２および上部電極２１３（第２電極）をこの順に有している。
【００２８】
下部電極２１１は、トランジスタ２２側（ノードコンタクトＮＣ側）に設けられた電極である。この下部電極２１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等の金属または金属窒化物により構成されている。ただし、下部電極２１の構成材料としては、これらには限られない。
【００２９】
記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ｂと、下部電極２１１側に設けられた抵抗変化層２１２Ａとを有する積層構造となっている。この記憶層２１２では、詳細は後述するが、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ようになっている。
【００３０】
イオン源層２１２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）やハフニウム（Ｈｆ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層２１２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２１２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）やホウ素（Ｂ）を含んでいてもよい
【００３１】
抵抗変化層２１２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２１２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層２１２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
【００３２】
上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層２１２Ｂと反応しない安定な材料が好ましい。
【００３３】
このような記憶素子２１を用いて構成されたメモリアレイ２は、例えば図５に示したような平面構成となっている。また、このメモリアレイ２を図５中のＩＩ方向から見ると、例えば図６に示したような側面構成となっている。
【００３４】
すなわち、メモリアレイ２は、例えば基板１１上に、複数の平行なワード線ＷＬと、複数の平行なビット線ＢＬ１と、複数の平行なビット線ＢＬ２とを有している。基板１１は、例えばシリコン（Ｓｉ）基板により構成され、その表面には、トランジスタ（例えば、前述した選択トランジスタ２２）の拡散層（活性領域）１１Ａが設けられている。この拡散層１１Ａは、素子分離層１１Ｂにより互いに分離されている。ワード線ＷＬは、トランジスタのゲートを兼ねており、基板１１上に、例えば図５において横方向に配置されている。ワード線ＷＬの上面および側面は、絶縁層１２Ａにより覆われている。ビット線ＢＬ１，ＢＬ２はそれぞれ、ワード線ＷＬに垂直な方向、例えば図５において縦方向に設けられている。このうち、ビット線ＢＬ１の上面および側面は、絶縁層１２Ｂにより覆われている。
【００３５】
隣接する２本のワード線ＷＬの間には、ビットコンタクトＢＣが設けられている。ビットコンタクトＢＣでは、ビット線ＢＬ１と拡散層１１Ａとが接続されるようになっており、トランジスタのソースまたはドレインの一方を兼ねている。ビットコンタクトＢＣと拡散層１１Ａとの間には、接続プラグ１３が設けられている。
【００３６】
ビットコンタクトＢＣを挟んで隣接する２本のワード線ＷＬのそれぞれを間にしてビットコンタクト電極ＢＣと反対側には、ノードコンタクトＮＣが設けられている。ノードコンタクトＮＣでは、下部電極２１１と拡散層１１Ａとが接続されるようになっており、トランジスタのソースまたはドレインの他方を兼ねている。ノードコンタクトＮＣと拡散層１１Ａとの間には、接続プラグ１４が設けられている。なお、ビットコンタクトＢＣは、隣接する２つのトランジスタにより共有される一方、ノードコンタクトＮＣは、各トランジスタに１つずつ設けられている。
【００３７】
上記した記憶素子２０における記憶層２１２の上面および側面は、絶縁層１２Ｃにより覆われている。また、この記憶層のうちのイオン源層２１２Ｂと上部電極２１３との間には、接続プラグ１５が設けられている。なお、記憶素子２０における上部電極２１３は、前述したビット線ＢＬ２の一部を兼ねている。
【００３８】
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１および図２に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（後述するワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍおよびｍ個のビット線ＢＬ２１〜ＢＬ２ｍに対してそれぞれ、所定の電位を印加する。換言すると、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間にそれぞれ、所定の電圧（後述するセット電圧またはリセット電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。
【００３９】
具体的には、各メモリセル２０内の記憶素子２１では、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に記憶層２１２の抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）。これを利用して記憶素子２１では、情報の書き込み動作または消去動作がなされる。
【００４０】
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、駆動対象（動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。このようにして、記憶素子２１から情報の読み出し動作がなされる。
【００４１】
なお、駆動対象（動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２間に所定の電圧（セット電圧またはリセット電圧）が印加される。一方、駆動対象（動作対象）外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２がそれぞれ、フローティング状態あるはグランド電位（０Ｖ）に設定される。
【００４２】
ここで、図７および図８を参照して、情報の書き込み動作または消去動作に対応する、セット動作およびリセット動作について詳細に説明する。セット動作とは、記憶素子２１（具体的には記憶層２１２）の抵抗状態を、高抵抗状態（初期状態）から低抵抗状態に変化させる（低抵抗化する）動作のことである。また、リセット動作とは、逆に、記憶素子２１（記憶層２１２）の抵抗状態を、低抵抗状態から高抵抗状態に変化させる（高抵抗化する）動作のことである。
【００４３】
具体的には、図７（Ａ）に示したセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ１の電位を基準として、ビット線ＢＬ１，ＢＬ２間に所定のセット電圧が印加される。すると、図７（Ａ）および図８（Ａ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に負電位が、上部電極２１３側に正電位がそれぞれ印加される（すなわち、記憶素子２１に対して正電圧が印加される）。これにより、記憶層２１２において、イオン源層２１２Ｂから例えばＣｕおよび／またはＺｒ，Ａｌなどの陽イオンがイオン伝導し、下部電極２１１側で電子と結合して析出する。その結果、下部電極２１１と抵抗変化層２１２Ａとの界面に、金属状態に還元された低抵抗のＺｒおよび／またはＣｕ，Ａｌなどの導電パス（フィラメント）が形成される。もしくは、抵抗変化層２１２Ａの中に導電パスが形成される。よって、抵抗変化層２１２Ａの抵抗値が低くなり（低抵抗化し）、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子２１においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子２１に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子２１に情報が書き込まれたことになる。
【００４４】
一方、図７（Ｂ）に示したリセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位が印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ２の電位を基準として、ビット線ＢＬ１，ＢＬ２間に所定のリセット電圧が印加される。すると、図７（Ｂ）および図８（Ｂ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に正電位が、上部電極２１３側に負電位がそれぞれ印加される（すなわち、記憶素子２１に対して負電圧が印加される）。これにより、上記したセット動作によって抵抗変化層２１２内に形成されていた導電パスのＺｒおよび／またはＣｕ，Ａｌが酸化してイオン化し、イオン源層２１２Ｂに溶解もしくはＴｅ等と結合して、Ｃｕ2Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して、抵抗値が高くなる（高抵抗化する）。あるいは、更にイオン源層２１２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子２１においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子２１に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子２１に書き込まれた情報を消去することが可能になる。
【００４５】
このようにして、このような過程（セット動作およびリセット動作）を繰り返すことにより、記憶素子２１において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。詳細には、例えば図９に示したようになる。この図９において、横軸は記憶素子２１に印加される電圧Ｖの大きさおよび極性を、縦軸はそのときに記憶素子２１に流れる電流Ｉを、それぞれ示す。最初に、記憶素子２１が高抵抗状態であった場合（初期状態）には、記憶素子２１に電圧を印加しても、電流Ｉはほとんど流れない。次いで、図中の矢印Ｐ２１で示したように、記憶素子２１に対して所定の閾値Ｖth+を超えた正電圧が印加されると、記憶素子２１は急激に電流が流れる状態（低抵抗状態）に遷移する。続いて、図中の矢印Ｐ２２で示したように、印加電圧Ｖを０Ｖに戻しても、この低抵抗状態は保持される。そののち、図中の矢印Ｐ２３で示したように、記憶素子２１に対して所定の閾値電圧Ｖth-を超えた負電圧が印加されると、記憶素子２１は急激に電流が流れない状態（高抵抗状態）に遷移する。そして、その後は印加電圧Ｖを０Ｖに戻しても、この高抵抗状態が保持される。このように、記憶素子２１に対して極性の異なる電圧を印加することにより、可逆的に抵抗値（抵抗状態）が変化することが分かる。
【００４６】
また、例えば、抵抗値の高い状態（高抵抗状態）を「０」の情報に、抵抗値の低い状態（低抵抗状態）を「１」の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、「０」の情報から「１」の情報に変化させ、負電圧の印加による情報の消去過程で、「１」の情報から「０」の情報に変化させることができる。
【００４７】
なお、記憶素子２１に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００４８】
（２．セット動作・リセット動作の詳細について）
次に、図１０および図１１を参照して、本発明の特徴的部分の１つである、記憶装置１におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。
【００４９】
（２−１．比較例）
まず、図１０に示した比較例に係る従来の記憶装置におけるメモリセル１０２では、以下のようにして、駆動対象の記憶素子２１（メモリセル２０）においてセット動作およびリセット動作がなされる。
【００５０】
具体的には、例えば図１０（Ａ）に示したように、セット動作時には、駆動対象のメモリセル２０に接続されたワード線ＷＬ（ここではワード線ＷＬｎ）に対して、セット動作用のワード線電位Ｖwl_setが印加される。また、駆動対象のメモリセル２０に接続されたビット線ＢＬ１ｎに対して０Ｖが、ビット線ＢＬ２ｎに対してセット動作を行うための電圧（セット電圧Ｖset）がそれぞれ印加されることにより、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。これにより、図７（Ａ）中に示したように、この駆動対象のメモリセル２０では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set＝Ｖwl_setが印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００５１】
一方、例えば図１０（Ｂ）に示したように、リセット動作時には、駆動対象のメモリセル２０に接続されたワード線ＷＬ（ここではワード線ＷＬｎ）に対して、リセット動作用のワード線電位Ｖwl_resetが印加される。また、駆動対象のメモリセル２０に接続されたビット線ＢＬ１ｎに対してリセット動作を行うための電圧（リセット電圧Ｖreset）が、ビット線ＢＬ２ｎに対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にリセット電圧Ｖresetが印加される。これにより、図７（Ｂ）中に示したように、この駆動対象のメモリセル２０では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝（Ｖwl_reset−Ｖnc（ノードコンタクトＮＣの電位））が印加されると共に、記憶素子２１に対して負電圧が印加され、前述したリセット動作がなされる。
【００５２】
ところで、例えば前述した図９に示したように、この記憶素子２１では、セット動作の際に流れる電流と同程度の電流が逆方向に流れると、リセット動作がなされることが分かる。ここで、このようにセット動作時とリセット動作時とで、逆方向の電流を同程度の大きさで流そうとすると、メモリセル２０の回路構成に起因して、比較例では以下の問題が生じてしまう。
【００５３】
すなわち、まず、図７（Ａ）に示したように、セット動作時のゲート・ソース間電圧Ｖgs_setは、ワード線ＷＬに印加される電位（ワード線電位Ｖwl_set）とビット線ＢＬ１に印加される電位（０Ｖ）との差分に対応する。一方、図７（Ｂ）に示したように、リセット動作時のゲート・ソース間電圧Ｖgs_resetは、ワード線ＷＬに印加される電位（ワード線電位Ｖwl_reset）とノードコンタクトＮＣにおける電位との差分に対応する。すなわち、セット動作時には選択トランジスタ２２のソースが０Ｖ（ビット線ＢＬ１の電位）となっているのに対し、リセット動作時には、選択トランジスタ２２のソースが０Ｖ（ビット線ＢＬ２の電位）となっていない。このため、セット動作時とリセット動作時とで、記憶素子２１（選択トランジスタ２２）に逆方向の電流を同程度の大きさで流そうとすると、必然的に、ワード線電位Ｖwl_set＜ワード線電位Ｖwl_resetに設定されることになる。すなわち、選択トランジスタ２２のゲート（ワード線ＷＬ）に印加される電圧（ワード線電位）が、セット動作時とリセット動作時とで異なる値となってしまう。このことから、比較例の記憶装置では、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセル２０に対して、同時に（並行して）セット動作とリセット動作とを実行することができないことになる。よって、同一のワード線ＷＬ上でセット動作期間とリセット動作期間とを別々に割り当てる必要が生じ、記憶装置の動作速度を向上させるのが困難となる。
【００５４】
（２−２．実施例１）
これに対して本実施の形態の記憶装置１では、例えば図１１に示した実施例（実施例１）のようにして、上記比較例における問題（記憶装置の動作速度の問題）を解決している。すなわち、以下のようにして、同一のワード線ＷＬ上に位置する複数（ここでは２つ）のメモリセル２０に対して、同時に（並行して）セット動作とリセット動作とを実行することを可能としている。以下、本実施の形態におけるセット動作およびリセット動作の詳細について説明する。なお、この実施例１では、ワード線ＷＬｎ上に位置するメモリセル２０nn（第１の記憶素子）に対してセット動作を行うと共に、同一のワード線ＷＬｎ上に位置するメモリセル２０n(n+1)（第２の記憶素子）に対してリセット動作を行うものとする。
【００５５】
まず、この実施例１では、セット動作の対象となるメモリセル２０nnおよびリセット動作の対象となるメモリセル２０n(n+1)がそれぞれ共通して接続されたワード線ＷＬｎに対して、上記比較例におけるリセット動作用のワード線電位Ｖwl_resetが印加される。すなわち、前述したように、ワード線電位Ｖwl_set＜ワード線電位Ｖwl_resetの関係が成り立つことから、これら２つのワード線電位のうちの高電位のほうのワード線電位Ｖwl_resetを、２つのメモリセル２０nn，２０n(n+1)に対して共通して供給する。
【００５６】
また、メモリセル２０n(n+1)に接続されたビット線ＢＬ１（n+1）に対してリセット電圧Ｖresetが、ビット線ＢＬ２（n+1）に対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１(n+1)，ＢＬ２(n+1)間にリセット電圧Ｖresetが印加される。これにより、上記比較例と同様に、このリセット動作の対象となるメモリセル２０n(n+1)では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝Ｖwl_reset−Ｖnc）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したリセット動作がなされる。
【００５７】
一方、セット動作の対象となるメモリセル２０nnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎにはそれぞれ、以下の電位が印加される。すなわち、リセット動作用のワード線電位Ｖwl_resetからセット動作用のワード線電位Ｖwl_setを差し引いて得られる電位差を、電位差Δ（＝Ｖwl_reset−Ｖwl_set）とすると、ビット線ＢＬ１ｎに対して電位差ΔＶの分の電位が、ビット線ＢＬ２ｎに対して（Ｖset＋ΔＶ）がそれぞれ印加される。換言すると、メモリセル２０nnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎのうちの低電位側のビット線ＢＬ１ｎの電位（＝ΔＶ）が、メモリセル２０n(n+1)に接続されたビット線ＢＬ１(n+1)，ＢＬ２(n+1)のうちの低電位側のビット線ＢＬ２(n+1)の電位（＝０Ｖ）と比べて、上記した電位差ΔＶの分だけ高くなるように設定される。つまり、ワード線ＷＬｎの電位が、セット動作用のワード線電位Ｖwl_setに比べて電位差ΔＶの分だけ高くなるように設定されているため、それに応じて、ビット線ＢＬ１ｎ，ＢＬ２ｎの電位もそれぞれ、上記比較例のセット動作時と比べて電位差ΔＶの分だけ高くなるように設定されている。これにより、上記比較例と同様に、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。また、上記比較例と同様に、このセット動作の対象となるメモリセル２０nnにおいて、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set（＝Ｖwl_reset−ΔＶ）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００５８】
このようにして本実施の形態では、同一のワード線ＷＬに印加される電圧（ワード線電位Ｖwl_reset）が、セット動作時（ここではメモリセル２０nn側）とリセット動作時（ここではメモリセル２０n(n+1)側）とで、共通化される（同一となる）。これにより、上記比較例とは異なり、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００５９】
以上のように本実施の形態では、一のワード線ＷＬ上に位置する記憶素子２０に対してセット動作を行うと共に上記一のワード線ＷＬ上に位置する記憶素子２０に対してリセット動作を行う際に、上記一のワード線に対して所定のワード線電位Ｖwl_resetを印加すると共に、セット動作側の記憶素子２０に対応する低電位側のビット線ＢＬ１の電位が、リセット側の記憶素子２０に対応する低電位側のビット線ＢＬ２の電位と比べて所定の電位差ΔＶの分だけ高くなるように設定するようにしたので、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置１では、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。
【００６０】
また、メモリセル２０およびメモリアレイ２の回路構成自体は従来のものをそのまま用いることができるため、低コスト化を図る（開発コストの上昇を抑える）ことも可能となる。
【００６１】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、上記第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００６２】
［記憶装置１Ａの構成］
図１２は、第２の実施の形態に係る記憶装置（記憶装置１Ａ）のブロック構成を表すものである。本実施の形態の記憶装置１Ａは、複数のメモリセル２０Ａを有するメモリアレイ２Ａと、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２Ａとを備えている。すなわち、この記憶装置１Ａは、第１の実施の形態の記憶装置１において、メモリアレイ２の代わりにメモリアレイ２Ａを設けると共に、ビット線駆動部・センスアンプ３２の代わりにビット線駆動部・センスアンプ３２Ａを設けたものとなっており、他の構成は同様となっている。したがって、ここではワード線駆動部３１およびビット線駆動部・センスアンプ３２Ａが、本発明における「駆動部」の一具体例に対応している。
【００６３】
ビット線駆動部・センスアンプ３２Ａは、基本的な動作についてはビット線駆動部・センスアンプ３２と同様であるが、セット動作およびリセット動作の際にビット線ＢＬ１，ＢＬ２に印加する電位が、上記第１の実施の形態とは異なっている。なお、この印加する電位の詳細については後述する。
【００６４】
［メモリアレイ２Ａの構成］
メモリアレイ２Ａでは、メモリアレイ２と同様に、複数のメモリセル２０Ａが行列状（マトリクス状）に配置されている。図１３は、メモリアレイ２Ａの回路構成例を表したものである。このメモリアレイ２Ａでは、メモリアレイ２と同様に、各メモリセル２０Ａに対して、１つのワード線ＷＬと、一対のビット線ＢＬ１，ＢＬ２とが接続されている。ただし、メモリアレイ２Ａにはメモリアレイ２とは異なり、後述する複数の固定抵抗素子２３が配設されている。
【００６５】
また、図１３および図１４に示したように、各メモリセル２０Ａは、メモリセル２０と同様に、１つの記憶素子２１と、１つの選択トランジスタ２２（トランジスタ）とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成（メモリセル）となっている。ただし、このメモリセル２０Ａでは、上記した固定抵抗素子２３との接続関係において、メモリセル２０とは異なる回路構成となっている。すなわち、メモリセル２０Ａでは、ワード線ＷＬがトランジスタ２２のゲートに接続され、ビット線ＢＬ１が、ビットコンタクトＢＣおよび固定抵抗素子２３を介して、トランジスタ２２におけるソースおよびドレインのうちの一方側に接続されている。ビット線ＢＬ２は記憶素子２１を介して、トランジスタ２２におけるソースおよびドレインのうちの他方側（ノードコンタクトＮＣ側）に接続されている。また、ここでは図１３に示したように、ビットコンタクトＢＣに加えて固定抵抗素子２３もが、ビット線ＢＬ１方向に沿った上下２つのメモリセル２０同士で共有化（共通化）されている。これにより、メモリアレイ２の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトＢＣおよび固定抵抗素子２３がそれぞれ、メモリセル２０Ａごとに個別に設けられているようにしてもよい。
【００６６】
固定抵抗素子２３は、固定の抵抗値を示す抵抗素子である。この固定の抵抗値は、例えば、記憶素子２１の低抵抗状態における抵抗値と略等しく（望ましくは等しく）なっている。これは、前述したように記憶素子２１では、セット動作時に流れる電流の大きさとリセット時に流れる電流の大きさとが同程度となるという特徴によるものである。なお、固定の抵抗値の具体的な値としては、例えば、１０ｋΩ〜５００ｋΩ程度であることが望ましい。
【００６７】
このような固定抵抗素子２３は、例えば図１５に示したメモリアレイ２Ａの側面構成を参照すると、以下の部分に形成されている。すなわち、ビット線ＢＬ１とトランジスタ（選択トランジスタ２２）におけるソースおよびドレインのうちの一方との接続部分である接続プラグ１３Ａに、固定抵抗素子２３が形成されている。具体的には、この接続プラグ１３Ａは、結晶性半導体（例えば、結晶性シリコン（ポリシリコン））、またはアモルファス（非晶質）半導体（例えば、アモルファスシリコン）からなる。そして、これらの結晶性半導体またはアモルファス半導体における不純物（例えば、リン（Ｐ））の濃度によって、固定抵抗素子２３の抵抗値が調整されるようになっている。なお、これに対して、ノードコンタクトＮＣを構成する接続プラグ１４は、例えばタングステン（Ｗ）等の金属からなる。
【００６８】
［記憶装置１Ａの作用・効果］
この記憶装置１Ａでは、基本的には上記第１の実施の形態の記憶装置１と同様にして、情報（データ）の書き込み動作、消去動作および読み取り動作がなされる。ただし、本実施の形態の記憶装置１Ａでは、記憶装置１における手法とは異なる手法を用いて、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して同時に（並行して）セット動作とリセット動作とを実行することを可能としている。以下、この手法について詳細に説明する。なお、以下説明する実施例２では、前述した実施例１と同様に、ワード線ＷＬｎ上に位置するメモリセル２０Ａnnに対してセット動作を行うと共に、同一のワード線ＷＬｎ上に位置するメモリセル２０Ａn(n+1)に対してリセット動作を行うものとする。
【００６９】
まず、図１６および図１７に示した本実施の形態の実施例（実施例２）では、セット動作の対象となるメモリセル２０Ａnnおよびリセット動作の対象となるメモリセル２０Ａn(n+1)がそれぞれ共通して接続されたワード線ＷＬｎに対して、上記実施例１と同様にリセット動作用のワード線電位Ｖwl_resetが印加される。
【００７０】
また、上記実施例１と同様に、メモリセル２０Ａn(n+1)に接続されたビット線ＢＬ１（n+1）に対してリセット電圧Ｖresetが、ビット線ＢＬ２（n+1）に対して０Ｖがそれぞれ印加されることにより、ビット線ＢＬ１(n+1)，ＢＬ２(n+1)間にリセット電圧Ｖresetが印加される。これにより上記実施例１と同様に、図１７（Ｂ）に示したように、このリセット動作の対象となるメモリセル２０Ａn(n+1)では、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_reset＝Ｖwl_reset−Ｖnc）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したリセット動作がなされる。
【００７１】
一方、セット動作の対象となるメモリセル２０Ａnnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎにはそれぞれ、上記実施例１とは異なり、以下の電位が印加される。すなわち、上記比較例と同様に、ビット線ＢＬ１ｎに対して０Ｖが、ビット線ＢＬ２ｎに対してセット電圧Ｖsetがそれぞれ印加される。換言すると、メモリセル２０Ａnnに接続されたビット線ＢＬ１ｎ，ＢＬ２ｎのうちの低電位側のビット線ＢＬ１ｎの電位（＝０Ｖ）と、メモリセル２０Ａn(n+1)に接続されたビット線ＢＬ１(n+1)，ＢＬ２(n+1)のうちの低電位側のビット線ＢＬ２(n+1)の電位（＝０Ｖ）とが、互いに等しくなるように設定される。これにより、上記比較例および実施例１と同様に、ビット線ＢＬ１ｎ，ＢＬ２ｎ間にセット電圧Ｖsetが印加される。
【００７２】
ただし、本実施の形態では、メモリアレイ２Ａ内に、上記した固定抵抗素子２３が設けられている。具体的には、メモリセル２０Ａ内において、選択トランジスタ２２を基準として、ビット線ＢＬ１側（固定抵抗素子２３側）とビット線ＢＬ２側（記憶素子２１側）とで、（左右）対称な回路構成となっている。これにより、この実施例２では、セット動作の対象となるメモリセル２０Ａnnにおいて、セット動作の際に以下の作用が生ずる。すなわち、例えば図１７（Ａ）に示したように、固定抵抗素子２３の両端間（選択トランジスタ２２のソースとビットコンタクトＢＣとの間）に、前述した電位差ΔＶ（＝Ｖwl_reset−Ｖwl_set）が（自動的に）生じるようになる。これにより、上記比較例および実施例１と同様に、このセット動作の対象となるメモリセル２０Ａnnにおいて、選択トランジスタ２２のゲートとソースと間にゲート・ソース間電圧Ｖgs_set（＝Ｖwl_reset−ΔＶ）が印加されると共に、記憶素子２１に対して正電圧が印加され、前述したセット動作がなされる。
【００７３】
なお、このような固定抵抗素子２３を付加したことによるリセット動作への影響については、以下のことが言える。すなわち、例えば図１７（Ｂ）に示したように、リセット動作時には固定抵抗素子２３は選択トランジスタ２２のドレイン側に接続されることになるため、リセット動作時に流れる電流への影響は限りなく小さいと言える。
【００７４】
このようにして本実施の形態においても、同一のワード線ＷＬに印加される電圧（ワード線電位Ｖwl_reset）が、セット動作時（ここではメモリセル２０Ａnn側）とリセット動作時（ここではメモリセル２０Ａn(n+1)側）とで、共通化される（同一となる）。これにより、上記第１の実施の形態と同様に、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。
【００７５】
以上のように本実施の形態では、メモリセル２０Ａにおいて、ワード線ＷＬが選択トランジスタ２２のゲートに接続され、ビット線ＢＬ１が固定抵抗素子２３を介して選択トランジスタ２２におけるソースおよびドレインのうちの一方側に接続され、ビット線ＢＬ２が記憶素子２１を介して選択トランジスタ２２におけるソースおよびドレインのうちの他方側に接続されているようにしたので、同一のワード線ＷＬ上に位置する任意の（複数の）メモリセルに対して、同時に（並行して）セット動作とリセット動作とを実行することができる。よって、本実施の形態の記憶装置１においても、上記比較例の記憶装置と比べ、動作速度を向上させることが可能となる。
【００７６】
＜変形例＞
続いて、上記第１および第２の実施の形態に共通の変形例（変形例１，２）について説明する。なお、これらの実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７７】
［変形例１］
図１８は、変形例１に係る記憶素子（記憶素子２１Ａ）の断面構成を表したものである。本変形例の記憶素子２１Ａは、ＰＣＭ（Phase Change Memory：相変化型メモリ）により構成されている。
【００７８】
この記憶素子２１Ａは、下部電極２１１と上部電極２１３との間に、例えばＧｅ2Ｓｂ2Ｔｅ5などのＧｅＳｂＴｅ合金よりなる記憶層２１４を有している。この記憶層２１４では、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値（抵抗状態）が可逆的に変化するようになっている。
【００７９】
本変形例の記憶素子２１Ａでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１４が、高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ａに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【００８０】
［変形例２］
図１９は、変形例２に係る記憶素子（記憶素子２１Ｂ）の断面構成を表したものである。本変形例の記憶素子２１Ｂは、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）により構成されている。
【００８１】
記憶素子２１Ｂは、下部電極２１１と上部電極２１３との間に、ＮｉＯ，ＴｉＯ2，ＰｒＣａＭｎＯ3などの酸化物よりなる記憶層２１５を有しており、この酸化物への電圧の印加により抵抗値（抵抗状態）が可逆的に変化するようになっている。
【００８２】
本変形例の記憶素子２１Ｂでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ｂに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。
【００８３】
［その他の変形例］
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【００８４】
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子２１，２１Ａ，２１Ｂおよび記録装置１Ａ等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８５】
更に、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子２１，２１Ａ，２１Ｂには限られず、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子であれば、他の構成の記憶素子を用いるようにしてもよい。具体的には、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）等で用いられているＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）や、遷移金属酸化物等の抵抗変化素子等の記憶素子を用いるようにしてもよい。
【符号の説明】
【００８６】
１，１Ａ…記憶装置、１１…基板、１１Ａ…拡散層、１１Ｂ…素子分離層、１２Ａ，１２Ｂ，１２Ｃ…絶縁層、１３，１３Ａ，１４，１５…接続プラグ、２，２Ａ…メモリアレイ、２０，２０Ａ…メモリセル、２１，２１Ａ，２１Ｂ…記憶素子、２１１…下部電極、２１２，２１４，２１５…記憶層、２１２Ａ…抵抗変化層、２１２Ｂ…イオン源層、２１３…上部電極、２２…選択トランジスタ、２３…固定抵抗素子、３１…ワード線駆動部、３２，３２Ａ…ビット線駆動部・センスアンプ、ＷＬ…ワード線、ＢＬ１，ＢＬ２…ビット線、ＢＣ…ビットコンタクト、ＮＣ…ノードコンタクト、Ｖgs_set，Ｖgs_reset…ゲート・ソース間電圧、Ｖth+，Ｖth-…閾値電圧、Ｖset…セット電圧、Ｖreset…リセット電圧、Ｖwl_set，Ｖwl_reset…ワード線電位、ΔＶ…電位差。
【特許請求の範囲】
【請求項１】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第１および第２のビット線と、
前記ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記駆動部は、
一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位が、前記第２の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する
記憶装置。
【請求項２】
前記駆動部は、前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
請求項１に記載の記憶装置。
【請求項３】
前記所定の電位差が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位から、前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差である
請求項１または請求項２に記載の記憶装置。
【請求項４】
前記所定のワード線電位が、前記リセット電位である
請求項３に記載の記憶装置。
【請求項５】
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第１のビット線が、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第２のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
請求項１または請求項２に記載の記憶装置。
【請求項６】
前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項１または請求項２に記載の記憶装置。
【請求項７】
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を有する請求項６に記載の記憶装置。
【請求項８】
前記記憶素子では、
前記第１電極側に負電位が印加されると共に前記第２電極側に正電位が印加されると、前記イオン源層中のイオンが前記第１電極側に移動して前記抵抗変化層が低抵抗化することにより、前記セット動作が行われ、
前記第１電極側に正電位が印加されると共に前記第２電極側に負電位が印加されると、前記イオン源層中のイオンが前記第２電極側に移動して前記抵抗変化層が高抵抗化することにより、前記リセット動作が行われる
請求項７に記載の記憶装置。
【請求項９】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えた記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位が、前記一のワード線上に位置する第２の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、前記第１および第２のビット線の間に所定の電圧を印加することにより、
前記第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う
記憶装置の動作方法。
【請求項１０】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
固定の抵抗値を示す複数の抵抗素子と、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第１および第２のビット線と、
前記ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第１のビット線が、前記抵抗素子を介して、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第２のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
記憶装置。
【請求項１１】
前記抵抗素子の抵抗値は、前記記憶素子の前記低抵抗状態における抵抗値に略等しい
請求項１０に記載の記憶装置。
【請求項１２】
前記駆動部は、
一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位と、前記第２の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
請求項１０または請求項１１に記載の記憶装置。
【請求項１３】
前記所定のワード線電位が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位である
請求項１２に記載の記憶装置。
【請求項１４】
前記第１の記憶素子に対して前記セット動作が行われるときに、
前記リセット電位から前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差が、前記第１の記憶素子と前記トランジスタを介して接続された抵抗素子の両端間に生ずる
請求項１３に記載の記憶装置。
【請求項１５】
前記第１のビット線と前記トランジスタにおけるソースおよびドレインのうちの一方側との接続部分に、前記抵抗素子が形成されている
請求項１０または請求項１１に記載の記憶装置。
【請求項１６】
前記接続部分が、結晶性半導体または非晶質半導体からなり、
前記結晶性半導体または前記非晶質半導体における不純物濃度によって、前記抵抗素子の抵抗値が調整されている
請求項１５に記載の記憶装置。
【請求項１７】
前記抵抗素子が、２つのメモリセル同士で共有化されている
請求項１０または請求項１１に記載の記憶装置。
【請求項１８】
前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項１０または請求項１１に記載の記憶装置。
【請求項１９】
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を有する請求項１８に記載の記憶装置。
【請求項２０】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、前記複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えると共に、前記メモリセルにおいて、前記ワード線が前記トランジスタのゲートに接続され、前記第１のビット線が前記抵抗素子を介して前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第２のビット線が前記記憶素子を介して前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位と、前記一のワード線上に位置する第２の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加することにより、
前記第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う
記憶装置の動作方法。
【請求項１】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第１および第２のビット線と、
前記ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記駆動部は、
一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位が、前記第２の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定する
記憶装置。
【請求項２】
前記駆動部は、前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
請求項１に記載の記憶装置。
【請求項３】
前記所定の電位差が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位から、前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差である
請求項１または請求項２に記載の記憶装置。
【請求項４】
前記所定のワード線電位が、前記リセット電位である
請求項３に記載の記憶装置。
【請求項５】
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第１のビット線が、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第２のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
請求項１または請求項２に記載の記憶装置。
【請求項６】
前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項１または請求項２に記載の記憶装置。
【請求項７】
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を有する請求項６に記載の記憶装置。
【請求項８】
前記記憶素子では、
前記第１電極側に負電位が印加されると共に前記第２電極側に正電位が印加されると、前記イオン源層中のイオンが前記第１電極側に移動して前記抵抗変化層が低抵抗化することにより、前記セット動作が行われ、
前記第１電極側に正電位が印加されると共に前記第２電極側に負電位が印加されると、前記イオン源層中のイオンが前記第２電極側に移動して前記抵抗変化層が高抵抗化することにより、前記リセット動作が行われる
請求項７に記載の記憶装置。
【請求項９】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、前記複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えた記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位が、前記一のワード線上に位置する第２の記憶素子に対応する前記低電位側のビット線の電位と比べて所定の電位差の分だけ高くなるように設定しつつ、前記第１および第２のビット線の間に所定の電圧を印加することにより、
前記第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う
記憶装置の動作方法。
【請求項１０】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、
固定の抵抗値を示す複数の抵抗素子と、
前記複数のメモリセルに接続された、複数のワード線ならびに複数の第１および第２のビット線と、
前記ワード線ならびに第１および第２のビット線に対して所定の電位を印加することにより、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
を備え、
前記メモリセルでは、
前記ワード線が前記トランジスタのゲートに接続され、
前記第１のビット線が、前記抵抗素子を介して、前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、
前記第２のビット線が、前記記憶素子を介して、前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている
記憶装置。
【請求項１１】
前記抵抗素子の抵抗値は、前記記憶素子の前記低抵抗状態における抵抗値に略等しい
請求項１０に記載の記憶装置。
【請求項１２】
前記駆動部は、
一のワード線上に位置する第１の記憶素子に対して、その抵抗状態を前記高抵抗状態から前記低抵抗状態へと変化させるセット動作を行うと共に、前記一のワード線上に位置する第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う際に、
前記一のワード線に対して所定のワード線電位を印加すると共に、
前記第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位と、前記第２の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加する
請求項１０または請求項１１に記載の記憶装置。
【請求項１３】
前記所定のワード線電位が、前記記憶素子に対して前記リセット動作を行う際に設定されるリセット電位である
請求項１２に記載の記憶装置。
【請求項１４】
前記第１の記憶素子に対して前記セット動作が行われるときに、
前記リセット電位から前記記憶素子に対して前記セット動作を行う際に設定されるセット電位を差し引いて得られる電位差が、前記第１の記憶素子と前記トランジスタを介して接続された抵抗素子の両端間に生ずる
請求項１３に記載の記憶装置。
【請求項１５】
前記第１のビット線と前記トランジスタにおけるソースおよびドレインのうちの一方側との接続部分に、前記抵抗素子が形成されている
請求項１０または請求項１１に記載の記憶装置。
【請求項１６】
前記接続部分が、結晶性半導体または非晶質半導体からなり、
前記結晶性半導体または前記非晶質半導体における不純物濃度によって、前記抵抗素子の抵抗値が調整されている
請求項１５に記載の記憶装置。
【請求項１７】
前記抵抗素子が、２つのメモリセル同士で共有化されている
請求項１０または請求項１１に記載の記憶装置。
【請求項１８】
前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
請求項１０または請求項１１に記載の記憶装置。
【請求項１９】
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と
を有する請求項１８に記載の記憶装置。
【請求項２０】
各々が、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子と、駆動対象の記憶素子を選択するためのトランジスタとを有する複数のメモリセルと、固定の抵抗値を示す複数の抵抗素子と、前記複数のメモリセルに接続された複数のワード線ならびに複数の第１および第２のビット線とを備えると共に、前記メモリセルにおいて、前記ワード線が前記トランジスタのゲートに接続され、前記第１のビット線が前記抵抗素子を介して前記トランジスタにおけるソースおよびドレインのうちの一方側に接続され、前記第２のビット線が前記記憶素子を介して前記トランジスタにおけるソースおよびドレインのうちの他方側に接続されている記憶装置を動作させる際に、
一のワード線に対して所定のワード線電位を印加すると共に、
前記一のワード線上に位置する第１の記憶素子に対応する前記第１および第２のビット線のうちの低電位側のビット線の電位と、前記一のワード線上に位置する第２の記憶素子に対応する前記低電位側のビット線の電位とが互いに等しくなるように設定しつつ、
前記第１の記憶素子に対応する前記第１および第２のビット線の間に、前記セット動作を行うための所定のセット電圧を、前記第２の記憶素子に対応する前記第１および第２のビット線の間に、前記リセット動作を行うための所定のリセット電圧を、それぞれ印加することにより、
前記第１の記憶素子に対して、その抵抗状態を高抵抗状態から低抵抗状態へと変化させるセット動作を行うと共に、前記第２の記憶素子に対して、その抵抗状態を前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作を行う
記憶装置の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１４６３６８（Ｐ２０１２−１４６３６８Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−４８３０（Ｐ２０１１−４８３０）
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１３日（２０１１．１．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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